TWI226983B - Fault-tolerant computer system, re-synchronization method thereof and storage medium storing re-synchronization program thereof - Google Patents

Description

1226983 五、發明說明（1) " 【發明所屬之技術領域】 /本lx明係有關於一種鎖步（l〇ck_step)同步容錯電 腦系統’用以藉由複數個時脈彼此同步之計算模組，以完 全=同的方法來處理相同指令串。特別是有關於一種容錯 電腦系統及高速度重新同步控制方法，此方法實現了當計 算模組發生同步錯誤（鎖步）時，重新同步處理之速度提 先前技術】 在傳統的鎖步同步容錯 的指令串之計算模組中，當 失敗或外部因素或内部因素 輸出時’如下之對策將被採 模組同步操作之將計算模組 態的計算模組。 更特別的，此方法於中 算模組；及於當根據導致跳 組；或當替代不是必要時， 此必要性以整合計算模組於 在傳統鎖步同步容錯電 時間上，因為不論在跳出狀 於與持續操作以再次實施相 化的計算模組而言，在操作 有的記憶體資料被複製至一 電腦系統中，在複數執行相同 一個計算模組被偵測到，因為 ，具有與其他計算模組不同的 用。被偵測到無法與其他計算 將參照在跳出（S t e P 一 〇u t )狀 斷其鎖步脫離操作狀態之一計 出狀態的因素而取代此計算模 實施重新初始化過程；或根據 操作上的狀態。 腦系統，在重整為操作狀態的 態之計算模組是否被代替，對 同處理之其他計算模組，同步 狀悲下’被計算模組持有之所 3己憶體’此記憶體被在重整之

2132-5736-PF(Nl);Yvonne.ptd 第5頁 1226983 五、發明說明（2) 時間，包含於被重整之計算模組。 傳統鎖步同步容錯電腦系統中，於跳 一計算模組，根據導致跳出的部分 心下執代替 ^ ^ 刀之重整處理德，當爯二分 正a此考慮之計算模組使之處於操作 之計算模組被終止一段時間。麵作狀悲時，在操作狀態 更特別的，傳統鎖步同步容錯電 是，當在跳出狀態之一計算模纽服γ ^ : j，、有問題 容伊雷月“㈣m J T 重整處s，此整個 备錯電細糸統使其刼作終止一段時 是幾分鐘的指令）。 般疋3至5秒，或 此原因是，為了整合在跳出狀離 作狀態，戶斤有記憶體内容始終自持；使其為操 製到被重整之計算I组。自持4作之計算模組被複 計算模組在複製處理期間的操作為持續時，-般计异模組之記憶體内容具有於複製處理 二^此 狀態之-計算模組暫時地停在操： 新。 丨万再圮憶體内容的更 由於現在計算模組中之記憶以容量 宕敕沾々卜立磁A ^ 咬判1 〇位7〇組’複 衣70整的§己憶體部將需要一段長時間。 在鎖步同步容錯電腦系統中，計糞 生於不同的情況。 、、、且之跳出狀態毛 第一種情況是不變的錯誤產生於計笪 中，一呈右牡上口丄#姐z 展王口卞异核組。在此情況 計算模:且應被取代，且當重組被取代之 。十异杈組為知作系統時’處於操作狀態之計算模組中所有 2132-5736-PF(Nl);Yvonne.ptd 1226983 五、發明說明（3) 的資料需要被複製。 ^步同步容錯電腦系統中，跳出狀態 :製！然在一般下’由於在-計算模組中之i” 2製造的不同’計算模組於不同的時 之：：早元 由《射線或其他類似影響所導致 :，或疋因為 性錯誤。 ^之體的自動更正週期 在這些情況中，由於不變的錯誤不產 生’此模組根本不需要取代，且a 士甘老w t τ异挺組本 他計算模組之處理再次同步作之其 元整容錯電腦系統可以被恢復為—般操作狀態异果組。此 【發明内容】 之重新同 了導致一 決上述 、相關 致能一 脫離， 此，藉 停的時 為提供 關之重 解此系 觀點， ，且每 他該等 步程式 不變的 操作狀 糸統操 明之另 的方法 理之時 本發明 複數言十 憶體， 次整合為 合處理之 本發 重新同步 述重整處 根據 統，包括 器及一記 之重新同步 計算模組， 以較傳統的 由整合處理 間。 ~種容錯電 新同步程式 、统可利用性 —種鎖步同 有鑑於此，為了解 提供一種容錯電腦系統 ，用以 錯誤而 態。因 作之暫 一目的 以及相 間以了 之第一 算模組 並與其 的方法以及相關 其鎖步是因為除 系統高之速度再 以大大地減少整 腦系統、相關之 ’以藉由減少前 之改盖。 口 步容錯電腦系 該計算模組，具有一處理 步處理相同之指 §十算模組同

2132-5736-PF(Nl);Yvonne.ptd 第7頁 1226983 五、發明說明（4) 令串，其中 當偵測到 一外部匯流排 計算模組之系 同步化，藉由 該處理器藉由 在更好的 以監控系統中 一匯流排 器對該外部匯 自之輸出不一 一差斷至每— 自每 對分別在每一該計算 所存取之狀態 統内無偵測到錯誤， 調整對一存取而反應 一插斷以執行 重新同 在 計算模 到錯誤 該等計 中之一 當接收 步地傳 在 偵錯器 在 插斷而 步每一 另一更 組中各 ’ 由 一 算模組 預先指 到對來 送一回 另一更 及該同 另一更 結構， 錯誤之 監控器 流排之 致時， 該處理 引起之 计鼻模 好的結 自之輸 此容錯 存在或 ，用以 存取， 如果該 器；以 該處理 組。構，該 出不一 模組之該等處理器 時三如果在包括每 在每一該計算模級 之時序而恢復，且 一同步化控制指令。 統更包括~偵錯器 不一致 電腦系 不存在 監控在 且當偵 偵錯器 及一同 器之一 每一計算模組之該 測到該等計算模組 沒有偵測到錯誤， 步控制器’藉由調 存取而反應之時序 預先指定任務 ，其中該預先 定資源執行存 自所有該等處 應至所有該等 好的結構，提 步控制器。 好的結構，該 中之 一該 中之 每一 ，用 處理 中各 通知 整對 ，以 該等 偵測 同步 制器 制器 ，同 匯1排監控器，當偵測到 致時’如果該偵錯器沒有 ，，每一該處理器以重新 指定任務為對在該同步控 取$任務，以及該同步; 理器之該資源之存取權時 計算模組。 供複數對該匯流排監控器、該 匯流排監視器、該偵錯器及該

麵

2132-5736-PF(Nl);Yvonne.ptd 第8頁 五、發明說明（5) 同v控制器&供於控制一週邊裝置之一週邊裝置控制單 Ϊ接内，透過一週邊零件連接介面橋接器 根據本發明之另一種觀點，一種重新同步方 錯電腦系、统，該鎖步同步容錯電腦系統且有 稷數汁异杈組，且每一該計算模組，具有一 /、有 憶體，並與其他該等計算模組同步處 ^一記 括下列步驟·· 祁^之“令串，包 當偵測到對分別在每一該計算模組之該 一外部匯流排所存取之狀態不一致時，如果=$器中之 計算模組之系統内無偵測到錯誤，產生一 G括每一該 理…及導致每一該處理器執行一同：：：有該處 整對自Γ 7該處理器之一存取而反應之時S: 7、，以調 一該計算模組重新開始同步操作。 此導致每 在另一更好的結構，更包括下列步驟： 偵測在包括每—該計算模组之該 =ίί取監控在每一該算模組内之該處理ΐΐ:(存在 當镇測到各自該等計算 ° > 該系統中沒有偵測到錯誤，通知一致時，如果在 以及導致每-該處理器執行-同步控it: —該處理器； :-該處理器之-存取日二以調整 算模組重新開始同步操作。心卞汁因此導致每〜該Γ 在另一更好的結馗，φ Α 十 J、°構，更包括下列步驟： 1226983 五、發明說明（6) 當偵測到各自該等計算模組之輸出不一致時，如果在 該系統中沒有偵測到錯誤，以一預先指定任務插斷每一該 處理器以重新同步該等計算模組，其中該預先指定為一預 先指定資源執行一存取； 排列等待以存取來自該每一處理器之該資源；以及當 自該處理器之所有該存取被接收時，同時對自所有計算模 組該存取而反應。 根據本發明之另一觀點，一種重新同步程式，用以執 行一鎖步同步容錯電腦系統之重新同步處理，該鎖步同步 容錯電腦系統具有複數計算模組，且每一該計算模組，具 有一處理器及一記憶體，並與其他該等計算模組同步處理 相同之指令串，包括以下功能： 當偵測到對分別在每一該計算模組之該等處理器中之 一外部匯流排所存取之狀態不一致時，如果在包括每一該 計算模組之該系統内無偵測到錯誤，在每一該計算模組中 之同步化，藉由調整對一存取而反應之時序而恢復，產生 由一插斷至所有該處理器；以及導致每一該處理器執行一 同步控制指令，以調整對自每一該處理器之一存取而反應 之時序，因此導致每一該計算模組重新開始同步操作。 在另一更好的結構，更包括以下功能： 偵測在包括每一該計算模組之該系統内之錯誤之存在 或不存在，監控在每一該算模組内之該處理器對該外部匯 流排之存取； 當偵測到各自該等計算模組之輸出不一致時，如果在

2132-5736-PF(Nl);Yvonne.ptd 第10頁 1226983 五、發明說明（7) 該系統中沒有偵測到錯誤，通知一差斷至每一該處理器； 以及導致每一該處理器執行一同步控制指令，以調整對自 每一該處理器之一存取而反應之時序，因此導致每一該計 算模組重新開始同步操作。 在另一更好的結構，更包括以下功能： δ偵測到各自该專计鼻模組之輸出不一致時，如果在 該系統中沒有偵測到錯誤，以一預先指定任務插斷每一該 處理器以重新同步該等計算模組，其中該預先指定為一 先指定資源執行一存取； 處理器之該資源；以及當 時’同時對自所有計算模

排列等待以存取來自該每一 自該處理器之所有該存取被接收 組遠存取而反應。 【實施方式】 實施例： 本發明之最佳實施例將伴隨圖 後中之敘述，許多特定的細節 2於下面做說明。在隨 而設定。然而本發明可能沒有每—供透過本發明的理解 顯然的。在其他的例子，熟知二^特定細節之習知技術是 要性而不顯係的表示。… °構為了凸顯本發明的必 本發明履行之模式根據參 係表示本發明第一模式中， 口不而詳細說明。第i圖 塊圖。 V同步容錯電腦系統架構方 根據履行之本模 气之各錯電腦糸統包括

參閱第1圖 1226983 I、發明說明（8) " ' — 計算模組100、2 0 0及300，每一計算模組（1⑽、2〇〇及3〇〇 )在彼此同步之時脈中，處理相同的指令串。此容錯電腦 糸統比較每一計算模組之處理結果。既使當一計算模組 錯誤，此處理會藉由維持計算模組而繼續。 每一計算模組100、200及300分別包括複數處理器1〇1 及102、處理器201及2 02、處理器301及3〇2 ;處理器外部 匯流排103、203及303 ;記憶體104、2〇4及3〇4 ;以及圮 體控制單元105、205及30 5。 口〜 抑一此外，計算模組100、2〇〇及3〇〇耦接於週邊裝置控制 單元400及500，週邊裝置控制單元是透過記憶控器單元 105、205、305及介面以控制週邊裝置。 上述之容錯電腦系統更包括匯流排監控器7 〇 〇，偵錯 單元702及同步控制單元7〇1。 、 匯流排監控器7 0 0係監控每一計算模組之處理器對外 部匯流排的存取。匯流排監控器了 〇 〇分別透過介面信號線 7 1 0、711、及71 2 ’耦接於分別對應計算模組丨〇 〇、2 〇 〇及 3 0 0之處理器外部匯流排1 〇 3、2 0 3及3 0 3。 積錯單7070 2監控包括計算模組之系統中錯誤的存在 或不存在。 同步控制單元7 〇 1，耗接於每一計算模組，用以調整 對來自每一計算模組之存取之反應的時間，以導致每一計 算模組在時脈同步中重新開始。同步控制單元7 〇 1，係透 過介面信號線73 0、731以及732，分別耦接於對應計算模 組100、200及3〇〇之記憶體控制單元1〇5、205及305。

五、發明說明（9) 匯流排監控器7 0 0，透過介面信號線7 j 〇、71丨、及 712，分別耦接於對應計算模組1〇〇、2〇〇及3〇〇之處理器外 部匯流排103、203及303。匯流排監控器7〇〇係比較分別對 應處理器101、102、201、202、301及302之外部存取控制 信號，以監控處理器1〇1、102、2〇1、2〇2、3〇1、3〇2^否 分別在與其他處理器同步之時脈下，同時存取處理器外部 匯流排1 0 3、2 0 3及3 0 3。 在此狀態中，藉由前述之監控操作，匯流排監控器 700偵測操作在不同於其他處理器之時間之監控處理器 101、102、201、202、301及302中之一者，當偵錯單元 702偵測到不變的錯誤不在此容錯電腦系統中，匯流排監 控器700察覺跳出沒有因為錯誤而引起。這是因為透過介 面信號線710、711、及712，通知所有計算模組1〇〇、2〇〇 及300已產生插斷於每—處理器。此外，匯流排監控器⑽ 在相同的時間轉換為監控處理器之外部匯流排1〇3、2〇3及 3 0 3的模式。 在此，匯流排監控器700監控所有對處理器外部匯流 排103、203及303之存取，包括記憶體自處理器的存取， 以及當在計算模組之操作中偵測到欠缺同步時，即刻插斷 所有處理器m、102、201、202、3〇1及3〇2。以插斷處 理，以便產生插斷時間，對應計算模組1〇()、2〇〇及3〇〇之 記憶體1 0 4、2 0 4及3 0 4之内容彼此符合。 、、接著，以下將參閱第2圖，根據i行之本模式，而敘 述容錯電腦系統之操作之特定内容。 1226983 五、發明說明（10) · 一 §匯流排監控器7 0 〇在計算模組之操作上偵測到欠缺 同步時，此偵測透過介面信號線710、711、及712以對每 一處理器引起插斷。 立所有的處理器1(Π、1〇2、201、202、301及302皆在有 =義的插斷處理，且排列等待打算獲得分別在計算模組 100、200及300中之時脈同步操作之重新同步之同步控制 1務，至如最高優先任務之預先準備之排列支頂端（步驟 Ζ 0 2ι ) 〇 同步控制任務具有在同步控制單元7〇 1中執行指令以 存取特定的規定的功能。之後’當上述之同步控制任務被 刼作系統轉換為執行狀態，此任務在同步控制單元70i内 以執行指令以存取規定的資源（步驟2〇3 )。 、在此時間點，在跳出狀態下自一計算模組對規定的資 源的存取，及在鎖步狀態下自其他計算模組對規定的資源 的存取係自然地於延遲時間傳送至同步控制單元7〇 1。 根據偵測到自計算模組100、2〇〇及3〇〇存取特別規 的内部貝源，當第一次存取時，此同步控制單元7〇丨抑制 回傳有關的計算模組的回應，且等待自其他所有的計 組的存取出現（步驟2〇4 )。當自計算模組1〇〇、2〇〇及3〇〇 之存取傳送時，同步回傳存取的回應至所以計算模組 100 、 200 及300 。 '' 斤在對來自同步控制單元7〇1之回應的反應中，對應於 計算模組100、200及3〇〇之所有處理器結束同步控制任務 的執行（步驟20 5 )。接著，所有處理器持續一般程式操 1226983 五、發明說明（11) 作（步驟206 )。 在前述的操作致能計算模組丨〇〇、2〇〇及30 0以再持續 與其他計算模組時脈同步之操作。在此時間，如同前述， 在計算模組100、2 00及3 0 0中記憶體104、204及304中之内 谷同時遺失别’在開始在時脈同步下再次操作後，因為執 行重新同步處理，所有計算模組100、200及300再次允許 在同樣時序下執行同指令串。這對在傳統容錯電腦系統中 需要重新同步而言，排除了複製記憶體得需要，因此致能 重新同步處理的高速度執行。 第3圖表示本發明第二模式之容錯電腦系統架構方塊 圖。參閱第3圖，根據本發明履行之本模式之容錯電腦系 統:包括複數計算模組1〇〇及2〇〇，每一計算模組具有一處 理器及^一記憶體；且包括複數週邊裝置控制單元4〇〇及 50 0^母週邊裝置控制單元具有一週邊零件連接介面橋 接态（PCI bridge ) 703。每一計算模組100及2〇〇在彼此 同步^時脈下處理相同的指令串。此容錯電腦系統比較每 一計算模組之處理結果。即使當一個計算模組失效，此處 ，藉由持續的計算模組以繼續。此外，每一週邊裝置控 單元40 0及50 0藉由軟體控制而被組織成多路傳輸致能二 ，當：；ί;制單元發展一錯誤，使用其他週邊裝置控制 早7G以持績處裡。 每一週邊裝置控制單元4〇〇包括週邊零 接器㈤、匯流排監控器700、谓錯單元702及同步控= 元7〇1。週邊零件連接介面橋接謂3透過用以建立與週邊

2132-5736-PF(Nl);Yv〇nne.ptd 第15頁 1226983 五、發明說明（12) 裝置連接之協定控制資料’分別耦接於位在計算模組丨〇〇 及200内之記憶體控制單元1〇5及2〇5。匯流排監控器7〇〇係 監f在每一計算模組中之處理器對外部匯流排的存取。偵 錯單tl702係監控包過計算模組1〇〇及2〇〇之容錯電腦系统 中之錯誤的實體或非實體。同步控制單元7〇1透過週邊雯 件連接介面橋接器703耦接於每一計算模組，用以調整對 自每一計算模組存取的時間，以重新開始每一計算模組之 時脈同步。 雖然在圖*巾沒有說明，週邊裝置控制單元5〇〇 述之週邊裝置控制單元4〇〇具有相同的元件。 ^ 根據履行之本模式而組織的鎖步同步容錯 =^ ^米一計算模組1〇0及2〇0之時脈同步操作，且夢由 ”週邊裝置控制電路400以控制週邊襄置。當一錯二 ^週二裝置控制單元4〇〇中’藉由交換使用週 “ 制早兀5 0 0以實施相同的處理。 置徑 在履行之本模式，存取在同步控制單元？ 之執行（第2圖中步驟2°3)，藉由在週邊Λ 控制早以00之同步控制單元701中暫存 = 行而被瞭解。且讀取指令透過週邊零件日:之執 800及8,及週邊零件連接介面橋接器7〇3广被傳匯二排 步控制早兀701 ;且其回應透過相同 5 算模組100及200。 纷仏得送至母一計 在履行之本模式中，重新同步處 表示的相同。 扪内合與弟2圖所

1226983 發明說明 此$ ’雖然履行之本模式之表示為具有兩計算模組存 在之 κ知例，如第1圖說明之履行之第一模式，具有三 個計算模組’或是四個或是更多模組功能，結構為相同。 第4圖表示本發明第三模式之容錯電腦系統架構方塊 圖0 本模式所顯示的結構内有匯流排監視器7〇〇，係透過 週邊零件連接介面橋接器7〇3耦接於計算模組1〇〇及2〇〇。 在本換式’處理器各自之外部匯流排丨0 3及2 〇 3之監 控，係藉由透過計算模組1〇〇及2〇〇之記憶體控制單元1〇5 及2 05、週邊零件連接介面匯流排8〇〇及8〇1以及週邊零件 連接介面橋接器703，而傳送至匯流排監視器7〇〇之信號而 執行。此外自匯流排監視器7〇〇至每一計算模組之差斷傳 送，係透過與先前所述之路徑相反的路徑而執行。 一在履灯之本模式中，重新同步處理的内容與第2圖所 表示的相同。 模式中， 週邊零件 準如PCI -引想之非 系統，用 硬體，或 式1 000至 朗。此同 他紀錄媒 在實施之第二及第三 匯流排監視器等等係使用 件之間的連接藉由其他標 獨有且不會對本發明產生 在本發明之容錯電腦 每一單元之功能可以藉由 一單元功能之同步處理程 以控制計算處理裝置而明 磁碟、半導體記憶體或其 雖然對應之計算模組及 連接介面而耦接，在元 X或給一般目的使用之 表準化介面而被建立。 以執行重新同步處理之 是藉由載入執行前述每 計算處理裝置之記憶體 步處理程式1000儲存於 介，且自紀錄媒介被載

1226983 五、發明說明（14) 入至計算處理裝置，以控制算處理裝置之操作，因此 每一上述功能。 雖然本發明在前面以涉及實施之最佳模式而敘述， 發明不須限制實施之上數模式，但可在其技術概念範 之不同形式而實現。 雖然實現之上數模式之表示結構具有兩個計算模组， 但在完全：同之方法下，此結構可以具有一個或是三個以 上之處理器之。 此外:雖然本模式表示處理器公用一外部匯流排，且 連接至相同匯流排’例如既不是. 體控制單元之結構，也複連接至記憶 在之處理器複數板上之==::„然地放置 , 傅k ’會影響本發明之效果。 如前面所敘述，本發明獲得以下效果。 第一個效果是致能在交扭承赚/ 舍由於苴侦吝士π鐵认電腦系統之某一計算模組， 田t ^ u\ 錯誤，而其脫離鎖步狀態，在非常 短戰的時間内，此計算模組復原至鎖步狀離。“ 理由是，在跳出產生的一 „ ^貝乂狀〜、 模組之記憶體依然與其他的_二Q的期間，當在每一計算 給一處理器，以優先執行、拙，匯流排監控器產生差斷 串之任務，因此補需c用以控制重新同步之指令 第二個效果是改善體而重新同步。 是，都脫離鎖步狀態，系=電腦系統的可利用性。理由 時間而大大地減少。’、、之暫彳τ時間可以藉由加速重整 本發明雖以較佳實梳如 η揭露如上，然其並非用以限定

2132-5736-PF(Nl);Yvonne.ptd 第18頁 1226983 五、發明說明（15) 本發明的範圍，任何熟習此項技藝者，在不脫離本發明之 精神和範圍内，當可做些許的更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。

2132-5736-PF(Nl);Yvonne.ptd 第 19 頁 1226983 圖式簡單說明 為使本發明之上述目的、特徵和優點能更明顯易懂’ 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖示說明： 第1圖表示本發明第一模式之容錯電腦系統架構方塊 圖。 第2圖表示解釋容錯電腦系統之重新同步處理之内容 之流程圖。 第3圖表示本發明第二模式之容錯電腦系統架構方塊 圖。 第4圖表示本發明第三模式之容錯電腦系統架構方塊 圖。 符號說明： 100、 20 0、30 0〜計算模組； 70 0〜匯流排監視器； 104、204、3 04〜記憶體； 701〜同步控制單元； 1000〜重新同步處理程式； 702〜偵錯單元； 400、500〜週邊裝置控制單元； 703〜週邊零件連接介面橋接器； 1 0 5、2 0 5、3 0 5〜記憶體控制單元； 1 0 3、2 0 3、3 0 3〜處理器外部匯流排； 8 0 0、8 0 1〜週邊零件連接介面匯流排； 101、 1 0 2、2 0 1、2 0 2、3 0 1、3 0 2 〜處理器； 710、711、712、73 0、731、7 32 〜介面信號線。

2132-5736-PF(Nl);Yvonne.ptd 第20頁

Claims (1)

1. 且 "Hr

   正替换 1¾年7 該 -徑頌步同步容錯電·糸既，包括複數計〜4 ▼ 該计鼻模組，具有一處理器及一記憶體， ， 等計算模組同步處理相同之指令串，其中 w與其他 當谓測到對分別在每一該計算模組之該等處 上t部匯流排所存取之狀態不一致時，如果在包括=中之 冲异模組之該系統内無偵測到錯誤，在每~該計曾t 一該 之，步化，藉由調整對一存取而反應之時序而恢=拉組中 σ亥處理器藉由一插斷以執行一同步化控制指人设且每 括 2 _如申請專利範圍第1項所述之容錯電腦系7統， ' ，更包 一摘錯器，用以監控系統中錯誤之存在或不 w 一匯流排監控器，用以監控在每一計算模組子在； 器對該外部匯流排之存取，且當偵測到該等計二=該處理 自之輪出不一致時，如果該偵錯器沒有偵测到組中各 差斷至每一該處理器；以及 、曰誤，通知 :同=制器，藉由調整對自每一插 的之一存取而反應之時序，以重新同步每一 =^该處 3 ·如申請專利範圍第2項所述之容錯電r °异模組。 出不：匯1排監控器，當偵測到該等計算模：中统夂其中 a 一致時，如果該偵錯器沒有偵測到錯誤，各自之輸 二=f插斷每一該處理器以重新同步‘’二由一預先指 该預先指定任務A斟产#门& ^ & 寻叶异模組，发士 執仃存取的任務，以及 甲之—預先指定資源 頁4專處理器之該資

   2132-5736-PFl(Nl).ptc 第21頁 該同步控制器當接收到對來 -^^92117919 貧正替换貝

   1226983 六、申請專利範圍 源之存取權時，同步地傳送一回薦至所有該等計算模組。 4 ·如申請專利範圍第2項所述之容錯電腦系統，其申 提供複數對該匯流排監控器、該偵錯器及該同步控制 器。 5 ·如申請專利範圍第2項所述之容錯電腦系統，其中 該匯流排監視器、該偵錯器及該同步控制器 制一週邊裝置之一週邊裝置控制單元，且在該計算模組工 内’透過一週邊零件連接介面橋接器耦接於該外&匯流 4非0 6. —種重新同步方法，用在一鎖步同步容錯電腦系 統，該鎖步同步容錯電腦系統具有複數計算模組，且每一 ，計算模組，具有一處理器及一記憶體，並與其他該:計 算模組同步處理相同之指令串，包括下列步驟： S偵測到對分別在每一該計真模組之該等處理哭中之 一外部匯流排所存取之狀態不一致時，如果在包括^ 一該 計算模組之系統内無偵測到錯誤，產生一差斷於所有該處 理器；以及 — 導致每一該處理器執行一同步控制指令，以調整對自 每一該處理器之一存取而反應之時序，因此導致每一該計 异模組重新開始同步操作。 7. 如申請專利範圍第6項所述之重新同步方法，更包 括下列步驟： / 、偵測在包括每一該計算模組之該系統内之錯誤之存在 或不存在，監控在每一該算模組内之該處理器對該外部匯

   1226983 案號 92117919 修正 六、申請專利範圍 流排之存取； 當偵測到各自該 該系統中沒有偵測到 — 以及 導 致每一該處理 每一該處理器之一存 算模組重新開始同步 如申請專利範 步驟： 偵測到各自該 中沒有偵測到 以重新同步該 8. 等計算模組之輸出不一致時，如果在 錯誤，通知一差斷至每一該處理器； 器執行一同步控制指令，以調整對自 取而反應之時序，因此導致每一該計 操作。 圍第7項所述之重新同步方法，更包 括下列 當 該系統 處理器 先指定 排 當 計算模9. 式可載 重新同 算模組 並與其 括： 當偵測到對分別 一外部匯流排所存取 資源執行一存 列等待以存取 自該處理器之 組該存取而反 一種儲存媒體 入於一電腦系 步處理方法， ，且每一該計 他該等計算模 等計算 錯誤， 等計算 取； 來自該 所有該 應。 ，用以 統並且 該鎖步 算模組 組同步 模組之輸出不一致時，如果在 以一預先指定任務插斷每一該 模組，其中該預先指定為一預 每一處理器之該資源；以及 存取被接收時，同時對自所有 儲存一電腦程 執行鎖步同步 同步容錯電腦 式，上述電腦程 容錯電腦系統之 系統具有複數計 ，具有一處理器及一記憶體， 處理相同之指令串，該方法包 在每一該計算模組之該等處理器中之 之狀態不一致時，如果在包括每一該

   2132-5736-PFl(Nl).ptc 第23頁 1226983 案號 92117919 頁 修正 六、申請專利範圍 計算模組之該系統内無偵測到錯誤，在每一該計算模組中 之同步化，藉由調整對一存取而反應之時序而恢復，產生 由一插斷至所有該處理器；以及 導致每一該處理器執行一同步控制指令，以調整對自 每一該處理器之一存取而反應之時序，因此導致每一該計 算模組重新開始同步操作。 1 0.如申請專利範圍第9項所述之儲存媒體，其中該方 法更包括： 偵測在包括每一該計算模組之該系統内之錯誤之存在 或不存在，監控在每一該算模組内之該處理器對該外部匯 流排之存取； 當偵測到各自該等計算模組之輸出不一致時，如果在 該系統中沒有偵測到錯誤，通知一差斷至每一該處理器； 以及 導致每一該處理器執行一同步控制指令，以調整對自 每一該處理器之一存取而反應之時序，因此導致每一該計 算模組重新開始同步操作。 1 1.如申請專利範圍第1 0項所述之儲存媒體，其中該 方法更包括： 當偵測到各自該等計算模組之輸出不一致時，如果在 該系統中沒有偵測到錯誤，以一預先指定任務插斷每一該 處理器以重新同步該等計算模組，其中該預先指定為一預 先指定資源執行一存取； 排列等待以存取來自該每一處理器之該資源；以及

   2132-5736-PFl(Nl).ptc 第24頁 1226983 案號 92117919 I正替換ϊ 1, ΊΚ 修正 六、申請專利範圍 當自該處理器之所有該存取被接收時，同時對自所有 計算模組該存取而反應。 ΙΒΪΪ 2132-5736-PFl(Nl).ptc 第25頁