JPH08235015A - プロセッサ装置並びにプロセッサ故障診断方法 - Google Patents
プロセッサ装置並びにプロセッサ故障診断方法Info
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- JPH08235015A JPH08235015A JP7038391A JP3839195A JPH08235015A JP H08235015 A JPH08235015 A JP H08235015A JP 7038391 A JP7038391 A JP 7038391A JP 3839195 A JP3839195 A JP 3839195A JP H08235015 A JPH08235015 A JP H08235015A
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- clock
- signal
- processor
- output
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Abstract
(57)【要約】
【目的】 冗長化されたプロセッサ同期して動作するフ
ォールトトレラントシステムにおいて、プロセッサの出
力に異常が発生したときに、故障診断を行い故障が一時
故障である場合は、故障したプロセッサを復旧させて再
び同期して動作させるために故障診断及び復旧処理を高
速化させることを目的とする。 【構成】 クロック信号を出力するクロック供給器と、
クロック信号の異常を検出するクロック異常検出器と、
クロック信号を受けて作動するプロセッサと、このプロ
セッサの動作異常を検出するプロセッサ異常検出器と、
このプロセッサ異常検出器の出力が異常を示し、上記ク
ロック異常検出器の出力が異常を示していないときに、
上記プロセッサに対し故障診断テスト処理を行うととも
に、上記クロック異常検出器の出力が異常を示したとき
には上記故障診断テスト処理を行わない故障診断部と、
を備えたものである。
ォールトトレラントシステムにおいて、プロセッサの出
力に異常が発生したときに、故障診断を行い故障が一時
故障である場合は、故障したプロセッサを復旧させて再
び同期して動作させるために故障診断及び復旧処理を高
速化させることを目的とする。 【構成】 クロック信号を出力するクロック供給器と、
クロック信号の異常を検出するクロック異常検出器と、
クロック信号を受けて作動するプロセッサと、このプロ
セッサの動作異常を検出するプロセッサ異常検出器と、
このプロセッサ異常検出器の出力が異常を示し、上記ク
ロック異常検出器の出力が異常を示していないときに、
上記プロセッサに対し故障診断テスト処理を行うととも
に、上記クロック異常検出器の出力が異常を示したとき
には上記故障診断テスト処理を行わない故障診断部と、
を備えたものである。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサを多重化し
たフォールトトレラント計算機における冗長クロックの
異常検出方式及び冗長クロック異常時の冗長化プロセッ
サの異常処理方式に関するものである。
たフォールトトレラント計算機における冗長クロックの
異常検出方式及び冗長クロック異常時の冗長化プロセッ
サの異常処理方式に関するものである。
【０００２】
【従来の技術】フォールトトレラント計算機の分野にお
いて、計算機の信頼性を高める方法として、故障率の高
いモジュールを多重化し、あるモジュールが故障しても
残りのモジュールで正しい動作を行う方式が一般的にと
られている。その最も一般的な技術の１つは、クリティ
カルな論理機能を提供する回路（通常の場合はプロセッ
シングユニット）を多重化することである。多重化され
たプロセッシングユニットの各出力を多数決回路に入力
して多重化されたプロセッシングユニットの出力値を決
定することが一般的に用いられている。多数決回路の典
型的な例として、三重化されたプロセッシングユニット
の場合、３つの出力のうち２つの一致するものを選択す
る２／３多数決方式と呼ばれるものがある。この方式に
よると３つのプロセッシングユニットの内、いずれか１
つが故障しても多数決により正しいプロセッシングユニ
ットの出力が得られる。
いて、計算機の信頼性を高める方法として、故障率の高
いモジュールを多重化し、あるモジュールが故障しても
残りのモジュールで正しい動作を行う方式が一般的にと
られている。その最も一般的な技術の１つは、クリティ
カルな論理機能を提供する回路（通常の場合はプロセッ
シングユニット）を多重化することである。多重化され
たプロセッシングユニットの各出力を多数決回路に入力
して多重化されたプロセッシングユニットの出力値を決
定することが一般的に用いられている。多数決回路の典
型的な例として、三重化されたプロセッシングユニット
の場合、３つの出力のうち２つの一致するものを選択す
る２／３多数決方式と呼ばれるものがある。この方式に
よると３つのプロセッシングユニットの内、いずれか１
つが故障しても多数決により正しいプロセッシングユニ
ットの出力が得られる。
【０００３】このような多数決回路を有するフォールト
トレラント計算機の中には、故障したプロセッシングユ
ニットについて故障診断を行い、一時的な故障故障であ
る場合には、３つのプロセッシングユニットの同期をと
り、再び３つのプロセッシングユニットで処理を行うよ
うにする故障診断及び復旧処理が存在する。この方法に
より、一時的に故障が発生した場合においても、復旧処
理を行って再び３つのプロセッシングユニットで動作を
再開するため、再び信頼性の高い処理を再開することが
できる。
トレラント計算機の中には、故障したプロセッシングユ
ニットについて故障診断を行い、一時的な故障故障であ
る場合には、３つのプロセッシングユニットの同期をと
り、再び３つのプロセッシングユニットで処理を行うよ
うにする故障診断及び復旧処理が存在する。この方法に
より、一時的に故障が発生した場合においても、復旧処
理を行って再び３つのプロセッシングユニットで動作を
再開するため、再び信頼性の高い処理を再開することが
できる。
【０００４】以下、上記の故障診断及び復旧処理の方式
について説明する。図２０は、従来の冗長化プロセッサ
システムの全体構成を示すブロック図である。
について説明する。図２０は、従来の冗長化プロセッサ
システムの全体構成を示すブロック図である。
【０００５】このブロック図において、プロセッシング
ボード１２５ａは、３個の同一のプロセッサ１０４を実
装している。３個のプロセッサ１０４は同一クロック１
１３で完全同期して動作する。３個のプロセッサ１０４
と３個のキャッシュメモリ１０７は、それぞれ専用バス
１１０で接続されている。プロセッサ１０４とキャッシ
ュメモリ１０７と専用バス１１０の組み合せにより、各
々、プロセッシングユニット１０１（ＣＰＵ＃Ａ、また
はプロセッシングユニットＡと称する）、プロセッシン
グユニット１０２（ＣＰＵ＃Ｂ、またはプロセッシング
ユニットＢと称する）、プロセッシングユニット１０３
（ＣＰＵ＃Ｃ、またはプロセッシングユニットＣと称す
る）を構成する。各プロセッシングユニットは、プロセ
ッサバス１２１を介して、多数決ユニット１３５ａと接
続される。多数決ユニット１３５ａは、キャッシュメモ
リ１０７を含めたプロセッシングユニットからの出力の
多数決をとる。また、２つのシステムバス１４１とのイ
ンタフェースを司り、プロセッシングユニットに対する
応答制御を行う。２つのシステムバス１４１には、主記
憶装置１４３と入出力バスアダプタ１４５が接続されて
いる。２つの入出力バスアダプタ１４５には、それぞれ
Ｉ／Ｏバス１４７が接続され、各Ｉ／Ｏバス１４７には
Ｉ／Ｏ装置１４９が接続される。
ボード１２５ａは、３個の同一のプロセッサ１０４を実
装している。３個のプロセッサ１０４は同一クロック１
１３で完全同期して動作する。３個のプロセッサ１０４
と３個のキャッシュメモリ１０７は、それぞれ専用バス
１１０で接続されている。プロセッサ１０４とキャッシ
ュメモリ１０７と専用バス１１０の組み合せにより、各
々、プロセッシングユニット１０１（ＣＰＵ＃Ａ、また
はプロセッシングユニットＡと称する）、プロセッシン
グユニット１０２（ＣＰＵ＃Ｂ、またはプロセッシング
ユニットＢと称する）、プロセッシングユニット１０３
（ＣＰＵ＃Ｃ、またはプロセッシングユニットＣと称す
る）を構成する。各プロセッシングユニットは、プロセ
ッサバス１２１を介して、多数決ユニット１３５ａと接
続される。多数決ユニット１３５ａは、キャッシュメモ
リ１０７を含めたプロセッシングユニットからの出力の
多数決をとる。また、２つのシステムバス１４１とのイ
ンタフェースを司り、プロセッシングユニットに対する
応答制御を行う。２つのシステムバス１４１には、主記
憶装置１４３と入出力バスアダプタ１４５が接続されて
いる。２つの入出力バスアダプタ１４５には、それぞれ
Ｉ／Ｏバス１４７が接続され、各Ｉ／Ｏバス１４７には
Ｉ／Ｏ装置１４９が接続される。
【０００６】図２１は、図２０に示した冗長化プロセッ
サシステムの障害検出処理及び復旧処理を示したフロー
チャートである。以下、３個のプロセッシングユニット
１の内、１個のプロセッシングユニット（仮にプロセッ
シングユニットＡとする）が故障した時の動作を説明す
る。まず、ステップＳＴ０からスタートし、ステップＳ
Ｔ１にて、通常同期動作を行う。この通常同期動作は３
つのプロセッシングユニットによって同期しながら実行
される。この通常同期動作実行中にプロセッシングユニ
ットＡ１０１が故障すると、以下のような故障検出が開
始される。
サシステムの障害検出処理及び復旧処理を示したフロー
チャートである。以下、３個のプロセッシングユニット
１の内、１個のプロセッシングユニット（仮にプロセッ
シングユニットＡとする）が故障した時の動作を説明す
る。まず、ステップＳＴ０からスタートし、ステップＳ
Ｔ１にて、通常同期動作を行う。この通常同期動作は３
つのプロセッシングユニットによって同期しながら実行
される。この通常同期動作実行中にプロセッシングユニ
ットＡ１０１が故障すると、以下のような故障検出が開
始される。
【０００７】まず、障害検出工程１００について説明す
る。障害が発生したプロセッシングユニットＡ１０１
は、多数決ユニット１３５ａで検出される。これによ
り、プロセッシングユニットＡ１０１に対する応答信号
が多数決ユニット１３５ａから出力されなくなり、プロ
セッシングユニットＡ１０１が凍結状態（停止する）に
なる。
る。障害が発生したプロセッシングユニットＡ１０１
は、多数決ユニット１３５ａで検出される。これによ
り、プロセッシングユニットＡ１０１に対する応答信号
が多数決ユニット１３５ａから出力されなくなり、プロ
セッシングユニットＡ１０１が凍結状態（停止する）に
なる。
【０００８】いずれかのプロセッシングユニットが故障
したことは、多数決ユニット１３５ａから図示しない割
込制御回路に伝えられる。割込制御回路は、正常動作し
ているプロセッシングユニットＢ１０２，Ｃ１０３に割
込を発生させる。すると、正常動作プロセッシングユニ
ットであるプロセッシングユニットＢ１０２，Ｃ１０３
がステップＳＴ７を実行する。このステップＳＴ７によ
り、プロセッシングユニットＢ１０２，Ｃ１０３はプロ
セッシングユニットＡ１０１が故障したことを検知する
ことができる。
したことは、多数決ユニット１３５ａから図示しない割
込制御回路に伝えられる。割込制御回路は、正常動作し
ているプロセッシングユニットＢ１０２，Ｃ１０３に割
込を発生させる。すると、正常動作プロセッシングユニ
ットであるプロセッシングユニットＢ１０２，Ｃ１０３
がステップＳＴ７を実行する。このステップＳＴ７によ
り、プロセッシングユニットＢ１０２，Ｃ１０３はプロ
セッシングユニットＡ１０１が故障したことを検知する
ことができる。
【０００９】次に、故障診断工程２００について説明す
る。故障を検知したプロセッシングユニットＢ１０２，
Ｃ１０３はステップＳＴ８にて、多数決ユニット内の制
御レジスタを用いてプロセッシングユニットＡ１０１を
単独動作させる。即ち、プロセッシングユニットＢ，Ｃ
は凍結状態になり、プロセッシングユニットＡ１０１は
凍結状態から解除され、隔離動作モードによる動作を開
始する。また、この時、プロセッシングユニットＢ１０
２及びＣ１０３は、プロセッシングユニットＡ１０１に
対する、強制割込をかける。このため最高レベルの割込
が発生し、プロセッシングユニットＡ１０１は、あらか
じめ用意されたエラー解析及び自己診断用の特別処理ル
ーチンであるステップＳＴ２とＳＴ３を実行する。プロ
セッシングユニットＡ１０１は、自らのエラー情報及び
自己診断結果を、プロセッシングユニットＡ１０１，Ｂ
１０２，Ｃ１０３ごとにあらかじめ決められた主記憶装
置１４３の退避領域に書きだす。また、故障したプロセ
ッシングユニットＡ１０１は、ステップＳＴ３の処理を
行う前にキャッシュメモリ１０７を無効化（パージ）し
ておく。故障したプロセッシングユニットＡによる主記
憶装置１４３の書き込みが終了すると、ステップＳ３に
て制御レジスタに書き込みを行い。プロセッシングユニ
ットＢ１０２，Ｃ１０３は再度動作を開始してステップ
Ｓ９の処理を行う。一方、障害プロセッシングユニット
であるプロセッシングユニットＡ１０１は凍結状態に戻
る。
る。故障を検知したプロセッシングユニットＢ１０２，
Ｃ１０３はステップＳＴ８にて、多数決ユニット内の制
御レジスタを用いてプロセッシングユニットＡ１０１を
単独動作させる。即ち、プロセッシングユニットＢ，Ｃ
は凍結状態になり、プロセッシングユニットＡ１０１は
凍結状態から解除され、隔離動作モードによる動作を開
始する。また、この時、プロセッシングユニットＢ１０
２及びＣ１０３は、プロセッシングユニットＡ１０１に
対する、強制割込をかける。このため最高レベルの割込
が発生し、プロセッシングユニットＡ１０１は、あらか
じめ用意されたエラー解析及び自己診断用の特別処理ル
ーチンであるステップＳＴ２とＳＴ３を実行する。プロ
セッシングユニットＡ１０１は、自らのエラー情報及び
自己診断結果を、プロセッシングユニットＡ１０１，Ｂ
１０２，Ｃ１０３ごとにあらかじめ決められた主記憶装
置１４３の退避領域に書きだす。また、故障したプロセ
ッシングユニットＡ１０１は、ステップＳＴ３の処理を
行う前にキャッシュメモリ１０７を無効化（パージ）し
ておく。故障したプロセッシングユニットＡによる主記
憶装置１４３の書き込みが終了すると、ステップＳ３に
て制御レジスタに書き込みを行い。プロセッシングユニ
ットＢ１０２，Ｃ１０３は再度動作を開始してステップ
Ｓ９の処理を行う。一方、障害プロセッシングユニット
であるプロセッシングユニットＡ１０１は凍結状態に戻
る。
【００１０】次に、同期工程３００について説明する。
ステップＳＴ９にて再度動作を再開したプロセッシング
ユニットＢ１０２，Ｃ１０３は、プロセッシングユニッ
ト内の全レジスタの内容を、主記憶装置１４３の予め決
められたレジスタ退避領域に退避する。次にステップＳ
Ｔ１０に移って、障害の発生したプロセッシングユニッ
トＡが主記憶装置１４３に書き出した内容の解析を行
い、プロセッシングユニットＡの自己診断結果に基づ
き、プロセッシングユニットＡが復旧可能かどうかの判
断を行う。もし、自己診断結果が良好であり、一時的な
故障と判断すると、正常なプロセッシングユニットＢ１
０２，Ｃ１０３は、ステップＳＴ１０にて、キャッシュ
メモリ１０７のフラッシュを行い、続いてステップＳＴ
１１にて、３つのプロセッシングユニットＡ１０１・Ｂ
１０２・Ｃ１０３が同時に動作するように制御レジスタ
のデータを書き換える。次に、ステップＳＴ４・ＳＴ１
３にて、プロセッシングユニットＡ１０１，Ｂ１０２，
Ｃ１０３は、ステップＳＴ９においてレジスタ退避領域
に退避しておいたプロセッシングユニットの全レジスタ
の内容をリストアする。このようにして動作を再開した
プロセッシングユニットＡ１０１は、正常動作を行って
いるプロセッシングユニットＢ１０２，Ｃ１０３と全レ
ジスタ内容が同一となる。そして、ステップＳＴ５・Ｓ
Ｔ１４にて、プロセッシングユニットＡ１０１，Ｂ１０
２，Ｃ１０３は、障害発生の特別処理ルーチンを終了す
る。ただし、ステップＳＴ３の自己診断の結果が不良で
あり、ステップＳ１０にて旧不可能な故障と判断される
と、ステップＳＴ１２の制御レジスタのセットは行われ
ず、ステップＳＴ１３の命令実行にジャンプし、故障し
たプロセッシングユニットＡ１０１を切り離したままで
処理を続行することになる。
ステップＳＴ９にて再度動作を再開したプロセッシング
ユニットＢ１０２，Ｃ１０３は、プロセッシングユニッ
ト内の全レジスタの内容を、主記憶装置１４３の予め決
められたレジスタ退避領域に退避する。次にステップＳ
Ｔ１０に移って、障害の発生したプロセッシングユニッ
トＡが主記憶装置１４３に書き出した内容の解析を行
い、プロセッシングユニットＡの自己診断結果に基づ
き、プロセッシングユニットＡが復旧可能かどうかの判
断を行う。もし、自己診断結果が良好であり、一時的な
故障と判断すると、正常なプロセッシングユニットＢ１
０２，Ｃ１０３は、ステップＳＴ１０にて、キャッシュ
メモリ１０７のフラッシュを行い、続いてステップＳＴ
１１にて、３つのプロセッシングユニットＡ１０１・Ｂ
１０２・Ｃ１０３が同時に動作するように制御レジスタ
のデータを書き換える。次に、ステップＳＴ４・ＳＴ１
３にて、プロセッシングユニットＡ１０１，Ｂ１０２，
Ｃ１０３は、ステップＳＴ９においてレジスタ退避領域
に退避しておいたプロセッシングユニットの全レジスタ
の内容をリストアする。このようにして動作を再開した
プロセッシングユニットＡ１０１は、正常動作を行って
いるプロセッシングユニットＢ１０２，Ｃ１０３と全レ
ジスタ内容が同一となる。そして、ステップＳＴ５・Ｓ
Ｔ１４にて、プロセッシングユニットＡ１０１，Ｂ１０
２，Ｃ１０３は、障害発生の特別処理ルーチンを終了す
る。ただし、ステップＳＴ３の自己診断の結果が不良で
あり、ステップＳ１０にて旧不可能な故障と判断される
と、ステップＳＴ１２の制御レジスタのセットは行われ
ず、ステップＳＴ１３の命令実行にジャンプし、故障し
たプロセッシングユニットＡ１０１を切り離したままで
処理を続行することになる。
【００１１】
【発明が解決しようとする課題】従来の技術による冗長
化プロセッサの異常検出処理では、多数決ユニット１３
５ａが各プロセッシングユニット１３５ａの出力に相違
があることを検知した場合、上記出力の多数決結果から
出力誤りのあるプロセッシングユニットを特定し、この
プロセッシングユニットに故障があったと判断して、こ
のプロセッシングユニットによる自己診断テストを行
う。従って、出力誤りの原因がプロセッシングユニット
自体にはなく、このプロセッシングユニットに供給され
ているクロックに障害の原因があったとしても、プロセ
ッシングユニット自体に障害がないかどうか、無駄な自
己診断テストを行ってしまう。そのため、冗長化プロセ
ッサシステム全体の処理速度を低下させるといった問題
があった。
化プロセッサの異常検出処理では、多数決ユニット１３
５ａが各プロセッシングユニット１３５ａの出力に相違
があることを検知した場合、上記出力の多数決結果から
出力誤りのあるプロセッシングユニットを特定し、この
プロセッシングユニットに故障があったと判断して、こ
のプロセッシングユニットによる自己診断テストを行
う。従って、出力誤りの原因がプロセッシングユニット
自体にはなく、このプロセッシングユニットに供給され
ているクロックに障害の原因があったとしても、プロセ
ッシングユニット自体に障害がないかどうか、無駄な自
己診断テストを行ってしまう。そのため、冗長化プロセ
ッサシステム全体の処理速度を低下させるといった問題
があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたものであり、冗長化プロセッサシステム
の信頼性を高めると共に、障害原因の高速な診断を可能
にし、プロセッサを高速に復旧させることを目的とす
る。
ためになされたものであり、冗長化プロセッサシステム
の信頼性を高めると共に、障害原因の高速な診断を可能
にし、プロセッサを高速に復旧させることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明によるプロセッ
サ装置は、クロック信号の異常を検知するクロック異常
検出器と、クロック信号を受けて作動するプロセッサ
と、このプロセッサの動作異常を検知するプロセッサ異
常検出器と、プロセッサ又はクロックの故障を診断する
故障診断部と、を備えたものである。
サ装置は、クロック信号の異常を検知するクロック異常
検出器と、クロック信号を受けて作動するプロセッサ
と、このプロセッサの動作異常を検知するプロセッサ異
常検出器と、プロセッサ又はクロックの故障を診断する
故障診断部と、を備えたものである。
【００１４】さらに、複数のプロセッサと、これら複数
のプロセッサの出力信号の異常を検出するプロセッサ異
常検出器と、クロック信号を発生させる複数のクロック
供給器と、これら複数のクロック信号から１つの選択ク
ロック信号を選択してプロセッサに出力するとともに、
クロック異常信号によって選択中の上記クロック信号を
他の上記クロック信号に切り替えるセレクタと、上記選
択クロック信号の異常を検知して上記クロック異常信号
を出力するクロック異常検出器と、このプロセッサ異常
検出器の出力が異常を示し、上記クロック異常検出器の
出力が異常を異常を示していないときに、上記プロセッ
サの故障診断テスト処理を行い、上記クロック供給器の
出力が異常を示したときには上記プロセッサの上記故障
診断テスト処理を行わない故障診断部と、を備えたもの
である。
のプロセッサの出力信号の異常を検出するプロセッサ異
常検出器と、クロック信号を発生させる複数のクロック
供給器と、これら複数のクロック信号から１つの選択ク
ロック信号を選択してプロセッサに出力するとともに、
クロック異常信号によって選択中の上記クロック信号を
他の上記クロック信号に切り替えるセレクタと、上記選
択クロック信号の異常を検知して上記クロック異常信号
を出力するクロック異常検出器と、このプロセッサ異常
検出器の出力が異常を示し、上記クロック異常検出器の
出力が異常を異常を示していないときに、上記プロセッ
サの故障診断テスト処理を行い、上記クロック供給器の
出力が異常を示したときには上記プロセッサの上記故障
診断テスト処理を行わない故障診断部と、を備えたもの
である。
【００１５】加えて、クロック異常検出器からの低優先
度の割込信号によって処理を開始し、故障診断テスト処
理を行うかどうかを判断する故障診断部を有するもので
ある。
度の割込信号によって処理を開始し、故障診断テスト処
理を行うかどうかを判断する故障診断部を有するもので
ある。
【００１６】さらに、上記セレクタによる上記クロック
信号の切り替えが起きたときから予め定められた時間ま
で、上記プロセッサの動作を停止させる凍結回路を備え
たものである。
信号の切り替えが起きたときから予め定められた時間ま
で、上記プロセッサの動作を停止させる凍結回路を備え
たものである。
【００１７】また、この発明による故障診断方法は、プ
ロセッサの出力に異常があるかを判断するプロセッサ異
常検知ステップと、クロック信号に異常があるかどうか
を検知するクロック信号異常検知ステップと、上記プロ
セッサ異常検出ステップの検知結果が異常を示し、か
つ、上記クロック信号異常検知ステップの検知結果が異
常を示していないときにプロセッサの故障を診断するプ
ロセッサ故障診断ステップと、上記クロック信号異常検
知ステップの検知結果が異常を示したときは上記プロセ
ッサ故障診断ステップを行わないプロセッサ故障診断ス
キップステップを備えたものである。
ロセッサの出力に異常があるかを判断するプロセッサ異
常検知ステップと、クロック信号に異常があるかどうか
を検知するクロック信号異常検知ステップと、上記プロ
セッサ異常検出ステップの検知結果が異常を示し、か
つ、上記クロック信号異常検知ステップの検知結果が異
常を示していないときにプロセッサの故障を診断するプ
ロセッサ故障診断ステップと、上記クロック信号異常検
知ステップの検知結果が異常を示したときは上記プロセ
ッサ故障診断ステップを行わないプロセッサ故障診断ス
キップステップを備えたものである。
【００１８】
【作用】この発明によるプロセッサ装置は、クロック信
号の異常を検知するクロック異常検出器と、クロック信
号を受けて作動するプロセッサと、このプロセッサの動
作異常を検知するプロセッサ異常検出器と、プロセッサ
又はクロックの故障を診断する故障診断部と、を有する
ことにより、プロセッサ異常検出器の出力が異常を示
し、上記クロック異常検出器の出力が異常を異常を示し
ていないときにはプロセッサの故障診断テスト処理を行
い、上記クロック供給器の出力が異常を示したときには
プロセッサの故障診断テスト処理を行わない。
号の異常を検知するクロック異常検出器と、クロック信
号を受けて作動するプロセッサと、このプロセッサの動
作異常を検知するプロセッサ異常検出器と、プロセッサ
又はクロックの故障を診断する故障診断部と、を有する
ことにより、プロセッサ異常検出器の出力が異常を示
し、上記クロック異常検出器の出力が異常を異常を示し
ていないときにはプロセッサの故障診断テスト処理を行
い、上記クロック供給器の出力が異常を示したときには
プロセッサの故障診断テスト処理を行わない。
【００１９】さらに、複数のプロセッサと、これら複数
のプロセッサの出力信号の異常を検出するプロセッサ異
常検出器と、クロック信号を発生する複数のクロック供
給器と、これら複数のクロック信号から１つの選択クロ
ック信号を選択してプロセッサに出力するとともに、ク
ロック異常信号によって選択中の上記クロック信号を他
の上記クロック信号に切り替えるセレクタと、上記選択
クロック信号の異常を検知して上記クロック異常信号を
出力するクロック異常検出器と、このプロセッサ異常検
出器の出力が異常を示し、上記クロック異常検出器の出
力が異常を異常を示していないときに、上記プロセッサ
の故障診断テスト処理を行い、上記クロック供給器の出
力が異常を示したときには上記プロセッサの上記故障診
断テスト処理を行わない故障診断部と、有することによ
り、プロセッサ異常検出器の出力が異常を示し、上記ク
ロック異常検出器の出力が異常を異常を示していないと
きにはプロセッサの故障診断テスト処理を行い、上記ク
ロック供給器の出力が異常を示したときにはプロセッサ
の故障診断テスト処理を行わない。
のプロセッサの出力信号の異常を検出するプロセッサ異
常検出器と、クロック信号を発生する複数のクロック供
給器と、これら複数のクロック信号から１つの選択クロ
ック信号を選択してプロセッサに出力するとともに、ク
ロック異常信号によって選択中の上記クロック信号を他
の上記クロック信号に切り替えるセレクタと、上記選択
クロック信号の異常を検知して上記クロック異常信号を
出力するクロック異常検出器と、このプロセッサ異常検
出器の出力が異常を示し、上記クロック異常検出器の出
力が異常を異常を示していないときに、上記プロセッサ
の故障診断テスト処理を行い、上記クロック供給器の出
力が異常を示したときには上記プロセッサの上記故障診
断テスト処理を行わない故障診断部と、有することによ
り、プロセッサ異常検出器の出力が異常を示し、上記ク
ロック異常検出器の出力が異常を異常を示していないと
きにはプロセッサの故障診断テスト処理を行い、上記ク
ロック供給器の出力が異常を示したときにはプロセッサ
の故障診断テスト処理を行わない。
【００２０】加えて、クロック異常検出器からの低優先
度の割込信号によって処理を開始し、故障診断テスト処
理を行うか否かを判断する故障診断部を有することによ
り、プロセッサに異常のないときはクロック切り替えに
よってプロセッサは正常に動作するので、より優先度の
高い処理を優先して実行する。
度の割込信号によって処理を開始し、故障診断テスト処
理を行うか否かを判断する故障診断部を有することによ
り、プロセッサに異常のないときはクロック切り替えに
よってプロセッサは正常に動作するので、より優先度の
高い処理を優先して実行する。
【００２１】さらに、上記セレクタによる上記クロック
信号の切り替えが起きたときから予め定められた時間ま
で、上記プロセッサの動作を停止させる凍結回路を有す
ることにより、クロック信号の供給が不安定なときはプ
ロセッサを停止させる。
信号の切り替えが起きたときから予め定められた時間ま
で、上記プロセッサの動作を停止させる凍結回路を有す
ることにより、クロック信号の供給が不安定なときはプ
ロセッサを停止させる。
【００２２】また、この発明よる故障診断方法は、プロ
セッサの出力に異常があるかを判断するプロセッサ異常
検知ステップと、クロック信号に異常があるかどうかを
検知するクロック信号異常検知ステップと、上記プロセ
ッサ異常検出ステップの検知結果が異常を示し、かつ、
上記クロック信号異常検知ステップの検知結果が異常を
示していないときにプロセッサの故障を診断するプロセ
ッサ故障診断ステップと、上記クロック信号異常検知ス
テップの検知結果が異常を示したときは上記プロセッサ
故障診断ステップを行わないプロセッサ故障診断スキッ
プステップを有することにより、クロック信号に異常が
発生したときは時間のかかるプロセッサ診断処理を行わ
ない。
セッサの出力に異常があるかを判断するプロセッサ異常
検知ステップと、クロック信号に異常があるかどうかを
検知するクロック信号異常検知ステップと、上記プロセ
ッサ異常検出ステップの検知結果が異常を示し、かつ、
上記クロック信号異常検知ステップの検知結果が異常を
示していないときにプロセッサの故障を診断するプロセ
ッサ故障診断ステップと、上記クロック信号異常検知ス
テップの検知結果が異常を示したときは上記プロセッサ
故障診断ステップを行わないプロセッサ故障診断スキッ
プステップを有することにより、クロック信号に異常が
発生したときは時間のかかるプロセッサ診断処理を行わ
ない。
【００２３】
実施例１．以下、この発明の一実施例について図を用い
て説明する。図１は冗長化した、プロセッシングユニッ
ト、冗長クロック装置を示す機能ブロック図である。図
１において、１−１はプロセッシングユニットに対して
同一周波数、同位相のクロックを供給する冗長クロック
装置、１−２ａ〜ｃは冗長クロック装置１−１から供給
されるクロックを受け、定常状態において同期して同一
動作を行うプロセッシングユニット（以下、３つのプロ
セッシングユニットを総称するときはプロセッシングユ
ニット１−２という）、１−３はプロセッシングユニッ
ト１−２からの出力信号１−２４を多数決し、多数の出
力信号をシステムバス１−４に出力する多数決回路、１
−５はシステムバス１−４に接続され、データ、命令等
を記憶する主記憶メモリ、１−６はシステムバス１−４
とＩ／Ｏ装置１−７との間に接続され、システムバス１
−４の信号をＩ／Ｏ装置１−７に伝える入力バスアダプ
タ、１−８は例えばＩ／Ｏ装置１−７や冗長クロック装
置１−１からの割り込み信号を受けるとともに制御し、
プロセッシングユニット１−２へ割り込みを発行する割
り込み制御回路である。この割り込み制御回路１−８か
らプロセッシングユニット１−２に発行される割り込み
信号には、高優先度割り込み信号１−８ａと低優先度割
り込み信号１−８ｂがある。次に、冗長クロック装置１
−１内の構成を説明すると、１−１０ａ〜ｂはクロック
パルスを発信するクロック発生器（以下、総称して１−
１０と記す）、１−１１は切換制御回路１−１２のセレ
クタ選択信号１−２１によって、２つのクロック発生器
１−１０からのクロック信号のうち、どちらか１つのク
ロック信号をＰＬＬ回路１−１３に伝えるセレクタ、１
−１３ａ〜ｃはプロセッシングユニット１−２に安定し
たクロック信号を供給するためのＰＬＬ回路（総称して
１−１３と記す）、１−１４ａ〜ｃはＰＬＬ回路１−１
３が出力するクロック１−１７に異常が発生したときに
切換制御回路１−１２に異常を示す信号１−１６を出力
する電圧比較回路（以下、総称して１−１４と記す）で
ある。１−２５は、多数決ユニット１−３から出力され
る割込信号（強制割込信号９−１０ａ〜ｃ、単一故障信
号９−４ａ、二重故障信号９−４ｂ）を割込制御回路１
−８に伝える割込信号線、１−２６ａは割込制御回路１
−８がプロセッサバス信号Ａ１−２４ａにマスク不可能
な強制割込をかける強制割込信号、１−２６ｂ・ｃも同
様に、順にプロセッシングユニットＢ１−２ｂ、プロセ
ッシングユニットＣ１−２ｃに強制割込をかける強制割
込信号である。
て説明する。図１は冗長化した、プロセッシングユニッ
ト、冗長クロック装置を示す機能ブロック図である。図
１において、１−１はプロセッシングユニットに対して
同一周波数、同位相のクロックを供給する冗長クロック
装置、１−２ａ〜ｃは冗長クロック装置１−１から供給
されるクロックを受け、定常状態において同期して同一
動作を行うプロセッシングユニット（以下、３つのプロ
セッシングユニットを総称するときはプロセッシングユ
ニット１−２という）、１−３はプロセッシングユニッ
ト１−２からの出力信号１−２４を多数決し、多数の出
力信号をシステムバス１−４に出力する多数決回路、１
−５はシステムバス１−４に接続され、データ、命令等
を記憶する主記憶メモリ、１−６はシステムバス１−４
とＩ／Ｏ装置１−７との間に接続され、システムバス１
−４の信号をＩ／Ｏ装置１−７に伝える入力バスアダプ
タ、１−８は例えばＩ／Ｏ装置１−７や冗長クロック装
置１−１からの割り込み信号を受けるとともに制御し、
プロセッシングユニット１−２へ割り込みを発行する割
り込み制御回路である。この割り込み制御回路１−８か
らプロセッシングユニット１−２に発行される割り込み
信号には、高優先度割り込み信号１−８ａと低優先度割
り込み信号１−８ｂがある。次に、冗長クロック装置１
−１内の構成を説明すると、１−１０ａ〜ｂはクロック
パルスを発信するクロック発生器（以下、総称して１−
１０と記す）、１−１１は切換制御回路１−１２のセレ
クタ選択信号１−２１によって、２つのクロック発生器
１−１０からのクロック信号のうち、どちらか１つのク
ロック信号をＰＬＬ回路１−１３に伝えるセレクタ、１
−１３ａ〜ｃはプロセッシングユニット１−２に安定し
たクロック信号を供給するためのＰＬＬ回路（総称して
１−１３と記す）、１−１４ａ〜ｃはＰＬＬ回路１−１
３が出力するクロック１−１７に異常が発生したときに
切換制御回路１−１２に異常を示す信号１−１６を出力
する電圧比較回路（以下、総称して１−１４と記す）で
ある。１−２５は、多数決ユニット１−３から出力され
る割込信号（強制割込信号９−１０ａ〜ｃ、単一故障信
号９−４ａ、二重故障信号９−４ｂ）を割込制御回路１
−８に伝える割込信号線、１−２６ａは割込制御回路１
−８がプロセッサバス信号Ａ１−２４ａにマスク不可能
な強制割込をかける強制割込信号、１−２６ｂ・ｃも同
様に、順にプロセッシングユニットＢ１−２ｂ、プロセ
ッシングユニットＣ１−２ｃに強制割込をかける強制割
込信号である。
【００２４】この実施例１にかかる冗長化プロセッサ装
置においては、冗長化したプロセッシングユニット１−
２の動作に異常が発生した場合に、故障が発生した原因
を特定し、動作異常が発生した原因がプロセッシングユ
ニット１−２にないときには、プロセッシングユニット
１−２の自己診断処理を行わないようにして、動作異常
発生時からの復旧処理を高速に終了させ、システムの動
作速度を向上するものである。以下に、この実施例１に
かかる冗長化プロセッサ装置の動作異常発生時の処理に
ついて説明する。
置においては、冗長化したプロセッシングユニット１−
２の動作に異常が発生した場合に、故障が発生した原因
を特定し、動作異常が発生した原因がプロセッシングユ
ニット１−２にないときには、プロセッシングユニット
１−２の自己診断処理を行わないようにして、動作異常
発生時からの復旧処理を高速に終了させ、システムの動
作速度を向上するものである。以下に、この実施例１に
かかる冗長化プロセッサ装置の動作異常発生時の処理に
ついて説明する。
【００２５】・異常検出処理及び復旧処理 まず、図１に示した冗長化プロセッサ装置及びプロセッ
シングユニット１−２の異常検出処理及び復旧処理につ
いて、図２を用いて説明する。図２は、図１に示した冗
長化プロセッサ装置内の切換制御回路１−１２又は多数
決ユニット１−３が異常を検出したときに、プロセッシ
ングユニット１−２の動作を復旧させる処理を説明する
フローチャートである。図２において、ステップＳ０ａ
・Ｓ１ａ・Ｓ５〜Ｓ９・Ｓ１５ａ・Ｓ１６ａは、障害発
生時に多数決ユニット１−３によって異常を検知された
プロセッシングユニット１−２（以下、障害プロセッシ
ングユニットと呼ぶ）の処理を示し、ステップＳ０ｂ・
Ｓ１ｂ・Ｓ２〜Ｓ４・Ｓ１０〜Ｓ１４・Ｓ１５ｂ・Ｓ１
６ｂは、多数決ユニット１−３によって異常が検知され
なかったプロセッシングユニット１−２の処理を示して
いる。また、ステップＳ１ａとＳ１ｂは３つのプロセッ
シングユニット１−２が同期動作しているときの処理で
あり、処理内容は同一である。ステップＳ１５ａとＳ１
５ｂ及びステップＳ１６ａとＳ１６ｂも同様に処理内容
は同一である。
シングユニット１−２の異常検出処理及び復旧処理につ
いて、図２を用いて説明する。図２は、図１に示した冗
長化プロセッサ装置内の切換制御回路１−１２又は多数
決ユニット１−３が異常を検出したときに、プロセッシ
ングユニット１−２の動作を復旧させる処理を説明する
フローチャートである。図２において、ステップＳ０ａ
・Ｓ１ａ・Ｓ５〜Ｓ９・Ｓ１５ａ・Ｓ１６ａは、障害発
生時に多数決ユニット１−３によって異常を検知された
プロセッシングユニット１−２（以下、障害プロセッシ
ングユニットと呼ぶ）の処理を示し、ステップＳ０ｂ・
Ｓ１ｂ・Ｓ２〜Ｓ４・Ｓ１０〜Ｓ１４・Ｓ１５ｂ・Ｓ１
６ｂは、多数決ユニット１−３によって異常が検知され
なかったプロセッシングユニット１−２の処理を示して
いる。また、ステップＳ１ａとＳ１ｂは３つのプロセッ
シングユニット１−２が同期動作しているときの処理で
あり、処理内容は同一である。ステップＳ１５ａとＳ１
５ｂ及びステップＳ１６ａとＳ１６ｂも同様に処理内容
は同一である。
【００２６】まず、ステップＳ０ａ・Ｓ０ｂからスター
トし、３つのプロセッシングユニット１−２が同期しな
がら同一の処理をステップＳ１ａ・Ｓ１ｂにて開始す
る。
トし、３つのプロセッシングユニット１−２が同期しな
がら同一の処理をステップＳ１ａ・Ｓ１ｂにて開始す
る。
【００２７】ステップＳ１ａ・Ｓ１ｂでは、３つのプロ
セッシングユニット１−２が多数決ユニット１−３を介
して主記憶メモリ１−５内の同一領域にアクセスし、こ
の領域に格納されたプログラムを読み出しながら同一命
令を実行する。初期状態において、セレクタ１−１１に
選択されているクロック発生器１−１０は、クロック発
生器Ａ１−１０ａであり、セレクタ選択信号１−２１は
“０”（電圧レベルがＬＯＷ、以下同じ）を出力してい
る。また、切換制御回路１−１２内に保持されているＰ
ＬＬ回路１−１３等の異常を示すフラグ（以下、クロッ
クステータスレジスタと呼ぶ）は全て“０”である（こ
のフラグは、後述の切換制御回路１−２の説明で詳しく
説明する多数決信号保持ラッチ８−２及び比較結果保持
ラッチ８−３に保持されている）。そして、多数決ユニ
ット１−３に記憶されている制御レジスタは“１１１０
０００”を示している（この制御レジスタは、後述する
多数決ユニット１−３内の凍結回路内９−３に保持され
ている。先頭３ビットにおける“１”（電圧レベルがＨ
ＩＧＨ、以下同じ）の意味は３つのプロセッシングユニ
ット１−２それぞれが論理的にプロセッサバス信号１−
２４ａ〜ｃに接続されていることを表している。）。こ
の通常同期動作中に、ＰＬＬ回路１−１３又は電圧比較
回路１−１８に異常が発生すると、電圧比較回路出力１
−１８が“１”となり、切替制御回路１−１２に異常が
発生したことが伝えられる。切換制御回路１−１２は、
切換制御回路１−１２内のクロックステータスレジスタ
に異常が記憶し、セレクタ選択信号１−２１を“１”と
して、セレクタ１−１１にクロック発信源を切り替える
ように指示する。この信号を受けたセレクタ１−１１
は、現在使用しているクロック発信器Ａ１−１０ａの代
わりに、クロック発信器Ｂ１−１０ｂをクロック供給源
として使用し、クロック発信器Ｂ１−１０ｂの出力信号
をクロック信号１−１５として出力する。また、セレク
タ選択信号１−２１は多数決ユニット１−３にも伝わ
り、多数決ユニット１−３に内蔵されたクロック切換監
視タイマ１５−８が時計測を開始する。このクロック切
換監視タイマには、クロック切換後クロック出力が安定
するまで一定時間プロセッシングユニット１−２の動作
を停止（凍結）させて、プロセッサバス信号１−２４ａ
〜ｃの異常の多発を防止する働きがある。一方で切換制
御回路１−１２は、割込制御回路１−８へ割込要求を発
行する。この割込要求を受け取った割込制御回路１−８
は、各プロセッシングユニット１−２に対して、低優先
度の割込信号を出力する。ここで、低優先度の割込信号
を出力する理由は、クロック発信器１−１０、ＰＬＬ回
路１−１３回路等の１つに異常がある場合には、クロッ
ク発信器１−１０を切り替えたり、他のＰＬＬ回路１−
１３によって正常に動作するプロセッシングユニット１
−２によって動作を継続することができるため、ＯＳ等
の重要度の高い処理を優先して実行させるためである。
セッシングユニット１−２が多数決ユニット１−３を介
して主記憶メモリ１−５内の同一領域にアクセスし、こ
の領域に格納されたプログラムを読み出しながら同一命
令を実行する。初期状態において、セレクタ１−１１に
選択されているクロック発生器１−１０は、クロック発
生器Ａ１−１０ａであり、セレクタ選択信号１−２１は
“０”（電圧レベルがＬＯＷ、以下同じ）を出力してい
る。また、切換制御回路１−１２内に保持されているＰ
ＬＬ回路１−１３等の異常を示すフラグ（以下、クロッ
クステータスレジスタと呼ぶ）は全て“０”である（こ
のフラグは、後述の切換制御回路１−２の説明で詳しく
説明する多数決信号保持ラッチ８−２及び比較結果保持
ラッチ８−３に保持されている）。そして、多数決ユニ
ット１−３に記憶されている制御レジスタは“１１１０
０００”を示している（この制御レジスタは、後述する
多数決ユニット１−３内の凍結回路内９−３に保持され
ている。先頭３ビットにおける“１”（電圧レベルがＨ
ＩＧＨ、以下同じ）の意味は３つのプロセッシングユニ
ット１−２それぞれが論理的にプロセッサバス信号１−
２４ａ〜ｃに接続されていることを表している。）。こ
の通常同期動作中に、ＰＬＬ回路１−１３又は電圧比較
回路１−１８に異常が発生すると、電圧比較回路出力１
−１８が“１”となり、切替制御回路１−１２に異常が
発生したことが伝えられる。切換制御回路１−１２は、
切換制御回路１−１２内のクロックステータスレジスタ
に異常が記憶し、セレクタ選択信号１−２１を“１”と
して、セレクタ１−１１にクロック発信源を切り替える
ように指示する。この信号を受けたセレクタ１−１１
は、現在使用しているクロック発信器Ａ１−１０ａの代
わりに、クロック発信器Ｂ１−１０ｂをクロック供給源
として使用し、クロック発信器Ｂ１−１０ｂの出力信号
をクロック信号１−１５として出力する。また、セレク
タ選択信号１−２１は多数決ユニット１−３にも伝わ
り、多数決ユニット１−３に内蔵されたクロック切換監
視タイマ１５−８が時計測を開始する。このクロック切
換監視タイマには、クロック切換後クロック出力が安定
するまで一定時間プロセッシングユニット１−２の動作
を停止（凍結）させて、プロセッサバス信号１−２４ａ
〜ｃの異常の多発を防止する働きがある。一方で切換制
御回路１−１２は、割込制御回路１−８へ割込要求を発
行する。この割込要求を受け取った割込制御回路１−８
は、各プロセッシングユニット１−２に対して、低優先
度の割込信号を出力する。ここで、低優先度の割込信号
を出力する理由は、クロック発信器１−１０、ＰＬＬ回
路１−１３回路等の１つに異常がある場合には、クロッ
ク発信器１−１０を切り替えたり、他のＰＬＬ回路１−
１３によって正常に動作するプロセッシングユニット１
−２によって動作を継続することができるため、ＯＳ等
の重要度の高い処理を優先して実行させるためである。
【００２８】また、３つプロセッシングユニット１−２
の動作に異常が発生し、プロセッサバス信号１−２４ａ
〜ｃのうち他のプロセッサバス信号１−２４と一致しな
いものが出力された場合の障害検出は、多数決ユニット
１−３によって行われる。例えば、プロセッシングユニ
ットＡ１−２ａのプロセッサバス信号１−２４ａに障害
が発生した場合（以下、このような障害が発生したプロ
セッシングユニットＡ１−２ａを障害プロセッシングユ
ニット１−２と呼ぶ）、多数決ユニット１−３はプロセ
ッシングユニットＡ１−２ａの動作を停止（凍結）さ
せ、多数決ユニット１−３が割込制御回路１−８に対し
て低優先度の割込要求を出力する。（一方、２つ以上の
プロセッサバス信号１−２４ａ〜ｃに異常が発生した場
合には、早急に障害の起きた原因を分析し復旧処理を行
う必要があるので、高優先度の割り込み要求が出力され
る）。また、障害が発生したプロセッシングユニットＡ
１−２ａは凍結されるが、正常な出力をしているプロセ
ッシングユニットＢ１−２ｂ・Ｃ１−２ｃ（以下、正常
動作プロセッシングユニット１−２と呼ぶ）は動作し続
ける。
の動作に異常が発生し、プロセッサバス信号１−２４ａ
〜ｃのうち他のプロセッサバス信号１−２４と一致しな
いものが出力された場合の障害検出は、多数決ユニット
１−３によって行われる。例えば、プロセッシングユニ
ットＡ１−２ａのプロセッサバス信号１−２４ａに障害
が発生した場合（以下、このような障害が発生したプロ
セッシングユニットＡ１−２ａを障害プロセッシングユ
ニット１−２と呼ぶ）、多数決ユニット１−３はプロセ
ッシングユニットＡ１−２ａの動作を停止（凍結）さ
せ、多数決ユニット１−３が割込制御回路１−８に対し
て低優先度の割込要求を出力する。（一方、２つ以上の
プロセッサバス信号１−２４ａ〜ｃに異常が発生した場
合には、早急に障害の起きた原因を分析し復旧処理を行
う必要があるので、高優先度の割り込み要求が出力され
る）。また、障害が発生したプロセッシングユニットＡ
１−２ａは凍結されるが、正常な出力をしているプロセ
ッシングユニットＢ１−２ｂ・Ｃ１−２ｃ（以下、正常
動作プロセッシングユニット１−２と呼ぶ）は動作し続
ける。
【００２９】以上のように、セレクタ１−１１又は多数
決ユニット１−３による割込要求を受け取った割込制御
回路１−８は、プロセッシングユニット１−２に割込要
求信号を送信する。割込要求は、優先度レベルに応じて
高優先度割込信号１−８ａと低優先度割込信号１−８ｂ
とに使い分けられる。この割込信号が各プロセッシング
ユニット１−２に受け入れられると、図２のステップＳ
２の処理が始まる。以降、ステップＳ２〜Ｓ４までの処
理は、正常動作プロセッシングユニット１−２によって
行われる。
決ユニット１−３による割込要求を受け取った割込制御
回路１−８は、プロセッシングユニット１−２に割込要
求信号を送信する。割込要求は、優先度レベルに応じて
高優先度割込信号１−８ａと低優先度割込信号１−８ｂ
とに使い分けられる。この割込信号が各プロセッシング
ユニット１−２に受け入れられると、図２のステップＳ
２の処理が始まる。以降、ステップＳ２〜Ｓ４までの処
理は、正常動作プロセッシングユニット１−２によって
行われる。
【００３０】ステップＳ２は、障害がどのモジュールで
起きたかを特定する障害要因分析処理である。この分析
方法の詳細については図３と図４を用いて後述する。こ
の分析は、正常動作プロセッシングユニット１−２によ
って行われ、例えば、後述の図１８に示すような故障モ
ジュールの特定がなされる。このステップＳ２の処理が
終了すると次のステップＳ３に移る。
起きたかを特定する障害要因分析処理である。この分析
方法の詳細については図３と図４を用いて後述する。こ
の分析は、正常動作プロセッシングユニット１−２によ
って行われ、例えば、後述の図１８に示すような故障モ
ジュールの特定がなされる。このステップＳ２の処理が
終了すると次のステップＳ３に移る。
【００３１】ステップＳ３は、ステップＳ２で分析され
た故障要因が、単一故障であったかどうかを判断する。
単一故障とは、１つの電圧比較回路出力信号１−１８の
異常、１つのプロセッサバス信号１−２４の異常、又
は、１つのＰＬＬ回路１−１３にかかる電圧比較回路出
力信号１−１８及びプロセッサバス信号１−２４の異常
（例えば、ＰＬＬ回路Ａ１−１３ａに接続される電圧比
較回路Ａ１−１４ａの出力信号１−１８ａと、同ＰＬＬ
回路Ａ１−１３ａに接続されるプロセッシングユニット
Ａ１−２ａの出力であるプロセッサバス信号１−２４ａ
とが共に異常）、を示している場合を指す。このステッ
プＳ３で単一故障であったと判断されたときは、ステッ
プＳ４に移る。単一故障でなく、二重故障（単一故障以
外の故障をいう）のときは、二重故障の処理を行う。
た故障要因が、単一故障であったかどうかを判断する。
単一故障とは、１つの電圧比較回路出力信号１−１８の
異常、１つのプロセッサバス信号１−２４の異常、又
は、１つのＰＬＬ回路１−１３にかかる電圧比較回路出
力信号１−１８及びプロセッサバス信号１−２４の異常
（例えば、ＰＬＬ回路Ａ１−１３ａに接続される電圧比
較回路Ａ１−１４ａの出力信号１−１８ａと、同ＰＬＬ
回路Ａ１−１３ａに接続されるプロセッシングユニット
Ａ１−２ａの出力であるプロセッサバス信号１−２４ａ
とが共に異常）、を示している場合を指す。このステッ
プＳ３で単一故障であったと判断されたときは、ステッ
プＳ４に移る。単一故障でなく、二重故障（単一故障以
外の故障をいう）のときは、二重故障の処理を行う。
【００３２】この二重故障の処理が発生したときの処理
は、予め定められたプロセッシングユニット１−２が故
障要因などの最小限の情報を主記憶メモリ１−５に出力
し、若しくはＬＥＤ、ランプなどに表示を行った後、故
障が拡散しないように動作を停止する。ただし、二重故
障であり、クロック異常にある場合であって、１つのプ
ロセッシングユニット１−２の出力のみが異常を示して
いる場合には復旧することが可能であるので、障害プロ
セッシングユニット１−２による後述のステップＳ５か
らの処理を行い、及び、後述の正常プロセッシングユニ
ット１−２のステップＳ１０からの処理が実行される。
隔離モードへの移行方法及び復帰処理の方法は後述の単
一故障の場合と同じである。クロック異常である場合で
も、プロセッシングユニット１−２が二重故障を起こし
ている場合では、どのプロセッシングユニット１−２が
異常であるかを正確に特定できないので、上述のように
故障要因等の書き込み等の処理を行って停止する。
は、予め定められたプロセッシングユニット１−２が故
障要因などの最小限の情報を主記憶メモリ１−５に出力
し、若しくはＬＥＤ、ランプなどに表示を行った後、故
障が拡散しないように動作を停止する。ただし、二重故
障であり、クロック異常にある場合であって、１つのプ
ロセッシングユニット１−２の出力のみが異常を示して
いる場合には復旧することが可能であるので、障害プロ
セッシングユニット１−２による後述のステップＳ５か
らの処理を行い、及び、後述の正常プロセッシングユニ
ット１−２のステップＳ１０からの処理が実行される。
隔離モードへの移行方法及び復帰処理の方法は後述の単
一故障の場合と同じである。クロック異常である場合で
も、プロセッシングユニット１−２が二重故障を起こし
ている場合では、どのプロセッシングユニット１−２が
異常であるかを正確に特定できないので、上述のように
故障要因等の書き込み等の処理を行って停止する。
【００３３】ステップＳ４は、障害プロセッシングユニ
ット１−２の診断処理又は復旧前処理を行うため、多数
決ユニット１−３内の制御レジスタに制御情報を書き込
む処理である。障害プロセッシングユニット１−２は、
障害が発生してから多数決ユニット１−３によって動作
を凍結させられているので、障害プロセッシングユニッ
ト１−２の診断処理又は復旧前処理を行うために、障害
プロセッシングユニット１−２の凍結を解除しなければ
ならない。そこで、正常動作プロセッシングユニット１
−２の動作を一時的に凍結させ障害プロセッシングユニ
ット１−２の動作を開始するため、多数決ユニット１−
３に制御情報を書き込む。例えば、障害プロセッシング
ユニット１−２がプロセッシングユニットＡ１−２ａで
あるとすると、正常動作プロセッシングユニット１−２
によって、多数決ユニット１−３内の制御レジスタは
“１００１１００”に書き換えられ、プロセッシングユ
ニットＡ１−２ａの凍結状態が解除され、プロセッシン
グユニットＢ１−２ｂ・Ｃ１−２ｃが凍結状態に入る。
このように、１つのプロセッシングユニット１−２が単
独で動作している状態を隔離モードという。制御レジス
タの値の意味するところは、最初の３ビットが、３つの
プロセッシングユニット１−２ａ〜ｃに対応し、プロセ
ッサバス信号１−２４ａ〜ｃが論理的に接続されている
状態のときは“１”を示し、論理的に接続されていない
ときは“０”を示す。次の１ビットは、“１”のときは
隔離モード、“０”のときは２つ以上のプロセッシング
ユニット１−２が同期して動作している状態（同期モー
ド）であることを意味する。また、最後の３ビットは、
３つのプロセッシングユニット１−２に順に対応し、
“１”のときは、該当するプロセッシングユニット１−
２に強制割込をかけることを意味し、“０”のときは強
制割込をかけないことを意味する。従って、上に示した
“１００１１００”の意味は、プロセッシングユニット
Ａ１−２ａを隔離モードで動作させるとともに、強制割
込をかけるということである。このステップＳ４の処理
を行うことによって、動作は次のステップＳ５に移る。
ット１−２の診断処理又は復旧前処理を行うため、多数
決ユニット１−３内の制御レジスタに制御情報を書き込
む処理である。障害プロセッシングユニット１−２は、
障害が発生してから多数決ユニット１−３によって動作
を凍結させられているので、障害プロセッシングユニッ
ト１−２の診断処理又は復旧前処理を行うために、障害
プロセッシングユニット１−２の凍結を解除しなければ
ならない。そこで、正常動作プロセッシングユニット１
−２の動作を一時的に凍結させ障害プロセッシングユニ
ット１−２の動作を開始するため、多数決ユニット１−
３に制御情報を書き込む。例えば、障害プロセッシング
ユニット１−２がプロセッシングユニットＡ１−２ａで
あるとすると、正常動作プロセッシングユニット１−２
によって、多数決ユニット１−３内の制御レジスタは
“１００１１００”に書き換えられ、プロセッシングユ
ニットＡ１−２ａの凍結状態が解除され、プロセッシン
グユニットＢ１−２ｂ・Ｃ１−２ｃが凍結状態に入る。
このように、１つのプロセッシングユニット１−２が単
独で動作している状態を隔離モードという。制御レジス
タの値の意味するところは、最初の３ビットが、３つの
プロセッシングユニット１−２ａ〜ｃに対応し、プロセ
ッサバス信号１−２４ａ〜ｃが論理的に接続されている
状態のときは“１”を示し、論理的に接続されていない
ときは“０”を示す。次の１ビットは、“１”のときは
隔離モード、“０”のときは２つ以上のプロセッシング
ユニット１−２が同期して動作している状態（同期モー
ド）であることを意味する。また、最後の３ビットは、
３つのプロセッシングユニット１−２に順に対応し、
“１”のときは、該当するプロセッシングユニット１−
２に強制割込をかけることを意味し、“０”のときは強
制割込をかけないことを意味する。従って、上に示した
“１００１１００”の意味は、プロセッシングユニット
Ａ１−２ａを隔離モードで動作させるとともに、強制割
込をかけるということである。このステップＳ４の処理
を行うことによって、動作は次のステップＳ５に移る。
【００３４】ステップＳ５は、障害の要因がクロック異
常によるものか否かを判断する処理である。ステップＳ
５〜Ｓ９まで隔離モードで動作し、障害プロセッシング
ユニット１−２によって処理が行われる。従って、障害
プロセッシングユニット１−２の障害要因が一時的なも
のではなく恒久的なものである場合には、ステップＳ５
〜Ｓ９までの処理が正しく行われないこともあるが、こ
の場合には、多数決ユニット１−３内に内蔵された隔離
モードタイマ１５−９によって強制的に正常動作プロセ
ッシングユニット１−２の凍結状態が解除され同期モー
ド（ここでは、ステップＳ１０の処理が開始される）に
移行するので、システム全体が停止したままになること
はない。ステップＳ５は、ステップＳ４で発生した強制
割込によって呼び出される処理ルーチンである。（例え
ば、プロセッシングユニットＡ１−２ａが障害プロセッ
シングユニットであるときは、強制割込信号１−２５に
よって、プロセッシングユニットＡ１−２ａのみに強制
割込が発生する。）異常要因判断は、切換制御回路１−
１２内のクロックステータスレジスタに保持されている
冗長クロック装置１−１の動作状態を調べ、また、多数
決ユニット１−３内の制御レジスタの内容を調べること
により行われる。この判断が行われることにより異常要
因が冗長クロック装置１−１にある場合はステップＳ８
に移り、プロセッシングユニット１−２にある場合はス
テップＳ６に移り自己診断を行なう。例えば、プロセッ
シングユニットＡ１−２ａ自体に何らかの障害がある場
合について説明すると、切換制御回路１−１２から得ら
れたクロックステータスレジスタの内容は、“０００
０”である（クロックステータスレジスタの最初の３ビ
ットは、順に、電圧比較回路１−１４ａ〜ｃの出力１−
１８が異常を示したときに“１”となり、異常がないと
きには“０”となる。また、最後の１ビットは、３つの
電圧比較回路１−１４ａ〜ｃのうち同時に２以上の電圧
比較回路１−１４の出力１−１８に異常を示したときに
“１”となり、それ以外では“０”となる）。一方、多
数決ユニット１−３内の制御レジスタは“１００１１０
０”である。従って、プロセッシングユニットＡ１−２
ａに関係するクロックステータスレジスタが“０”を示
しており、制御レジスタのプロセッシングユニットＡ１
−２ａの接続フラグが“１”を示しているため、障害要
因はクロック異常ではないと判断され、ステップＳ６に
てプロセッシングユニットＡ１−２ａの自己診断を行
う。また、例えば、ＰＬＬ回路Ａ１−１３ａだけが障害
を起こした場合は、クロックステータスレジスタは“１
０００”となり、制御レジスタは“１００１１００”と
なる。このため、ＰＬＬ回路Ａ１−１３ａ又は電圧比較
回路Ａ１−１４ａ又はこれらの接続線等に障害が発生し
たと判定され、プロセッシングユニットＡ１−２ａには
故障がない可能性が高いためステップＳ８に移って自己
診断処理は行わないようにする。
常によるものか否かを判断する処理である。ステップＳ
５〜Ｓ９まで隔離モードで動作し、障害プロセッシング
ユニット１−２によって処理が行われる。従って、障害
プロセッシングユニット１−２の障害要因が一時的なも
のではなく恒久的なものである場合には、ステップＳ５
〜Ｓ９までの処理が正しく行われないこともあるが、こ
の場合には、多数決ユニット１−３内に内蔵された隔離
モードタイマ１５−９によって強制的に正常動作プロセ
ッシングユニット１−２の凍結状態が解除され同期モー
ド（ここでは、ステップＳ１０の処理が開始される）に
移行するので、システム全体が停止したままになること
はない。ステップＳ５は、ステップＳ４で発生した強制
割込によって呼び出される処理ルーチンである。（例え
ば、プロセッシングユニットＡ１−２ａが障害プロセッ
シングユニットであるときは、強制割込信号１−２５に
よって、プロセッシングユニットＡ１−２ａのみに強制
割込が発生する。）異常要因判断は、切換制御回路１−
１２内のクロックステータスレジスタに保持されている
冗長クロック装置１−１の動作状態を調べ、また、多数
決ユニット１−３内の制御レジスタの内容を調べること
により行われる。この判断が行われることにより異常要
因が冗長クロック装置１−１にある場合はステップＳ８
に移り、プロセッシングユニット１−２にある場合はス
テップＳ６に移り自己診断を行なう。例えば、プロセッ
シングユニットＡ１−２ａ自体に何らかの障害がある場
合について説明すると、切換制御回路１−１２から得ら
れたクロックステータスレジスタの内容は、“０００
０”である（クロックステータスレジスタの最初の３ビ
ットは、順に、電圧比較回路１−１４ａ〜ｃの出力１−
１８が異常を示したときに“１”となり、異常がないと
きには“０”となる。また、最後の１ビットは、３つの
電圧比較回路１−１４ａ〜ｃのうち同時に２以上の電圧
比較回路１−１４の出力１−１８に異常を示したときに
“１”となり、それ以外では“０”となる）。一方、多
数決ユニット１−３内の制御レジスタは“１００１１０
０”である。従って、プロセッシングユニットＡ１−２
ａに関係するクロックステータスレジスタが“０”を示
しており、制御レジスタのプロセッシングユニットＡ１
−２ａの接続フラグが“１”を示しているため、障害要
因はクロック異常ではないと判断され、ステップＳ６に
てプロセッシングユニットＡ１−２ａの自己診断を行
う。また、例えば、ＰＬＬ回路Ａ１−１３ａだけが障害
を起こした場合は、クロックステータスレジスタは“１
０００”となり、制御レジスタは“１００１１００”と
なる。このため、ＰＬＬ回路Ａ１−１３ａ又は電圧比較
回路Ａ１−１４ａ又はこれらの接続線等に障害が発生し
たと判定され、プロセッシングユニットＡ１−２ａには
故障がない可能性が高いためステップＳ８に移って自己
診断処理は行わないようにする。
【００３５】ステップＳ６は、障害プロセッシングユニ
ット１−２の障害を検査するため、また、プロセッシン
グユニット１−２の障害要因の分析を行うためのデータ
を記録する自己診断処理を行う。この自己診断処理は、
主記憶メモリ１−５への試験データの書き込み、あるい
は読み取り、又は所定の演算処理等の様々な命令を実行
するプログラムによって行われる。この自己診断の検査
結果を有効に利用するためには処理は非常に多数のパタ
ーンの処理を実行する必要があり、長い処理時間がかか
り、また、検査結果データを格納する主記憶メモリ１−
５又は図示しない磁気ディスク記憶装置等の資源を使用
する。ステップＳ６の処理が終了すると、次にステップ
Ｓ７の処理を行う。
ット１−２の障害を検査するため、また、プロセッシン
グユニット１−２の障害要因の分析を行うためのデータ
を記録する自己診断処理を行う。この自己診断処理は、
主記憶メモリ１−５への試験データの書き込み、あるい
は読み取り、又は所定の演算処理等の様々な命令を実行
するプログラムによって行われる。この自己診断の検査
結果を有効に利用するためには処理は非常に多数のパタ
ーンの処理を実行する必要があり、長い処理時間がかか
り、また、検査結果データを格納する主記憶メモリ１−
５又は図示しない磁気ディスク記憶装置等の資源を使用
する。ステップＳ６の処理が終了すると、次にステップ
Ｓ７の処理を行う。
【００３６】ステップＳ７は、自己診断の結果を主記憶
メモリ１−５に記憶する処理である。この処理が終了す
ると次のステップＳ８に移行する。
メモリ１−５に記憶する処理である。この処理が終了す
ると次のステップＳ８に移行する。
【００３７】ステップＳ８は、障害プロセッシングユニ
ット１−２内のキャッシュメモリ内容を破棄する処理で
ある。ステップＳ７からこのステップＳ８に移行する場
合の他に、ステップＳ５でクロック異常による障害であ
ると判断された場合にも、ステップＳ６・７の自己診断
処理等をせずにこの処理が行われる。各プロセッシング
ユニット１−２は、内部に主記憶メモリ１−５の記憶デ
ータの一部を持つキャッシュメモリを有する。キャッシ
ュメモリはプロセッシングユニット１−２の命令実行部
と主記憶メモリ１−５の間にあって、主記憶メモリ１−
５の記憶データの一部のデータを一時的に保持してい
る。プロセッシングユニット１−２が主記憶メモリ１−
５にアクセスする際、キャッシュメモリに目的とするデ
ータがある場合には主記憶メモリ１−５に読みに行かず
に、キャッシュメモリ内のデータを返して、高速なアク
セスを可能としている。従って、本実施例１に示したよ
うな各プロセッシングユニット１−２が同一の動作を行
うシステムでは、同期モードにおいて、各プロセッシン
グユニット１−２内のキャッシュメモリ内容が同一でな
ければならない。各キャッシュメモリの内容が異なる
と、プロセッシングユニット１−２は異なる命令、異な
るデータを読み出すことになるので、多数決ユニット１
−３に故障検出されてしまうためである。このステップ
Ｓ８では、ステップＳ１５で同期モードに戻ったときに
各キャッシュメモリの内容を同一にし、上記のような故
障検出を防止することを目的として現在のキャッシュメ
モリの内容を破棄する。このステップＳ８が終了すると
次のステップＳ９に移行する。
ット１−２内のキャッシュメモリ内容を破棄する処理で
ある。ステップＳ７からこのステップＳ８に移行する場
合の他に、ステップＳ５でクロック異常による障害であ
ると判断された場合にも、ステップＳ６・７の自己診断
処理等をせずにこの処理が行われる。各プロセッシング
ユニット１−２は、内部に主記憶メモリ１−５の記憶デ
ータの一部を持つキャッシュメモリを有する。キャッシ
ュメモリはプロセッシングユニット１−２の命令実行部
と主記憶メモリ１−５の間にあって、主記憶メモリ１−
５の記憶データの一部のデータを一時的に保持してい
る。プロセッシングユニット１−２が主記憶メモリ１−
５にアクセスする際、キャッシュメモリに目的とするデ
ータがある場合には主記憶メモリ１−５に読みに行かず
に、キャッシュメモリ内のデータを返して、高速なアク
セスを可能としている。従って、本実施例１に示したよ
うな各プロセッシングユニット１−２が同一の動作を行
うシステムでは、同期モードにおいて、各プロセッシン
グユニット１−２内のキャッシュメモリ内容が同一でな
ければならない。各キャッシュメモリの内容が異なる
と、プロセッシングユニット１−２は異なる命令、異な
るデータを読み出すことになるので、多数決ユニット１
−３に故障検出されてしまうためである。このステップ
Ｓ８では、ステップＳ１５で同期モードに戻ったときに
各キャッシュメモリの内容を同一にし、上記のような故
障検出を防止することを目的として現在のキャッシュメ
モリの内容を破棄する。このステップＳ８が終了すると
次のステップＳ９に移行する。
【００３８】ステップＳ９は、多数決ユニット１−３の
制御レジスタへの書き込みを行うことにより、隔離モー
ドから正常動作プロセッシングユニット１−２による同
期モードに移るための処理である。障害プロセッシング
ユニット１−２は制御レジスタに何らかのデータを書き
込む。この書き込みを行うことにより、多数決ユニット
１−３が記憶していた隔離モード前のプロセッシングユ
ニット１−２の接続状態が、制御レジスタの接続フラグ
に書き込まれる。これにより、隔離モード前のプロセッ
シングユニット１−２の接続状態に戻ることができる。
正常プロセッシングユニット１−２による同期モードに
必要な情報は、多数決ユニット１−３に記憶されている
ため、障害プロセッシングユニット１−２が制御レジス
タに書き込むデータは何でもよい。従って、例え、障害
プロセッシングユニット１−２の障害により多数決ユニ
ット１−３に正常なデータが書き込めなくとも正常に同
期モードに戻ることができる。ステップＳ９が終了する
と、障害プロセッシングユニット１−２が凍結し、正常
動作プロセッシングユニット１−２の凍結が解除されて
ステップＳ１０に移行する。
制御レジスタへの書き込みを行うことにより、隔離モー
ドから正常動作プロセッシングユニット１−２による同
期モードに移るための処理である。障害プロセッシング
ユニット１−２は制御レジスタに何らかのデータを書き
込む。この書き込みを行うことにより、多数決ユニット
１−３が記憶していた隔離モード前のプロセッシングユ
ニット１−２の接続状態が、制御レジスタの接続フラグ
に書き込まれる。これにより、隔離モード前のプロセッ
シングユニット１−２の接続状態に戻ることができる。
正常プロセッシングユニット１−２による同期モードに
必要な情報は、多数決ユニット１−３に記憶されている
ため、障害プロセッシングユニット１−２が制御レジス
タに書き込むデータは何でもよい。従って、例え、障害
プロセッシングユニット１−２の障害により多数決ユニ
ット１−３に正常なデータが書き込めなくとも正常に同
期モードに戻ることができる。ステップＳ９が終了する
と、障害プロセッシングユニット１−２が凍結し、正常
動作プロセッシングユニット１−２の凍結が解除されて
ステップＳ１０に移行する。
【００３９】ステップＳ１０は、正常動作プロセッシン
グユニット１−２の全レジスタ内容を主記憶メモリ１−
５に退避させる処理である。ステップＳ１０〜Ｓ１４ま
では、正常プロセッシングユニット１−２によって処理
が行われ、障害プロセッシングユニット１−２は凍結さ
れている。この退避は、障害プロセッシングユニット１
−２に正常動作プロセッシングユニット１−２のレジス
タをコピーするための前段階として行う。このステップ
Ｓ１０の処理が終了すると次のステップＳ１１に移る。
グユニット１−２の全レジスタ内容を主記憶メモリ１−
５に退避させる処理である。ステップＳ１０〜Ｓ１４ま
では、正常プロセッシングユニット１−２によって処理
が行われ、障害プロセッシングユニット１−２は凍結さ
れている。この退避は、障害プロセッシングユニット１
−２に正常動作プロセッシングユニット１−２のレジス
タをコピーするための前段階として行う。このステップ
Ｓ１０の処理が終了すると次のステップＳ１１に移る。
【００４０】ステップＳ１１は、障害の要因がクロック
異常によるものか否かを判断する処理である。判断の方
法は、ステップＳ５と同様に行われる。ここで、クロッ
ク異常による障害と判断された場合にはステップＳ１３
に移り、クロック異常による障害でないと判断された場
合には次のステップＳ１２に移る。
異常によるものか否かを判断する処理である。判断の方
法は、ステップＳ５と同様に行われる。ここで、クロッ
ク異常による障害と判断された場合にはステップＳ１３
に移り、クロック異常による障害でないと判断された場
合には次のステップＳ１２に移る。
【００４１】ステップＳ１２は、障害プロセッシングユ
ニット１−２の障害が一時的なものであり、復旧可能か
をどうかを判断する。この判断は、ステップＳ６におい
て実行された自己診断結果に基づいて判断される。この
自己診断結果はステップＳ７で主記憶メモリ１−５に記
憶されている。自己診断結果が全て正常であるときは復
旧可能であると判断される。ここで復旧可能であると判
断された場合には、次のステップＳ１３に移り、復旧不
可能と判断されたときにはステップＳ１５ｂに移る。
ニット１−２の障害が一時的なものであり、復旧可能か
をどうかを判断する。この判断は、ステップＳ６におい
て実行された自己診断結果に基づいて判断される。この
自己診断結果はステップＳ７で主記憶メモリ１−５に記
憶されている。自己診断結果が全て正常であるときは復
旧可能であると判断される。ここで復旧可能であると判
断された場合には、次のステップＳ１３に移り、復旧不
可能と判断されたときにはステップＳ１５ｂに移る。
【００４２】ステップＳ１３は、プロセッシングユニッ
ト１−２内のキャッシュメモリの内容を主記憶メモリ１
−５に書き戻し（ライトバック）、キャッシュメモリ内
容を破棄する処理である。プロセッシングユニット１−
２はキャッシュメモリとアクセスして、データの読み取
り、書き込みを行う。従って、プロセッシングユニット
１−２によってキャッシュメモリのデータが変更されて
いても、ライトバックされていない限り主記憶メモリ１
−５とキャッシュメモリの内容が異なる場合がある。そ
こでまず、キャッシュメモリ上のデータを主記憶メモリ
１−５に書き戻す。つぎに、ステップＳ８で説明したの
と同様の理由からキャッシュメモリ内容を破棄する。こ
のステップＳ１３が終了すると、次のステップＳ１４に
移る。
ト１−２内のキャッシュメモリの内容を主記憶メモリ１
−５に書き戻し（ライトバック）、キャッシュメモリ内
容を破棄する処理である。プロセッシングユニット１−
２はキャッシュメモリとアクセスして、データの読み取
り、書き込みを行う。従って、プロセッシングユニット
１−２によってキャッシュメモリのデータが変更されて
いても、ライトバックされていない限り主記憶メモリ１
−５とキャッシュメモリの内容が異なる場合がある。そ
こでまず、キャッシュメモリ上のデータを主記憶メモリ
１−５に書き戻す。つぎに、ステップＳ８で説明したの
と同様の理由からキャッシュメモリ内容を破棄する。こ
のステップＳ１３が終了すると、次のステップＳ１４に
移る。
【００４３】ステップＳ１４は、障害プロセッシングユ
ニット１−２の凍結状態を解除して再び同期モードで動
作させるために、多数決ユニット１−３の制御レジスタ
にデータを書き込む処理である。例えば、制御レジスタ
へは“１１１００００”を書き込む。この書き込みによ
って障害プロセッシングユニット１−２の凍結状態が解
除され、次のステップから３つのプロセッシングユニッ
ト１−２が同期モードで動作し始める。この処理が終了
すると、次のステップＳ１５ａ・ｂに移る。
ニット１−２の凍結状態を解除して再び同期モードで動
作させるために、多数決ユニット１−３の制御レジスタ
にデータを書き込む処理である。例えば、制御レジスタ
へは“１１１００００”を書き込む。この書き込みによ
って障害プロセッシングユニット１−２の凍結状態が解
除され、次のステップから３つのプロセッシングユニッ
ト１−２が同期モードで動作し始める。この処理が終了
すると、次のステップＳ１５ａ・ｂに移る。
【００４４】ステップＳ１５ａ・ｂでは、ステップＳ１
０において退避された全レジスタ内容を、主記憶メモリ
１−５から該当するレジスタに書き戻す処理である。ス
テップＳ１２で障害プロセッシングユニット１−２が復
旧不可能と判断された場合には、ステップＳ１４で制御
レジスタへの書き込みが行われず、障害プロセッシング
ユニット１−２の凍結状態が解除されないため、ステッ
プＳ１５ａは実行されない。このときは、以降正常動作
プロセッシングユニット１−２のみによる処理が行われ
るようになる。この処理によって、主記憶メモリ１−５
に退避されていたレジスタ内容が読み込まれるため、障
害プロセッシングユニット１−２のレジスタ内容も、正
常動作プロセッシングユニット１−２と同じレジスタ内
容を持つようになるため、同一の動作をすることが可能
になる。また、各プロセッシングユニット１−２のキャ
ッシュメモリも、順次同じ内容で更新されていくことに
なる。このステップＳ１５ａ・ｂが終了すると、次のス
テップＳ１６ａ・ｂに移る。
０において退避された全レジスタ内容を、主記憶メモリ
１−５から該当するレジスタに書き戻す処理である。ス
テップＳ１２で障害プロセッシングユニット１−２が復
旧不可能と判断された場合には、ステップＳ１４で制御
レジスタへの書き込みが行われず、障害プロセッシング
ユニット１−２の凍結状態が解除されないため、ステッ
プＳ１５ａは実行されない。このときは、以降正常動作
プロセッシングユニット１−２のみによる処理が行われ
るようになる。この処理によって、主記憶メモリ１−５
に退避されていたレジスタ内容が読み込まれるため、障
害プロセッシングユニット１−２のレジスタ内容も、正
常動作プロセッシングユニット１−２と同じレジスタ内
容を持つようになるため、同一の動作をすることが可能
になる。また、各プロセッシングユニット１−２のキャ
ッシュメモリも、順次同じ内容で更新されていくことに
なる。このステップＳ１５ａ・ｂが終了すると、次のス
テップＳ１６ａ・ｂに移る。
【００４５】ステップＳ１６ａ・ｂは、障害発生による
割込によってステップＳ２〜Ｓ１５まで行われてきた障
害検出及び復旧処理から、ステップＳ１ａ・ｂ（通常処
理）に戻るための処理である。ただし、障害プロセッシ
ングユニット１−２によるステップＳ１５ａが行われな
かったときはステップＳ１６ａも行われず、従って、ス
テップＳ１ａに戻ることもない。この処理が終了すると
ステップＳ１ａ・ｂに戻って通常の処理が再開される。
割込によってステップＳ２〜Ｓ１５まで行われてきた障
害検出及び復旧処理から、ステップＳ１ａ・ｂ（通常処
理）に戻るための処理である。ただし、障害プロセッシ
ングユニット１−２によるステップＳ１５ａが行われな
かったときはステップＳ１６ａも行われず、従って、ス
テップＳ１ａに戻ることもない。この処理が終了すると
ステップＳ１ａ・ｂに戻って通常の処理が再開される。
【００４６】以上説明したように、この実施例１にかか
る障害検出及び復旧処理では、従来と異なり障害の要因
が冗長クロック装置１−１にある場合には、プロセッシ
ングユニット１−２の自己診断を行わず、障害検出及び
復旧処理にかかる時間を短くすることができる。そのた
め通常同期動作における他のプログラムの実行速度低下
を防ぐことができる。また、切換制御回路１−１２内に
はどのクロック供給源（ＰＬＬ回路１−１３及び電圧比
較回路１−１４）にかかる障害か、又は、どのクロック
発信器１−１０にかかる障害かを記憶しているので、障
害原因となっている部分を特定することができ、部品の
交換修理等のときに役立てることができる。加えて、従
来の技術ではクロック発生器の切り替えが正常に行われ
た場合、プロセッシングユニット出力は全て一致し、多
数決動作は正常に行われるため、原振クロック発生器の
切り替えがあったことを認識できず、次に原振クロック
発生器の故障が発生した場合に、正常動作を継続するこ
とができない状態であることを認識することができない
といった問題があったが、この実施例１では、クロック
発生器１−１０に故障が発生し、セレクタ１−１１によ
って正常にクロック発生器１−１０の切り替えが行われ
た場合でも、クロック発生器１−１０の障害要因分析に
よって異常が分析され記憶されているので、異常が発生
したことを知ることができる。フォールトトレラントシ
ステムの安全性を高めることができる。
る障害検出及び復旧処理では、従来と異なり障害の要因
が冗長クロック装置１−１にある場合には、プロセッシ
ングユニット１−２の自己診断を行わず、障害検出及び
復旧処理にかかる時間を短くすることができる。そのた
め通常同期動作における他のプログラムの実行速度低下
を防ぐことができる。また、切換制御回路１−１２内に
はどのクロック供給源（ＰＬＬ回路１−１３及び電圧比
較回路１−１４）にかかる障害か、又は、どのクロック
発信器１−１０にかかる障害かを記憶しているので、障
害原因となっている部分を特定することができ、部品の
交換修理等のときに役立てることができる。加えて、従
来の技術ではクロック発生器の切り替えが正常に行われ
た場合、プロセッシングユニット出力は全て一致し、多
数決動作は正常に行われるため、原振クロック発生器の
切り替えがあったことを認識できず、次に原振クロック
発生器の故障が発生した場合に、正常動作を継続するこ
とができない状態であることを認識することができない
といった問題があったが、この実施例１では、クロック
発生器１−１０に故障が発生し、セレクタ１−１１によ
って正常にクロック発生器１−１０の切り替えが行われ
た場合でも、クロック発生器１−１０の障害要因分析に
よって異常が分析され記憶されているので、異常が発生
したことを知ることができる。フォールトトレラントシ
ステムの安全性を高めることができる。
【００４７】続いて、上述のステップＳ２における障害
要因分析を図３と図４を用いて詳細に説明する。図３及
び図４はともに、図２のステップＳ２の障害要因分析処
理の詳細を示している。図３・４において、図２と同一
の符号は同一又は相当の部分を表している。
要因分析を図３と図４を用いて詳細に説明する。図３及
び図４はともに、図２のステップＳ２の障害要因分析処
理の詳細を示している。図３・４において、図２と同一
の符号は同一又は相当の部分を表している。
【００４８】まず、図２のステップＳ１ｂを処理中に、
何らかの原因により切り替え制御回路１−１２若しくは
多数決ユニット１−３から割込制御回路１−８を介し
て、プロセッシングユニット１−２に割込要求が発生し
たとする。プロセッシングユニット１−２は割込制御回
路１−８からの割込要求レベル（強制割込、高優先度割
込、低優先度割込）に応じて現在の処理が終了してから
割込要求に応じるか、あるいは現在の処理を中断して即
座に割込要求に応じるかを判断する。プロセッシングユ
ニット１−２が割込要求に応じると、ステップＳ２の障
害要因分析、すなわち図３のステップＳ２０からの処理
が開始される。
何らかの原因により切り替え制御回路１−１２若しくは
多数決ユニット１−３から割込制御回路１−８を介し
て、プロセッシングユニット１−２に割込要求が発生し
たとする。プロセッシングユニット１−２は割込制御回
路１−８からの割込要求レベル（強制割込、高優先度割
込、低優先度割込）に応じて現在の処理が終了してから
割込要求に応じるか、あるいは現在の処理を中断して即
座に割込要求に応じるかを判断する。プロセッシングユ
ニット１−２が割込要求に応じると、ステップＳ２の障
害要因分析、すなわち図３のステップＳ２０からの処理
が開始される。
【００４９】ステップＳ２０は、多数決ユニット１−３
内の制御レジスタから、プロセッシングユニット１−２
の接続フラグ１５−２を読み出す処理である。この読み
出しは、制御レジスタ用に予め割り当てられたアドレス
を読み出すことによって行われる。ステップＳ２０が終
了するとステップＳ２１に移る。
内の制御レジスタから、プロセッシングユニット１−２
の接続フラグ１５−２を読み出す処理である。この読み
出しは、制御レジスタ用に予め割り当てられたアドレス
を読み出すことによって行われる。ステップＳ２０が終
了するとステップＳ２１に移る。
【００５０】ステップＳ２１は、切り替え制御回路１−
１２内のクロックステータスレジスタの読み出しを行う
処理である。この読み出しは、クロックステータスレジ
スタ用に予め割り当てられたアドレスを読み出すことに
よって行われる。ステップＳ２１が終了するとステップ
Ｓ２２に移る。
１２内のクロックステータスレジスタの読み出しを行う
処理である。この読み出しは、クロックステータスレジ
スタ用に予め割り当てられたアドレスを読み出すことに
よって行われる。ステップＳ２１が終了するとステップ
Ｓ２２に移る。
【００５１】ステップＳ２２は、３つのプロセッシング
ユニット１−２が全て接続されている状態であるかどう
かを判断する処理である。この判断は、ステップＳ２０
で読みでした接続フラグ１５−２の内容が“１１１”で
あるかどうかによって行われる。ステップＳ２２で、３
つのプロセッシングユニット１−２か全て接続されてい
る状態であるときには、次のステップＳ２３に移り、３
つのプロセッシングユニット１−２が接続されていない
と判断されたときには図４のステップＳ３４に移る。
ユニット１−２が全て接続されている状態であるかどう
かを判断する処理である。この判断は、ステップＳ２０
で読みでした接続フラグ１５−２の内容が“１１１”で
あるかどうかによって行われる。ステップＳ２２で、３
つのプロセッシングユニット１−２か全て接続されてい
る状態であるときには、次のステップＳ２３に移り、３
つのプロセッシングユニット１−２が接続されていない
と判断されたときには図４のステップＳ３４に移る。
【００５２】ステップＳ２３は、電圧比較回路Ａ１−１
４ａのみが異常を示しているかを判断する。この判断
は、ステップＳ２１で読み出したクロックステータスレ
ジスタの値に基づいて行い、クロックステータスレジス
タの値が、例えば“１０００”であったときに電圧比較
回路Ａ１−１４ａのみが異常を示していると判断され
る。ステップＳ２３で、電圧比較回路Ａ１−１４ａのみ
に異常があると判断されたときは、ステップＳ２４に移
り、ＰＬＬ回路Ａ１−１３ａ、電圧比較回路Ａ１−１４
ａ、及びその接続線等に故障があったことを記憶して図
２のステップＳ３に戻る。一方、電圧比較回路Ａ１−１
４ａのみの異常でないときはステップＳ２５に移る。
４ａのみが異常を示しているかを判断する。この判断
は、ステップＳ２１で読み出したクロックステータスレ
ジスタの値に基づいて行い、クロックステータスレジス
タの値が、例えば“１０００”であったときに電圧比較
回路Ａ１−１４ａのみが異常を示していると判断され
る。ステップＳ２３で、電圧比較回路Ａ１−１４ａのみ
に異常があると判断されたときは、ステップＳ２４に移
り、ＰＬＬ回路Ａ１−１３ａ、電圧比較回路Ａ１−１４
ａ、及びその接続線等に故障があったことを記憶して図
２のステップＳ３に戻る。一方、電圧比較回路Ａ１−１
４ａのみの異常でないときはステップＳ２５に移る。
【００５３】ステップＳ２５は、電圧比較回路Ｂ１−１
４ａのみが異常を示しているかを判断する。この判断
は、クロックステータスレジスタの値が、例えば“０１
００”であったときに、電圧比較回路Ｂ１−１４ａのみ
が異常を示しているとすることによって行われる。ステ
ップＳ２５で、電圧比較回路Ｂ１−１４ａのみが異常を
示していると判断されたときは、ステップＳ２６に移
り、ＰＬＬ回路Ｂ１−１３ｂ、電圧比較回路Ｂ１−１４
ｂ、及びその接続線等に故障があったことを記憶して図
２のステップＳ３に戻る。一方、電圧比較回路Ｂ１−１
４ｂのみの異常でないときはステップＳ２７に移る。
４ａのみが異常を示しているかを判断する。この判断
は、クロックステータスレジスタの値が、例えば“０１
００”であったときに、電圧比較回路Ｂ１−１４ａのみ
が異常を示しているとすることによって行われる。ステ
ップＳ２５で、電圧比較回路Ｂ１−１４ａのみが異常を
示していると判断されたときは、ステップＳ２６に移
り、ＰＬＬ回路Ｂ１−１３ｂ、電圧比較回路Ｂ１−１４
ｂ、及びその接続線等に故障があったことを記憶して図
２のステップＳ３に戻る。一方、電圧比較回路Ｂ１−１
４ｂのみの異常でないときはステップＳ２７に移る。
【００５４】ステップＳ２７は、電圧比較回路Ｃ１−１
４ｃのみが異常を示しているかを判断する。この判断
は、クロックステータスレジスタの値が、例えば“００
１０”であったときに、電圧比較回路Ｃ１−１４ｃのみ
が異常を示しているとすることによって行われる。ステ
ップＳ２７で、電圧比較回路Ｃ１−１４ｃのみが異常を
示していると判断されたときは、ステップＳ２８に移
り、ＰＬＬ回路Ｃ１−１３ｃ、電圧比較回路Ｃ１−１４
ｃ、及びその接続線等に故障があったことを記憶して図
２のステップＳ３に戻る。一方、電圧比較回路Ｃ１−１
４ｃのみの異常でないときはステップＳ２９に移る。
４ｃのみが異常を示しているかを判断する。この判断
は、クロックステータスレジスタの値が、例えば“００
１０”であったときに、電圧比較回路Ｃ１−１４ｃのみ
が異常を示しているとすることによって行われる。ステ
ップＳ２７で、電圧比較回路Ｃ１−１４ｃのみが異常を
示していると判断されたときは、ステップＳ２８に移
り、ＰＬＬ回路Ｃ１−１３ｃ、電圧比較回路Ｃ１−１４
ｃ、及びその接続線等に故障があったことを記憶して図
２のステップＳ３に戻る。一方、電圧比較回路Ｃ１−１
４ｃのみの異常でないときはステップＳ２９に移る。
【００５５】ステップＳ２９は、全ての電圧比較回路１
−１４が異常を示しているかを判断する。この判断は、
クロックステータスレジスタの値が“１１１１”であっ
たときに、全ての電圧比較回路１−１４が異常を示して
いるとすることによって行われる。ステップＳ２９で、
全ての電圧比較回路１−１４が異常を示していると判断
されたときは、ステップＳ３０に移り、故障の原因はク
ロック発生器Ａ１−１０ａであったことを記憶して図２
のステップＳ３に戻る。一方、全ての電圧比較回路１−
１４が異常を示しているわけではないときにはステップ
Ｓ３１に移る。
−１４が異常を示しているかを判断する。この判断は、
クロックステータスレジスタの値が“１１１１”であっ
たときに、全ての電圧比較回路１−１４が異常を示して
いるとすることによって行われる。ステップＳ２９で、
全ての電圧比較回路１−１４が異常を示していると判断
されたときは、ステップＳ３０に移り、故障の原因はク
ロック発生器Ａ１−１０ａであったことを記憶して図２
のステップＳ３に戻る。一方、全ての電圧比較回路１−
１４が異常を示しているわけではないときにはステップ
Ｓ３１に移る。
【００５６】ステップＳ３１は、全ての電圧比較回路１
−１４が正常を示しているかを判断する。この判断は、
クロックステータスレジスタの値が、例えば“０００
０”であったときに、全ての電圧比較回路１−１４が正
常であるとすることによって行われる。ステップＳ３１
で、全ての電圧比較回路１−１４が正常を示していると
判断されたときは、ステップＳ３２に移り、故障の原因
はクロック発生器Ａ１−１０ａであったことを記憶して
図２のステップＳ３に戻る。一方、全ての電圧比較回路
１−１４が正常を示しているわけではないときにはステ
ップＳ３３に移り、２つ以上の電圧比較回路１−１４が
異常を示していること（すなわち、二重故障であるこ
と）を記憶して、図２のステップＳ３に戻る。
−１４が正常を示しているかを判断する。この判断は、
クロックステータスレジスタの値が、例えば“０００
０”であったときに、全ての電圧比較回路１−１４が正
常であるとすることによって行われる。ステップＳ３１
で、全ての電圧比較回路１−１４が正常を示していると
判断されたときは、ステップＳ３２に移り、故障の原因
はクロック発生器Ａ１−１０ａであったことを記憶して
図２のステップＳ３に戻る。一方、全ての電圧比較回路
１−１４が正常を示しているわけではないときにはステ
ップＳ３３に移り、２つ以上の電圧比較回路１−１４が
異常を示していること（すなわち、二重故障であるこ
と）を記憶して、図２のステップＳ３に戻る。
【００５７】次に、図３のステップＳ２２で３つのプロ
セッシングユニット１−２が、接続されていないと判断
された場合の処理について、図４を用いて説明する。
セッシングユニット１−２が、接続されていないと判断
された場合の処理について、図４を用いて説明する。
【００５８】ステップＳ３４は、プロセッシングユニッ
トＡ１−２ａのみが切り離されている状態であるかどう
かを判断する。この判断は図３のステップＳ２０で読み
出された接続フラグ１５−２の値を調べることによって
行われ、接続フラグ１５−２の値が“０１１”であった
ときには、プロセッシングユニットＡ１−２ａのみが切
り離されていると判断される。プロセッシングユニット
Ａ１−２ａのみが切り離されているとき（ＹＥＳのと
き）には、ステップＳ３５に移り、そうでない（ＮＯ
の）ときにはステップＳ３９に移る。
トＡ１−２ａのみが切り離されている状態であるかどう
かを判断する。この判断は図３のステップＳ２０で読み
出された接続フラグ１５−２の値を調べることによって
行われ、接続フラグ１５−２の値が“０１１”であった
ときには、プロセッシングユニットＡ１−２ａのみが切
り離されていると判断される。プロセッシングユニット
Ａ１−２ａのみが切り離されているとき（ＹＥＳのと
き）には、ステップＳ３５に移り、そうでない（ＮＯ
の）ときにはステップＳ３９に移る。
【００５９】ステップＳ３５は全ての電圧比較回路１−
１４が正常を示しているかを判断する。正常を示してい
るかどうかはクロックステータスレジスタの値を調べ、
クロックステータスレジスタの値が、例えば“０００
０”であるときは全ての電圧比較回路１−１４が正常を
示していると判断する。ステップＳ３５で全て正常であ
る（ＹＥＳ）と判断されたときは、ステップＳ３６に移
り、故障の原因はプロセッシングユニットＡ１−２ａに
あることを記憶して図２のステップＳ３に戻る。一方、
全てが正常ではなく、電圧比較回路１−１４が１つでも
異常を示している（ＮＯ）と判断されたときは、ステッ
プＳ３６に移る。
１４が正常を示しているかを判断する。正常を示してい
るかどうかはクロックステータスレジスタの値を調べ、
クロックステータスレジスタの値が、例えば“０００
０”であるときは全ての電圧比較回路１−１４が正常を
示していると判断する。ステップＳ３５で全て正常であ
る（ＹＥＳ）と判断されたときは、ステップＳ３６に移
り、故障の原因はプロセッシングユニットＡ１−２ａに
あることを記憶して図２のステップＳ３に戻る。一方、
全てが正常ではなく、電圧比較回路１−１４が１つでも
異常を示している（ＮＯ）と判断されたときは、ステッ
プＳ３６に移る。
【００６０】ステップＳ３６は、３つの電圧比較回路１
−１４のうち電圧比較回路Ａ１−１４ａのみが異常を示
しているかどうかを判断する。電圧比較回路Ａ１−１４
ａのみが異常を示しているかどうかは、クロックステー
タスレジスタの値を調べることによって行われる。クロ
ックステータスレジスタが、例えば“１０００”である
ときは、他の電圧比較回路Ｂ１−１４ｂ・Ｃ１−１４ｃ
は異常を示していないので電圧比較回路Ａ１−１４ａの
みが異常を示していると判断する。ステップＳ３６で電
圧比較回路Ａ１−１４ａのみが異常を示している（ＹＥ
Ｓ）と判断されたときは、ステップＳ３７に移り、ＰＬ
Ｌ回路Ａ１−１３ａ、電圧比較回路Ｂ１−１４ｂ、及び
その接続線等に異常があることを記憶して、図２のステ
ップＳ３に戻る。一方、それ以外、すなわち電圧比較回
路Ａ１−１４ａのみが異常を示している状態ではない
（ＮＯ）と判断されると、ステップＳ３８に移り、二重
故障であることを記憶して図２のステップＳ３に戻る。
−１４のうち電圧比較回路Ａ１−１４ａのみが異常を示
しているかどうかを判断する。電圧比較回路Ａ１−１４
ａのみが異常を示しているかどうかは、クロックステー
タスレジスタの値を調べることによって行われる。クロ
ックステータスレジスタが、例えば“１０００”である
ときは、他の電圧比較回路Ｂ１−１４ｂ・Ｃ１−１４ｃ
は異常を示していないので電圧比較回路Ａ１−１４ａの
みが異常を示していると判断する。ステップＳ３６で電
圧比較回路Ａ１−１４ａのみが異常を示している（ＹＥ
Ｓ）と判断されたときは、ステップＳ３７に移り、ＰＬ
Ｌ回路Ａ１−１３ａ、電圧比較回路Ｂ１−１４ｂ、及び
その接続線等に異常があることを記憶して、図２のステ
ップＳ３に戻る。一方、それ以外、すなわち電圧比較回
路Ａ１−１４ａのみが異常を示している状態ではない
（ＮＯ）と判断されると、ステップＳ３８に移り、二重
故障であることを記憶して図２のステップＳ３に戻る。
【００６１】ステップＳ３９は、ステップＳ３４でＮＯ
と判断された場合に、プロセッシングユニットＢ１−２
ｂのみが切り離されているかどうかを判断する。上述の
ステップＳ３４〜Ｓ３８までがプロセッシングユニット
Ａ１−２ａに関わる部分（プロセッシングユニット１−
２、電圧比較回路１−１４等）について障害要因を分析
したのに対し、ステップＳ３９〜４４まではプロセッシ
ングユニットＢ１−２ｂに関わる部分の障害要因を分析
している。ステップＳ３９において、プロセッシングユ
ニットＢ１−２ｂのみが異常を示しているかどうかは図
３のステップＳ２０で読み出された接続フラグ１５−２
の値を調べることによって行われ、接続フラグ１５−２
の値が“１０１”であったときには、プロセッシングユ
ニットＢ１−２ｂのみが切り離されていると判断され
る。プロセッシングユニットＢ１−２ｂのみが切り離さ
れているとき（ＹＥＳのとき）には、次のステップＳ４
０に移り、そうでない（ＮＯの）ときにはステップＳ４
５に移る。
と判断された場合に、プロセッシングユニットＢ１−２
ｂのみが切り離されているかどうかを判断する。上述の
ステップＳ３４〜Ｓ３８までがプロセッシングユニット
Ａ１−２ａに関わる部分（プロセッシングユニット１−
２、電圧比較回路１−１４等）について障害要因を分析
したのに対し、ステップＳ３９〜４４まではプロセッシ
ングユニットＢ１−２ｂに関わる部分の障害要因を分析
している。ステップＳ３９において、プロセッシングユ
ニットＢ１−２ｂのみが異常を示しているかどうかは図
３のステップＳ２０で読み出された接続フラグ１５−２
の値を調べることによって行われ、接続フラグ１５−２
の値が“１０１”であったときには、プロセッシングユ
ニットＢ１−２ｂのみが切り離されていると判断され
る。プロセッシングユニットＢ１−２ｂのみが切り離さ
れているとき（ＹＥＳのとき）には、次のステップＳ４
０に移り、そうでない（ＮＯの）ときにはステップＳ４
５に移る。
【００６２】ステップＳ４０は全ての電圧比較回路１−
１４が正常を示しているかどうかを判断する。正常を示
しているかどうかはクロックステータスレジスタの値を
調べ、クロックステータスレジスタの値が、例えば“０
０００”であるときは全ての電圧比較回路１−１４が正
常を示していると判断する。ステップＳ４０で全て正常
である（ＹＥＳ）と判断されたときは、ステップＳ４１
に移り、故障の原因はプロセッシングユニットＢ１−２
ｂにあることを記憶して図２のステップＳ３に戻る。一
方、全てが正常ではなく、電圧比較回路１−１４が１つ
でも異常を示している（ＮＯ）と判断されたときは、ス
テップＳ４２に移る。
１４が正常を示しているかどうかを判断する。正常を示
しているかどうかはクロックステータスレジスタの値を
調べ、クロックステータスレジスタの値が、例えば“０
０００”であるときは全ての電圧比較回路１−１４が正
常を示していると判断する。ステップＳ４０で全て正常
である（ＹＥＳ）と判断されたときは、ステップＳ４１
に移り、故障の原因はプロセッシングユニットＢ１−２
ｂにあることを記憶して図２のステップＳ３に戻る。一
方、全てが正常ではなく、電圧比較回路１−１４が１つ
でも異常を示している（ＮＯ）と判断されたときは、ス
テップＳ４２に移る。
【００６３】ステップＳ４２は、３つの電圧比較回路１
−１４のうち電圧比較回路Ｂ１−１４ｂのみが異常を示
しているかどうかを判断する。電圧比較回路Ｂ１−１４
ｂのみが異常を示しているかどうかは、クロックステー
タスレジスタの値を調べることによって行われる。クロ
ックステータスレジスタが、例えば“０１００”である
ときは、他の電圧比較回路Ａ１−１４ａ・Ｃ１−１４ｃ
は異常を示していないので電圧比較回路Ｂ１−１４ｂの
みが異常を示していると判断する。ステップＳ４２で電
圧比較回路Ｂ１−１４ｂのみが異常を示している（ＹＥ
Ｓ）と判断されたときは、ステップＳ４３に移り、ＰＬ
Ｌ回路Ｂ１−１３ｂ、電圧比較回路Ｂ１−１４ｂ、及び
その接続線等に異常があることを記憶して、図２のステ
ップＳ３に戻る。一方、それ以外、すなわち電圧比較回
路Ｂ１−１４ｂのみが異常を示している状態ではない
（ＮＯ）と判断されると、ステップＳ４４に移り、二重
故障であることを記憶して図２のステップＳ３に戻る。
−１４のうち電圧比較回路Ｂ１−１４ｂのみが異常を示
しているかどうかを判断する。電圧比較回路Ｂ１−１４
ｂのみが異常を示しているかどうかは、クロックステー
タスレジスタの値を調べることによって行われる。クロ
ックステータスレジスタが、例えば“０１００”である
ときは、他の電圧比較回路Ａ１−１４ａ・Ｃ１−１４ｃ
は異常を示していないので電圧比較回路Ｂ１−１４ｂの
みが異常を示していると判断する。ステップＳ４２で電
圧比較回路Ｂ１−１４ｂのみが異常を示している（ＹＥ
Ｓ）と判断されたときは、ステップＳ４３に移り、ＰＬ
Ｌ回路Ｂ１−１３ｂ、電圧比較回路Ｂ１−１４ｂ、及び
その接続線等に異常があることを記憶して、図２のステ
ップＳ３に戻る。一方、それ以外、すなわち電圧比較回
路Ｂ１−１４ｂのみが異常を示している状態ではない
（ＮＯ）と判断されると、ステップＳ４４に移り、二重
故障であることを記憶して図２のステップＳ３に戻る。
【００６４】ステップＳ４５は、ステップＳ３９でＮＯ
と判断された場合に、プロセッシングユニットＣ１−２
ｃのみが切り離されているかどうかを判断する。上述の
ステップＳ３４〜Ｓ３８までがプロセッシングユニット
Ａ１−２ａに関わる部分（プロセッシングユニット１−
２、電圧比較回路１−１４等）について、上述のステッ
プＳ３９〜４４までがプロセッシングユニットＢ１−２
ｂについて障害要因を分析したのに対し、ステップＳ４
５〜５０まではプロセッシングユニットＣ１−２ｃに関
わる部分の障害要因を分析している。ステップＳ４５に
おいて、プロセッシングユニットＣ１−２ｃのみが異常
を示しているかどうかは、接続フラグ１５−２の値が
“１１０”であるかどうかによって判断され、“１１
０”であるときには、プロセッシングユニットＣ１−２
ｃのみが切り離されていると判断される。プロセッシン
グユニットＣ１−２ｃのみが切り離されているとき（Ｙ
ＥＳのとき）には、次のステップＳ４６に移り、そうで
ない（ＮＯの）ときにはステップＳ５０に移る。
と判断された場合に、プロセッシングユニットＣ１−２
ｃのみが切り離されているかどうかを判断する。上述の
ステップＳ３４〜Ｓ３８までがプロセッシングユニット
Ａ１−２ａに関わる部分（プロセッシングユニット１−
２、電圧比較回路１−１４等）について、上述のステッ
プＳ３９〜４４までがプロセッシングユニットＢ１−２
ｂについて障害要因を分析したのに対し、ステップＳ４
５〜５０まではプロセッシングユニットＣ１−２ｃに関
わる部分の障害要因を分析している。ステップＳ４５に
おいて、プロセッシングユニットＣ１−２ｃのみが異常
を示しているかどうかは、接続フラグ１５−２の値が
“１１０”であるかどうかによって判断され、“１１
０”であるときには、プロセッシングユニットＣ１−２
ｃのみが切り離されていると判断される。プロセッシン
グユニットＣ１−２ｃのみが切り離されているとき（Ｙ
ＥＳのとき）には、次のステップＳ４６に移り、そうで
ない（ＮＯの）ときにはステップＳ５０に移る。
【００６５】ステップＳ４６は全ての電圧比較回路１−
１４が正常を示しているかどうかを判断する。正常を示
しているかどうかはクロックステータスレジスタの値を
調べ、クロックステータスレジスタの値が、例えば“０
０００”であるときは全ての電圧比較回路１−１４が正
常を示していると判断する。ステップＳ４６で全て正常
である（ＹＥＳ）と判断されたときは、ステップＳ４７
に移り、故障の原因はプロセッシングユニットＣ１−２
ｃにあることを記憶して図２のステップＳ３に戻る。一
方、全てが正常ではなく、電圧比較回路１−１４が１つ
でも異常を示している（ＮＯ）と判断されたときは、ス
テップＳ４８に移る。
１４が正常を示しているかどうかを判断する。正常を示
しているかどうかはクロックステータスレジスタの値を
調べ、クロックステータスレジスタの値が、例えば“０
０００”であるときは全ての電圧比較回路１−１４が正
常を示していると判断する。ステップＳ４６で全て正常
である（ＹＥＳ）と判断されたときは、ステップＳ４７
に移り、故障の原因はプロセッシングユニットＣ１−２
ｃにあることを記憶して図２のステップＳ３に戻る。一
方、全てが正常ではなく、電圧比較回路１−１４が１つ
でも異常を示している（ＮＯ）と判断されたときは、ス
テップＳ４８に移る。
【００６６】ステップＳ４８は、３つの電圧比較回路１
−１４のうち電圧比較回路Ｃ１−１４ｃのみが異常を示
しているかどうかを判断する。電圧比較回路Ｃ１−１４
ｃのみが異常を示しているかどうかは、クロックステー
タスレジスタの値を調べることによって行われる。クロ
ックステータスレジスタが、例えば“００１０”である
ときは、他の電圧比較回路Ａ１−１４ａ・Ｂ１−１４ｂ
は異常を示していないので電圧比較回路Ｃ１−１４ｃの
みが異常を示していると判断する。ステップＳ４８で電
圧比較回路Ｃ１−１４ｃのみが異常を示している（ＹＥ
Ｓ）と判断されたときは、ステップＳ４９に移り、ＰＬ
Ｌ回路Ｃ１−１３ｃ、電圧比較回路Ｃ１−１４ｃ、及び
その接続線等に異常があることを記憶して、図２のステ
ップＳ３に戻る。一方、それ以外、すなわち電圧比較回
路Ｃ１−１４ｃのみが異常を示している状態ではない
（ＮＯ）と判断されると、ステップＳ５０に移り、二重
故障であることを記憶して図２のステップＳ３に戻る。
−１４のうち電圧比較回路Ｃ１−１４ｃのみが異常を示
しているかどうかを判断する。電圧比較回路Ｃ１−１４
ｃのみが異常を示しているかどうかは、クロックステー
タスレジスタの値を調べることによって行われる。クロ
ックステータスレジスタが、例えば“００１０”である
ときは、他の電圧比較回路Ａ１−１４ａ・Ｂ１−１４ｂ
は異常を示していないので電圧比較回路Ｃ１−１４ｃの
みが異常を示していると判断する。ステップＳ４８で電
圧比較回路Ｃ１−１４ｃのみが異常を示している（ＹＥ
Ｓ）と判断されたときは、ステップＳ４９に移り、ＰＬ
Ｌ回路Ｃ１−１３ｃ、電圧比較回路Ｃ１−１４ｃ、及び
その接続線等に異常があることを記憶して、図２のステ
ップＳ３に戻る。一方、それ以外、すなわち電圧比較回
路Ｃ１−１４ｃのみが異常を示している状態ではない
（ＮＯ）と判断されると、ステップＳ５０に移り、二重
故障であることを記憶して図２のステップＳ３に戻る。
【００６７】ステップＳ５１は、ステップＳ４５でＮＯ
と判断された場合に、二重故障であることを記憶する処
理である。ステップＳ３４・Ｓ３９・Ｓ４５でともに、
該当する１つのプロセッシングユニット１−２のみが切
り離されている状態でないと既に判断されているので、
このステップＳ５１に処理が到達した場合には、少なく
とも２つ以上のプロセッシングユニット１−２が切り離
されている状態であると判断することができる。ステッ
プＳ５１が終了すると、図２のステップＳ３に戻る。
と判断された場合に、二重故障であることを記憶する処
理である。ステップＳ３４・Ｓ３９・Ｓ４５でともに、
該当する１つのプロセッシングユニット１−２のみが切
り離されている状態でないと既に判断されているので、
このステップＳ５１に処理が到達した場合には、少なく
とも２つ以上のプロセッシングユニット１−２が切り離
されている状態であると判断することができる。ステッ
プＳ５１が終了すると、図２のステップＳ３に戻る。
【００６８】以上の説明のように、障害要因が何にある
のかを特定し、この特定した結果をもって図２のステッ
プＳ３の判断材料に用いる。なお、以上図３・４におい
て説明した障害要因の分析結果は、プロセッシングユニ
ット１−２内のレジスタに記憶しておくだけでなく、主
記憶メモリ１−５の所定の領域に障害が発生する度に蓄
え続けていくと、後からどのような障害が発生したかを
分析するのに利用することができる。この分析結果は、
障害の要因がどのプロセッシングユニット１−２にある
か、あるいは、どのクロック供給源（ＰＬＬ回路１−１
３、電圧比較回路１−１４等）にあるかといった詳細な
もののため、障害原因の究明、故障モジュールの修理交
換が容易になるという効果を生み出す。
のかを特定し、この特定した結果をもって図２のステッ
プＳ３の判断材料に用いる。なお、以上図３・４におい
て説明した障害要因の分析結果は、プロセッシングユニ
ット１−２内のレジスタに記憶しておくだけでなく、主
記憶メモリ１−５の所定の領域に障害が発生する度に蓄
え続けていくと、後からどのような障害が発生したかを
分析するのに利用することができる。この分析結果は、
障害の要因がどのプロセッシングユニット１−２にある
か、あるいは、どのクロック供給源（ＰＬＬ回路１−１
３、電圧比較回路１−１４等）にあるかといった詳細な
もののため、障害原因の究明、故障モジュールの修理交
換が容易になるという効果を生み出す。
【００６９】次に、図１に示した処理装置の各構成要素
について個々に詳細説明する。
について個々に詳細説明する。
【００７０】・ＰＬＬ回路１−１３及び電圧比較回路１
−１４ まず、ＰＬＬ回路１−１３及び電圧比較回路１−１４に
ついて図５を用いて説明する。図５において、図１と同
一の符号は同一又は相当の部分を示す。５−１は図１の
セレクタ１−１１供給される基準クロック信号１−１５
と後述のＶＣＯによって生成されたクロック信号１−１
７との位相を比較する位相比較器であり、５−２は位相
比較器５−１からの出力の高周波成分を除去した電圧１
−１６を出力するローパスフィルタ（以下、ＬＰＦと略
す）、５−３はＬＰＦ５−３の出力電圧１−１６に応じ
てクロック信号１−１７を生成する電圧制御発信器（以
下、ＶＣＯと略す）である。以上が図１に示したＰＬＬ
回路１−１３内部の構成要素である。次に、図１の電圧
比較回路１−１４の内部構成を説明する。５−４は所定
の電圧Ｖref１を出力する電圧源、５−５はＬＰＦ５−
３の出力電圧１−１６と電圧源５−４の出力電圧Ｖref
１とを比較するコンパレータ、同様に、５−６は所定の
電圧Ｖref２を出力する電圧源、５−７はＬＰＦ５−３
の出力電圧１−１６と電圧源５−６の出力電圧Ｖref２
とを比較するコンパレータである。コンパレータである
５−５と５−７は、電圧源５−４・５−６とＬＰＦ５−
３出力電圧１−１６電圧とを入力する端子が互いに入れ
違いになっており、それぞれ出力電圧１−１６の上限と
下限とを検出することができる。５−８はコンパレータ
５−５・５−７の出力の論理和をとって電圧比較結果信
号１−１８を出力するＯＲ回路である。
−１４ まず、ＰＬＬ回路１−１３及び電圧比較回路１−１４に
ついて図５を用いて説明する。図５において、図１と同
一の符号は同一又は相当の部分を示す。５−１は図１の
セレクタ１−１１供給される基準クロック信号１−１５
と後述のＶＣＯによって生成されたクロック信号１−１
７との位相を比較する位相比較器であり、５−２は位相
比較器５−１からの出力の高周波成分を除去した電圧１
−１６を出力するローパスフィルタ（以下、ＬＰＦと略
す）、５−３はＬＰＦ５−３の出力電圧１−１６に応じ
てクロック信号１−１７を生成する電圧制御発信器（以
下、ＶＣＯと略す）である。以上が図１に示したＰＬＬ
回路１−１３内部の構成要素である。次に、図１の電圧
比較回路１−１４の内部構成を説明する。５−４は所定
の電圧Ｖref１を出力する電圧源、５−５はＬＰＦ５−
３の出力電圧１−１６と電圧源５−４の出力電圧Ｖref
１とを比較するコンパレータ、同様に、５−６は所定の
電圧Ｖref２を出力する電圧源、５−７はＬＰＦ５−３
の出力電圧１−１６と電圧源５−６の出力電圧Ｖref２
とを比較するコンパレータである。コンパレータである
５−５と５−７は、電圧源５−４・５−６とＬＰＦ５−
３出力電圧１−１６電圧とを入力する端子が互いに入れ
違いになっており、それぞれ出力電圧１−１６の上限と
下限とを検出することができる。５−８はコンパレータ
５−５・５−７の出力の論理和をとって電圧比較結果信
号１−１８を出力するＯＲ回路である。
【００７１】つぎに、ＰＬＬ回路１−１３及び電圧比較
回路１−１４の動作を図６・７を参照しながら説明す
る。図６は、基準クロック１−１５位相がずれた場合の
ＰＬＬ回路１−１３及び電圧比較回路１−１４の動作を
説明する図である。図６（１ａ）〜（１ｄ）は、順に、
基準クロック信号１−１５、ＶＣＯ出力１−１７、ＬＰ
Ｆ出力電圧１−１６、電圧比較結果信号１−１８といっ
た図５に示した各信号の波形を説明している。図５（２
ａ）〜（２ｄ）も同様で、順に、基準クロック信号１−
１５、ＶＣＯ出力１−１７、ＬＰＦ出力電圧１−１６、
電圧比較結果信号１−１８を示している。図７は図６と
同様の信号について示している図であるが、位相がずれ
た場合でなく、基準クロック１−１５の周波数が変化し
た場合の動作を説明しており、図６と同一の符号は同一
又は相当の部分を表す。
回路１−１４の動作を図６・７を参照しながら説明す
る。図６は、基準クロック１−１５位相がずれた場合の
ＰＬＬ回路１−１３及び電圧比較回路１−１４の動作を
説明する図である。図６（１ａ）〜（１ｄ）は、順に、
基準クロック信号１−１５、ＶＣＯ出力１−１７、ＬＰ
Ｆ出力電圧１−１６、電圧比較結果信号１−１８といっ
た図５に示した各信号の波形を説明している。図５（２
ａ）〜（２ｄ）も同様で、順に、基準クロック信号１−
１５、ＶＣＯ出力１−１７、ＬＰＦ出力電圧１−１６、
電圧比較結果信号１−１８を示している。図７は図６と
同様の信号について示している図であるが、位相がずれ
た場合でなく、基準クロック１−１５の周波数が変化し
た場合の動作を説明しており、図６と同一の符号は同一
又は相当の部分を表す。
【００７２】まず、基準クロック１−１５が正常なとき
の動作を説明する。このときの信号波形は、図６では記
号Ａで表わされている期間の波形である。図５（１ａ）
の基準クロック１−１５が一定の周波数で、位相のずれ
も生ぜずに供給されているときには、ＬＰＦ電圧１−１
７は、図６(１ｃ)のように一定の電圧となる。ＶＣＯ５
−３は、このＬＰＦ出力電圧１−１７の電圧に応じた周
波数でクロックを発振するようになっているが、図６の
期間Ａに示したように基準クロック１−１５が正常に出
力されている場合には、この基準クロック１−１５に相
当する（１ｂ）のようなクロック信号１−１７を出力す
るように設計されている。そして、ＬＰＦ出力１−１６
が、出力電圧Ｖref1以下Ｖref2以上であるため、電圧比
較結果信号１−１８の出力は、図６（１ｄ）に示すよう
に“０”状態である（このとき、図１のセレクタ１−１
１によってクロック発生器Ａ１−１０ａが選択されてい
る）。
の動作を説明する。このときの信号波形は、図６では記
号Ａで表わされている期間の波形である。図５（１ａ）
の基準クロック１−１５が一定の周波数で、位相のずれ
も生ぜずに供給されているときには、ＬＰＦ電圧１−１
７は、図６(１ｃ)のように一定の電圧となる。ＶＣＯ５
−３は、このＬＰＦ出力電圧１−１７の電圧に応じた周
波数でクロックを発振するようになっているが、図６の
期間Ａに示したように基準クロック１−１５が正常に出
力されている場合には、この基準クロック１−１５に相
当する（１ｂ）のようなクロック信号１−１７を出力す
るように設計されている。そして、ＬＰＦ出力１−１６
が、出力電圧Ｖref1以下Ｖref2以上であるため、電圧比
較結果信号１−１８の出力は、図６（１ｄ）に示すよう
に“０”状態である（このとき、図１のセレクタ１−１
１によってクロック発生器Ａ１−１０ａが選択されてい
る）。
【００７３】つぎに、基準クロック１−１５に異常が発
生し位相が早くなった場合を説明する。このときの信号
波形は、図６の各波形（１ａ）〜（１ｄ）において、記
号Ｂ及びＣで表されている。期間Ｂのように基準クロッ
ク１−１５の位相が早くなり始めると、ＶＣＯ出力１−
１７との位相のずれが生じ始める。このとき、ＬＰＦ出
力１−１７は、図６（１ｃ）のように高くなって行く。
このＬＰＦ出力１−１７は、ＬＰＦ５−３の低周波のみ
を通すという特性から位相のずれに対する反応が鈍感で
あるので、このＬＰＦ出力１−１７を受けたＶＣＯ出力
１−１７の周波数変化は緩やかに遅れて発生する。その
ため、前述のような位相のずれが発生する。この位相の
ずれが大きくなっていくと図６の期間ＢのようにＬＰＦ
出力１−１７が次第に高くなっていき、ついにＶref1以
上となる。このとき、図５のコンパレータ５−５がＨＩ
ＧＨになり、ＯＲ回路５−８が、電圧比較結果信号１−
１８を“０”からＨＩＧＨに切り替える（従って、図６
の期間Ｃのようになる）。この電圧比較結果信号１−１
８がセレクタ１−１１に伝わると、基準クロック１−１
５は、クロック発信器Ａ１−１０ａのクロックからクロ
ック発信器Ｂ１−１０ｂのクロックへと切り替わる。
生し位相が早くなった場合を説明する。このときの信号
波形は、図６の各波形（１ａ）〜（１ｄ）において、記
号Ｂ及びＣで表されている。期間Ｂのように基準クロッ
ク１−１５の位相が早くなり始めると、ＶＣＯ出力１−
１７との位相のずれが生じ始める。このとき、ＬＰＦ出
力１−１７は、図６（１ｃ）のように高くなって行く。
このＬＰＦ出力１−１７は、ＬＰＦ５−３の低周波のみ
を通すという特性から位相のずれに対する反応が鈍感で
あるので、このＬＰＦ出力１−１７を受けたＶＣＯ出力
１−１７の周波数変化は緩やかに遅れて発生する。その
ため、前述のような位相のずれが発生する。この位相の
ずれが大きくなっていくと図６の期間ＢのようにＬＰＦ
出力１−１７が次第に高くなっていき、ついにＶref1以
上となる。このとき、図５のコンパレータ５−５がＨＩ
ＧＨになり、ＯＲ回路５−８が、電圧比較結果信号１−
１８を“０”からＨＩＧＨに切り替える（従って、図６
の期間Ｃのようになる）。この電圧比較結果信号１−１
８がセレクタ１−１１に伝わると、基準クロック１−１
５は、クロック発信器Ａ１−１０ａのクロックからクロ
ック発信器Ｂ１−１０ｂのクロックへと切り替わる。
【００７４】続いて、基準クロック１−１５に異常が発
生し位相が遅くなった場合を説明する。このときの信号
波形は、図６の各波形（２ａ）〜（２ｄ）において、記
号Ｂ及びＣで表されている。期間Ｂのように基準クロッ
ク１−１５の位相が遅くなり始めると、上述の位相が早
くなったときと同様に、ＶＣＯ出力１−１７との位相の
ずれが生じ始める。このとき、ＬＰＦ出力１−１７は、
図６（２ｃ）のように低くなって行く。位相のずれが大
きくなっていくと期間ＢのようにＬＰＦ出力１−１７が
次第に低くなっていき、ついにＶref2以下となる。この
とき、図５のコンパレータ５−７がＨＩＧＨになり、Ｏ
Ｒ回路５−８が、電圧比較結果信号１−１８を“０”か
らＨＩＧＨに切り替える（従って、図６の期間Ｃのよう
になる）。すると、上述の場合と同様に、基準クロック
１−１５は、クロック発信器Ａ１−１０ａのクロックか
らクロック発信器Ｂ１−１０ｂのクロックへと切り替わ
る。
生し位相が遅くなった場合を説明する。このときの信号
波形は、図６の各波形（２ａ）〜（２ｄ）において、記
号Ｂ及びＣで表されている。期間Ｂのように基準クロッ
ク１−１５の位相が遅くなり始めると、上述の位相が早
くなったときと同様に、ＶＣＯ出力１−１７との位相の
ずれが生じ始める。このとき、ＬＰＦ出力１−１７は、
図６（２ｃ）のように低くなって行く。位相のずれが大
きくなっていくと期間ＢのようにＬＰＦ出力１−１７が
次第に低くなっていき、ついにＶref2以下となる。この
とき、図５のコンパレータ５−７がＨＩＧＨになり、Ｏ
Ｒ回路５−８が、電圧比較結果信号１−１８を“０”か
らＨＩＧＨに切り替える（従って、図６の期間Ｃのよう
になる）。すると、上述の場合と同様に、基準クロック
１−１５は、クロック発信器Ａ１−１０ａのクロックか
らクロック発信器Ｂ１−１０ｂのクロックへと切り替わ
る。
【００７５】次に、基準クロック１−１５の周波数が変
化した場合について、図７を参照しながら簡単に説明す
る。基準クロック１−１５の周波数が変化した場合は、
大まかにいえば、同時に位相のずれも発生するので、回
路の動作は、位相がずれた場合と同様に動作する。ま
ず、基準クロック１−１５の周波数が高くなった場合に
ついて、図７（１ａ）〜（１ｄ）に基づいて説明する。
基準クロック１−１５の周波数が高くなると、期間Ｂに
示したようにＬＰＦ出力電圧１−１６が次第に高くなっ
ていき、Ｖref1を超えると、図５のＯＲ回路５−８の出
力である電圧比較結果信号１−１８がＨＩＧＨとなっ
て、図１のセレクタ１−１１が、基準クロック１−１５
を、クロック発信器Ａ１−１０ａのクロックからクロッ
ク発信器Ｂ１−１０ｂのクロックへと切り替える。以上
の動作は、上述の位相が早くなった場合の動作に相当す
る。
化した場合について、図７を参照しながら簡単に説明す
る。基準クロック１−１５の周波数が変化した場合は、
大まかにいえば、同時に位相のずれも発生するので、回
路の動作は、位相がずれた場合と同様に動作する。ま
ず、基準クロック１−１５の周波数が高くなった場合に
ついて、図７（１ａ）〜（１ｄ）に基づいて説明する。
基準クロック１−１５の周波数が高くなると、期間Ｂに
示したようにＬＰＦ出力電圧１−１６が次第に高くなっ
ていき、Ｖref1を超えると、図５のＯＲ回路５−８の出
力である電圧比較結果信号１−１８がＨＩＧＨとなっ
て、図１のセレクタ１−１１が、基準クロック１−１５
を、クロック発信器Ａ１−１０ａのクロックからクロッ
ク発信器Ｂ１−１０ｂのクロックへと切り替える。以上
の動作は、上述の位相が早くなった場合の動作に相当す
る。
【００７６】一方、基準クロック１−１５の周波数が低
くなった場合は、図７（２ａ）〜（２ｄ）の期間Ｂに示
したようにＬＰＦ出力電圧１−１６が次第に低くなって
いき、Ｖref2を下回ったときに、図５のＯＲ回路５−８
の出力である電圧比較結果信号１−１８がＨＩＧＨとな
って、上述と同様に、図１のセレクタ１−１１が、基準
クロック１−１５の切換を行う。以上の動作は、上述の
位相が遅くなった場合の動作に相当する。
くなった場合は、図７（２ａ）〜（２ｄ）の期間Ｂに示
したようにＬＰＦ出力電圧１−１６が次第に低くなって
いき、Ｖref2を下回ったときに、図５のＯＲ回路５−８
の出力である電圧比較結果信号１−１８がＨＩＧＨとな
って、上述と同様に、図１のセレクタ１−１１が、基準
クロック１−１５の切換を行う。以上の動作は、上述の
位相が遅くなった場合の動作に相当する。
【００７７】・切換制御回路１−１２ 次に、切換制御回路１−１２について、図８を用いて説
明する。図８は切換制御回路１−１２の内部構成を示す
ものである。図８において、８−１は電圧比較回路１−
１４ａ〜ｃからの電圧比較回路出力信号１−１８ａ〜ｃ
の多数決をとる多数決回路Ａ、８−２は多数決回路Ａ８
−１の出力の値を保持する多数決信号保持ラッチ、８−
３ａは電圧比較回路出力信号１−１８ａを保持する比較
結果保持ラッチ、８−３ｂ及び８−３ｃも同様に、順
に、電圧比較結果回路出力１−１８ｂ若しくは１−１８
ｃを保持する比較結果保持ラッチである（以下、８−３
ａ〜ｃを総称して８−３で表す）。比較結果保持ラッチ
８−３と多数決信号保持ラッチ８−２をまとめてクロッ
クステータスレジスタと呼ぶ。８−４は、比較結果保持
ラッチ８−３の出力及び多数決信号保持ラッチ８−２の
出力（すなわち、クロックステータスレジスタの出力）
を、クロックステータスストローブ信号１−１９に応じ
て、図１のシステムバス１−４に出力する出力バッフ
ァ、８−５ａ〜ｃは、比較結果保持ラッチ８−３の出力
とクロック異常割込マスク信号１−２０との論理積をと
って、ＯＲ回路８−６に出力するＡＮＤ回路、８−５ｄ
も同様にクロック異常割込マスク信号と多数決結果保持
ラッチ８−２の出力の論理積をとるＡＮＤ回路、８−６
はＡＮＤ回路８−５ａ〜ｄの出力の論理和をとり、ＡＮ
Ｄ回路８−５ａ〜ｄのどれか１つでもＨＩＧＨとなった
ときには、クロック異常割込信号を出力するＯＲ回路で
ある。
明する。図８は切換制御回路１−１２の内部構成を示す
ものである。図８において、８−１は電圧比較回路１−
１４ａ〜ｃからの電圧比較回路出力信号１−１８ａ〜ｃ
の多数決をとる多数決回路Ａ、８−２は多数決回路Ａ８
−１の出力の値を保持する多数決信号保持ラッチ、８−
３ａは電圧比較回路出力信号１−１８ａを保持する比較
結果保持ラッチ、８−３ｂ及び８−３ｃも同様に、順
に、電圧比較結果回路出力１−１８ｂ若しくは１−１８
ｃを保持する比較結果保持ラッチである（以下、８−３
ａ〜ｃを総称して８−３で表す）。比較結果保持ラッチ
８−３と多数決信号保持ラッチ８−２をまとめてクロッ
クステータスレジスタと呼ぶ。８−４は、比較結果保持
ラッチ８−３の出力及び多数決信号保持ラッチ８−２の
出力（すなわち、クロックステータスレジスタの出力）
を、クロックステータスストローブ信号１−１９に応じ
て、図１のシステムバス１−４に出力する出力バッフ
ァ、８−５ａ〜ｃは、比較結果保持ラッチ８−３の出力
とクロック異常割込マスク信号１−２０との論理積をと
って、ＯＲ回路８−６に出力するＡＮＤ回路、８−５ｄ
も同様にクロック異常割込マスク信号と多数決結果保持
ラッチ８−２の出力の論理積をとるＡＮＤ回路、８−６
はＡＮＤ回路８−５ａ〜ｄの出力の論理和をとり、ＡＮ
Ｄ回路８−５ａ〜ｄのどれか１つでもＨＩＧＨとなった
ときには、クロック異常割込信号を出力するＯＲ回路で
ある。
【００７８】続いて、この回路の動作を説明する。基準
クロック１−１５が正常に供給されているときは、電圧
比較回路１−１４からの出力１−１８は、全て“０”を
示しており、そのため、多数決回路Ａ８−１の出力は、
多数決の結果“０”を出力する。この“０”の出力は多
数決信号保持ラッチ８−２を介してセレクタ選択信号１
−２１として出力される。また、電圧比較回路１−１４
の出力１−１８は比較結果保持ラッチ８−３にも入力さ
れる。比較結果保持ラッチ８−３は入力が“０”のとき
は、保持内容を変化させないので、ここでは“０”を出
力する。一方、出力バッファ８−４の出力であるクロッ
クステータス信号１−２２はクロックステータスストロ
ーブ信号１−１９が定常状態のとき、（ここでは“１”
のとき）、は出力されない。基準クロック１−１５が異
常を示したときは、切換制御回路１−１２には２つの動
作がある。第１に、電圧比較結果信号１−１８ａ〜ｃの
出力のうち１つだけが異常（“１”）を示した場合であ
る。例えば、電圧比較回路Ａ１−１４ａの出力が“１”
となったときには、多数決回路Ａ８−１には、２つの正
常入力（“０”）と１つの異常入力（“１”）が加わる
ので、多数決の結果、出力は“０”となり、セレクタ選
択信号１−２１が“０”となって、図１のセレクタ１−
１１によるクロック発信器１−１０の切り替えは行われ
ない。一方、比較結果保持ラッチＡ８−３ａには、
“１”の信号が入力されるので、比較結果保持ラッチＡ
８−３ａの保持内容は、以降“１”となって、クロック
異常割込マスク信号１−２０によってマスクされないと
きには、ＯＲ回路８−６を介して、クロック異常割込信
号１−２３が“１”となり、図１の割込制御回路１−８
に割込要求する。また、他の比較結果保持ラッチ８−３
ｂ〜ｃは、入力される電圧比較結果信号１−１８ｂ〜ｃ
が“０”であるので、保持内容の変更は行われない。こ
こで、セレクタ選択信号１−２１が“０”のままでセレ
クタ１−１１による切り替えを行わず、クロック異常割
込信号１−２３が“１”となって割込だけを発生させる
のは、電圧比較回路１−１４によって検出されるクロッ
クの異常が、１つの電圧比較回路１−１４だけで起きて
いることから、図１のクロック発生器Ａ１−１０ａの異
常ではないと判断できるので、セレクタ１−１１による
切り替えが必要なく、異常を示した電圧比較回路１−１
４にかかる回路（この例の場合、ＰＬＬ回路１−１３ａ
若しくは電圧比較回路１−１４ａ）に異常が発生したこ
とだけを知らせるためである。第２に、電圧比較結果信
号１−１８ａ〜ｃの出力のうち２つ以上が異常
（“１”）を示した場合である。例えば、電圧比較回路
１−１４ａ〜ｃ全ての出力が“１”となったときには、
多数決回路は、多数決の結果として、“１”を出力し、
多数決信号保持ラッチ８−２が保持内容を“１”に替え
るので、セレクタ選択信号１−２１が“１”となって、
図１のセレクタ１−１１によるクロック発信器１−１０
の切り替えが行われる。一方、比較結果保持ラッチ８−
３ａ〜ｃには、全て“１”の信号が入力されるので、全
ての比較結果保持ラッチ８−３の保持内容が以降“１”
となる。比較結果保持ラッチ８−３の出力がクロック異
常割込マスク信号１−２０によってマスクされないとき
には、ＯＲ回路８−６を介して、クロック異常割込信号
１−２３が“１”となり、図１の割込制御回路１−８に
割込が要求される。ここでは、全ての電圧比較回路１−
１４が異常を示しているので、図１に示した３つのＰＬ
Ｌ回路１−１３に基準クロック１−１５を供給している
クロック発生器１−１２に異常が発生した確率が高いた
め、基準クロック１−１５の供給源をクロック発信器Ａ
１−１０ａからクロック発信器Ｂ１−１０ｂに切り替え
る。
クロック１−１５が正常に供給されているときは、電圧
比較回路１−１４からの出力１−１８は、全て“０”を
示しており、そのため、多数決回路Ａ８−１の出力は、
多数決の結果“０”を出力する。この“０”の出力は多
数決信号保持ラッチ８−２を介してセレクタ選択信号１
−２１として出力される。また、電圧比較回路１−１４
の出力１−１８は比較結果保持ラッチ８−３にも入力さ
れる。比較結果保持ラッチ８−３は入力が“０”のとき
は、保持内容を変化させないので、ここでは“０”を出
力する。一方、出力バッファ８−４の出力であるクロッ
クステータス信号１−２２はクロックステータスストロ
ーブ信号１−１９が定常状態のとき、（ここでは“１”
のとき）、は出力されない。基準クロック１−１５が異
常を示したときは、切換制御回路１−１２には２つの動
作がある。第１に、電圧比較結果信号１−１８ａ〜ｃの
出力のうち１つだけが異常（“１”）を示した場合であ
る。例えば、電圧比較回路Ａ１−１４ａの出力が“１”
となったときには、多数決回路Ａ８−１には、２つの正
常入力（“０”）と１つの異常入力（“１”）が加わる
ので、多数決の結果、出力は“０”となり、セレクタ選
択信号１−２１が“０”となって、図１のセレクタ１−
１１によるクロック発信器１−１０の切り替えは行われ
ない。一方、比較結果保持ラッチＡ８−３ａには、
“１”の信号が入力されるので、比較結果保持ラッチＡ
８−３ａの保持内容は、以降“１”となって、クロック
異常割込マスク信号１−２０によってマスクされないと
きには、ＯＲ回路８−６を介して、クロック異常割込信
号１−２３が“１”となり、図１の割込制御回路１−８
に割込要求する。また、他の比較結果保持ラッチ８−３
ｂ〜ｃは、入力される電圧比較結果信号１−１８ｂ〜ｃ
が“０”であるので、保持内容の変更は行われない。こ
こで、セレクタ選択信号１−２１が“０”のままでセレ
クタ１−１１による切り替えを行わず、クロック異常割
込信号１−２３が“１”となって割込だけを発生させる
のは、電圧比較回路１−１４によって検出されるクロッ
クの異常が、１つの電圧比較回路１−１４だけで起きて
いることから、図１のクロック発生器Ａ１−１０ａの異
常ではないと判断できるので、セレクタ１−１１による
切り替えが必要なく、異常を示した電圧比較回路１−１
４にかかる回路（この例の場合、ＰＬＬ回路１−１３ａ
若しくは電圧比較回路１−１４ａ）に異常が発生したこ
とだけを知らせるためである。第２に、電圧比較結果信
号１−１８ａ〜ｃの出力のうち２つ以上が異常
（“１”）を示した場合である。例えば、電圧比較回路
１−１４ａ〜ｃ全ての出力が“１”となったときには、
多数決回路は、多数決の結果として、“１”を出力し、
多数決信号保持ラッチ８−２が保持内容を“１”に替え
るので、セレクタ選択信号１−２１が“１”となって、
図１のセレクタ１−１１によるクロック発信器１−１０
の切り替えが行われる。一方、比較結果保持ラッチ８−
３ａ〜ｃには、全て“１”の信号が入力されるので、全
ての比較結果保持ラッチ８−３の保持内容が以降“１”
となる。比較結果保持ラッチ８−３の出力がクロック異
常割込マスク信号１−２０によってマスクされないとき
には、ＯＲ回路８−６を介して、クロック異常割込信号
１−２３が“１”となり、図１の割込制御回路１−８に
割込が要求される。ここでは、全ての電圧比較回路１−
１４が異常を示しているので、図１に示した３つのＰＬ
Ｌ回路１−１３に基準クロック１−１５を供給している
クロック発生器１−１２に異常が発生した確率が高いた
め、基準クロック１−１５の供給源をクロック発信器Ａ
１−１０ａからクロック発信器Ｂ１−１０ｂに切り替え
る。
【００７９】次に、クロック異常割込マスク信号１−２
０について説明する。クロック異常割込マスク信号は１
−２０は、クロック異常割込信号１−２３によってプロ
セッシングユニット１−２により異常を検知する処理を
行った後は、同じ要因によって再び割込がかからないよ
うにマスクするための信号である。例えば、電圧比較回
路Ａ１−１４ａによって異常が検知された場合は、上述
のように、以降、比較結果保持ラッチＡ８−３ａが
“１”を保持し続ける。この比較結果保持ラッチＡ８−
３ａからの信号は、クロック異常割込信号１−２３によ
ってプロセッシングユニット１−２に割込処理を要求
し、プロセッシングユニット１−２がそれを受けて、異
常検出処理等を行う。しかし、この異常検出処理を行っ
た後も、この電圧比較回路Ａ１−１４ａは、“１”を保
持し続けるので、このままの状態では再び割込がかかっ
てしまう。そこで、上述の異常検出処理が終了した後
は、比較結果保持ラッチＡ８−３ａによる割込がかから
ないように、クロック異常割込マスク信号１−２０信号
の比較結果保持ラッチＡ８−３ａに対応する信号を
“０”として、比較結果保持ラッチＡ８−３ａの“１”
出力をマスクするようにする。
０について説明する。クロック異常割込マスク信号は１
−２０は、クロック異常割込信号１−２３によってプロ
セッシングユニット１−２により異常を検知する処理を
行った後は、同じ要因によって再び割込がかからないよ
うにマスクするための信号である。例えば、電圧比較回
路Ａ１−１４ａによって異常が検知された場合は、上述
のように、以降、比較結果保持ラッチＡ８−３ａが
“１”を保持し続ける。この比較結果保持ラッチＡ８−
３ａからの信号は、クロック異常割込信号１−２３によ
ってプロセッシングユニット１−２に割込処理を要求
し、プロセッシングユニット１−２がそれを受けて、異
常検出処理等を行う。しかし、この異常検出処理を行っ
た後も、この電圧比較回路Ａ１−１４ａは、“１”を保
持し続けるので、このままの状態では再び割込がかかっ
てしまう。そこで、上述の異常検出処理が終了した後
は、比較結果保持ラッチＡ８−３ａによる割込がかから
ないように、クロック異常割込マスク信号１−２０信号
の比較結果保持ラッチＡ８−３ａに対応する信号を
“０”として、比較結果保持ラッチＡ８−３ａの“１”
出力をマスクするようにする。
【００８０】続いて、クロックステータスストローブ信
号１−１２による動作について説明する。クロックステ
ータスストローブ信号１−１２は、プロセッシングユニ
ット１−２が異常検出処理を行う際に、異常の発生要因
を調べるためのストローブ信号である。プロセッシング
ユニット１−２は、異常検出処理を行う際に異常が起き
た箇所を特定するため、切換制御回路１−１２内に記憶
された多数決信号保持ラッチ８−２の保持内容と比較結
果保持ラッチ８−３の保持内容（クロックステータスレ
ジスタの内容）を調べる。このとき、これらの保持内容
を読み出すタイミングを指定するのがクロックステータ
スストローブ信号１−１２である。プロセッシングユニ
ット１−２による上述の保持内容の読み出しは、システ
ムバス１−４を介して行われるため、システムバス１−
４を流れる他の信号と重なり合わないように、比較結果
保持ラッチ８−３等の保持内容を出力するタイミングを
指定する必要がある。本回路の場合、読み出しが行われ
ないときは、クロックステータスストローブ信号１−１
２は“１”となっており、読み出しを開始するときに
“０”となる。クロックステータスストローブ信号１−
１２が“０”となると、出力バッファ８−４がクロック
ステータスレジスタの４つの信号がシステムバス１−４
上に出力され、プロセッシングユニット１−２がこの４
つの信号を読みとることが可能になる。この読み取りが
終了すると、再びクロックステータスストローブ信号１
−１２が“１”となって、出力バッファ８−４は出力を
カットして、クロックステータスレジスタの信号がシス
テムバス１−４上に流れないようにする。
号１−１２による動作について説明する。クロックステ
ータスストローブ信号１−１２は、プロセッシングユニ
ット１−２が異常検出処理を行う際に、異常の発生要因
を調べるためのストローブ信号である。プロセッシング
ユニット１−２は、異常検出処理を行う際に異常が起き
た箇所を特定するため、切換制御回路１−１２内に記憶
された多数決信号保持ラッチ８−２の保持内容と比較結
果保持ラッチ８−３の保持内容（クロックステータスレ
ジスタの内容）を調べる。このとき、これらの保持内容
を読み出すタイミングを指定するのがクロックステータ
スストローブ信号１−１２である。プロセッシングユニ
ット１−２による上述の保持内容の読み出しは、システ
ムバス１−４を介して行われるため、システムバス１−
４を流れる他の信号と重なり合わないように、比較結果
保持ラッチ８−３等の保持内容を出力するタイミングを
指定する必要がある。本回路の場合、読み出しが行われ
ないときは、クロックステータスストローブ信号１−１
２は“１”となっており、読み出しを開始するときに
“０”となる。クロックステータスストローブ信号１−
１２が“０”となると、出力バッファ８−４がクロック
ステータスレジスタの４つの信号がシステムバス１−４
上に出力され、プロセッシングユニット１−２がこの４
つの信号を読みとることが可能になる。この読み取りが
終了すると、再びクロックステータスストローブ信号１
−１２が“１”となって、出力バッファ８−４は出力を
カットして、クロックステータスレジスタの信号がシス
テムバス１−４上に流れないようにする。
【００８１】・多数決ユニット 次に、図１に示した多数決ユニット１−３の内部構成及
び動作について説明する。図９は多数決ユニットの内部
構成を説明する図である。図において図１と同一の符号
は同一又は相当の部分を表す。９−１は３つのプロセッ
サバス上の信号の多数決をとるとともに、これら３つの
信号が一致しているか否かを検出する多数決回路Ｂ、９
−２は多数決回路Ｂ９−１の多数決の結果を出力する出
力信号９−５を受け取ってシステムバス１−４に出力
し、また、システムバス１−４の信号を入力信号９−６
（ａ〜ｃ）として３つのプロセッシングユニット１−２
に出力するインターフェース機能を有する機能回路、９
−３は多数決回路Ｂ９−１の比較結果信号９−７を受け
取ってこの結果をもとに、プロセッシングユニット１−
２の運転／停止を制御する凍結回路である。
び動作について説明する。図９は多数決ユニットの内部
構成を説明する図である。図において図１と同一の符号
は同一又は相当の部分を表す。９−１は３つのプロセッ
サバス上の信号の多数決をとるとともに、これら３つの
信号が一致しているか否かを検出する多数決回路Ｂ、９
−２は多数決回路Ｂ９−１の多数決の結果を出力する出
力信号９−５を受け取ってシステムバス１−４に出力
し、また、システムバス１−４の信号を入力信号９−６
（ａ〜ｃ）として３つのプロセッシングユニット１−２
に出力するインターフェース機能を有する機能回路、９
−３は多数決回路Ｂ９−１の比較結果信号９−７を受け
取ってこの結果をもとに、プロセッシングユニット１−
２の運転／停止を制御する凍結回路である。
【００８２】以下に多数決ユニット１−３の動作を説明
する。まず、プロセッシングユニット１−２からプロセ
ッサバス信号１−２４としてアドレス、データ、リード
ライト等のシステムバス１−４にのせる必要のある信号
を送る。この実施例ではプロセッシングユニット１−２
が図１のように３つ接続されているので、３組のプロセ
ッサバス信号１−２４ａ〜ｃが多数決回路Ｂ９−１に入
力される。多数決回路Ｂ９−１では、上述の３組のプロ
セッサバス信号１−２４ａ〜ｃの多数決をとり、多数派
の信号を１組だけ選択して出力信号９−５として出力す
る。また、プロセッサバス信号１−２４ａ〜ｃの比較結
果は、比較結果信号９−７として凍結回路９−３に出力
され、３組のプロセッサバス信号１−２４ａ〜ｃのうち
どれか１本が他の２本と相違した場合には、単一故障信
号９−４が機能回路９−２に故障を知らせる。多数決回
路Ｂ９−１によって出力された出力信号９−５は、機能
回路９−２に伝わり、機能回路９−２がシステムバス１
−４とのインターフェースをとって、システムバス１−
４に出力信号９−２の内容を出力する。また、システム
バス１−４からデータ等の信号を受け取ったときは、今
度は逆にシステムバス１−４の信号をプロセッサバス信
号１−２４ａ〜ｃに変換して入力信号９−６ａ〜ｃとし
てプロセッシングユニット１−２へ出力する。
する。まず、プロセッシングユニット１−２からプロセ
ッサバス信号１−２４としてアドレス、データ、リード
ライト等のシステムバス１−４にのせる必要のある信号
を送る。この実施例ではプロセッシングユニット１−２
が図１のように３つ接続されているので、３組のプロセ
ッサバス信号１−２４ａ〜ｃが多数決回路Ｂ９−１に入
力される。多数決回路Ｂ９−１では、上述の３組のプロ
セッサバス信号１−２４ａ〜ｃの多数決をとり、多数派
の信号を１組だけ選択して出力信号９−５として出力す
る。また、プロセッサバス信号１−２４ａ〜ｃの比較結
果は、比較結果信号９−７として凍結回路９−３に出力
され、３組のプロセッサバス信号１−２４ａ〜ｃのうち
どれか１本が他の２本と相違した場合には、単一故障信
号９−４が機能回路９−２に故障を知らせる。多数決回
路Ｂ９−１によって出力された出力信号９−５は、機能
回路９−２に伝わり、機能回路９−２がシステムバス１
−４とのインターフェースをとって、システムバス１−
４に出力信号９−２の内容を出力する。また、システム
バス１−４からデータ等の信号を受け取ったときは、今
度は逆にシステムバス１−４の信号をプロセッサバス信
号１−２４ａ〜ｃに変換して入力信号９−６ａ〜ｃとし
てプロセッシングユニット１−２へ出力する。
【００８３】では次に、プロセッサバス信号１−２４ａ
〜ｃの１つに間違いがあった場合について説明する。例
えば、プロセッサバス信号１−２４ａに障害があり、他
のプロセッサバス信号１−２４ｂ〜ｃと異なったとする
と、多数決回路Ｂ９−１は、機能回路９−２及び凍結回
路９−３に、多数派であるプロセッサバス信号１−２４
ｃの信号を出力信号９−５として出力する。この機能は
後述の多数決回路Ｂ９−１の説明にて示す。また、同時
に単一故障信号９−４ｂが“１”となって機能回路９−
２に、単一故障が発生したことを伝える。機能回路９−
２は単一故障の場合には、多数決回路Ｂ９−１から入力
された出力信号９−５を主記憶メモリ１−５やＩ／Ｏ装
置１−７等に出力する。このときシステムバス１−４と
のインターフェースをとたるめに、出力信号９−５をシ
ステムバス１−４の信号に変換して主力する。この出力
が正常に終了し１命令の全てのステップが全て終了する
と内部応答信号９−８が出力され、凍結回路９−３によ
ってプロセッサバス信号１−２４ａ〜ｃの一部として応
答信号９−１１ａ〜ｃがプロセッシングユニット１−２
に伝える。プロセッシングユニット１−２はこのとき初
めて次の命令の実行が可能となる。一方、多数決回路Ｂ
９−１によって故障が検知されたため、割込制御回路１
−８に低優先度の割込要求が発行される。
〜ｃの１つに間違いがあった場合について説明する。例
えば、プロセッサバス信号１−２４ａに障害があり、他
のプロセッサバス信号１−２４ｂ〜ｃと異なったとする
と、多数決回路Ｂ９−１は、機能回路９−２及び凍結回
路９−３に、多数派であるプロセッサバス信号１−２４
ｃの信号を出力信号９−５として出力する。この機能は
後述の多数決回路Ｂ９−１の説明にて示す。また、同時
に単一故障信号９−４ｂが“１”となって機能回路９−
２に、単一故障が発生したことを伝える。機能回路９−
２は単一故障の場合には、多数決回路Ｂ９−１から入力
された出力信号９−５を主記憶メモリ１−５やＩ／Ｏ装
置１−７等に出力する。このときシステムバス１−４と
のインターフェースをとたるめに、出力信号９−５をシ
ステムバス１−４の信号に変換して主力する。この出力
が正常に終了し１命令の全てのステップが全て終了する
と内部応答信号９−８が出力され、凍結回路９−３によ
ってプロセッサバス信号１−２４ａ〜ｃの一部として応
答信号９−１１ａ〜ｃがプロセッシングユニット１−２
に伝える。プロセッシングユニット１−２はこのとき初
めて次の命令の実行が可能となる。一方、多数決回路Ｂ
９−１によって故障が検知されたため、割込制御回路１
−８に低優先度の割込要求が発行される。
【００８４】・多数決回路Ｂ９−１ 図１０は、図９中の多数決回路Ｂ９−１の内部構成を説
明する図である。図１０において図１及び図９と同一の
符号は、同一又は相当の部分を表す。１０−１ａは、プ
ロセッサバス信号１−２４ａとプロセッサバス信号１−
２４ｃとを比較して、両プロセッサバス信号１−２４ａ
と１−２４ｃとが一致するか否かを判定する比較回路Ａ
Ｃ、１０−１ｂは１０−１ａと同様に、プロセッサバス
信号１−２４ａと１−２４ｂとが一致するか否かを判定
する比較回路ＡＢ、１０−１ｃも同様にプロセッサバス
信号１−２４ｂと１−２４ｃとが一致するか否かを判定
する比較回路ＢＣである。これら３つの比較回路１０−
１ａ〜ｃを総称して、以下、比較回路１０−１とする。
この比較回路１０−１の詳細は図１１に示されている。
１０−２は３つの比較回路１０−１のそれぞれから出力
されいてる比較結果信号９−７１〜７３を受け取って、
故障が１つのプロセッシングユニット１−２にかかるも
のであるか、複数のプロセッシングユニット１−２にか
かるものかを判定して、単一故障信号９−４ｂ、二重故
障信号９−４ａとして出力するエラー判別回路である。
このエラー判別回路の詳細は図１２に示されている。１
０−３は比較結果信号９−７１〜７３から２以上のプロ
セッシングユニット１−２が示すプロセッサバス信号１
−２４を判別し、この判別された信号のうち１つのプロ
セッサバス信号１−２４を選択して、出力信号９−５と
して出力する選択回路である。この選択回路１０−３の
詳細は、図１３に示されている。図１１は、図１０中の
比較回路１０−１の内部構成を説明する図である。図１
１では、図１０の比較回路ＡＣ１０−１ａを示している
が、他の比較回路１０−１ｂ・ｃにおいても基本的な構
成は同じである（ただし、入出力は図１０に示した通り
に接続される）。図１１において、図１及び図１０と同
一の符号は、同一又は相当の部分を表す。図１１におい
て、１１−１１〜１ｎは、プロセッサバス信号１−２４
ａと１−２４ｃとの反転型排他的論理和をとるＥＸＮＯ
Ｒ回路である。ここで、プロセッサバス信号１−２４ａ
１は、プロセッサバス信号１−２４ａの１番目の信号線
の信号、プロセッサバス信号１−２４ａ２も同様に、プ
ロセッサバス信号１−２４ａの２番目の信号線、１−２
４ａｎは、ｎ本あるプロセッサバス信号１−２４ａのｎ
番目の信号線の信号である。１−２４ｃ１〜ｎも、１−
２４ａ１〜ｎと同様に、プロセッサバス信号１−２４ｃ
の１番目からｎ番目の信号を表している。図１２は、図
１０中のエラー判別回路１０−２の内部構成を説明する
図である。図１２において、図１０と同一の符号は、同
一の部分を表す。１２−１は比較結果信号９−７１〜７
３を入力とし、二重故障信号９−４ａを出力する３入力
ＮＯＲ回路、１２−２は比較結果信号９−７１〜７３を
入力とし、この入力の論理積をとって２入力ＮＯＲ回路
１２−３に出力する３入力ＡＮＤ回路、１２−３は二重
故障信号９−４ａと３入力ＡＮＤ回路の出力とを受け取
り、出力として単一故障信号９−４ｂを出力する２入力
ＮＯＲ回路である。図１３は図１０中の選択回路１０−
３の内部構成を説明する図である。図１５において、図
９及び図１０と同一の符号は同一又は相当の部分を表
す。１−２４ａ１〜ｎ・１−２４ｃ１〜ｎの信号は、図
１１にて説明したものと同様の信号であり、１−２４ｂ
１〜ｎについても、１−２４ａ１〜ｎと同様に、プロセ
ッサバス信号１−２４ｂの１番目からｎ番目の信号を表
している。１３−１ａ１は、プロセッサバス信号１−２
４ａ１と比較結果信号ＡＣ９−７１との論理積をとって
３入力ＯＲ回路１３−２ａに出力する２入力ＡＮＤ回
路、１−２４ｂ１は、プロセッサバス信号１−２４ｂ１
と比較結果信号ＡＢ９−７２との論理積をとって３入力
ＯＲ回路１３−２ａに出力する２入力ＡＮＤ回路、１３
−１ｃ１はプロセッサバス信号１−２４ｃ１と比較結果
信号ＢＣ９−７３との論理積をとって３入力ＯＲ回路１
３−２１に出力する２入力ＡＮＤ回路である。１−２４
ａ２・ｂ２・ｃ２については、上述と同様にプロセッサ
バス信号１−２４ａ〜ｃの２番目の信号線の信号と対応
する比較結果信号９−７１〜７３との論理積をとって、
３入力ＯＲ回路１３−２２に出力する２入力ＡＮＤ回
路、１−２４ａｎ・ｂｎ・ｃｎも、上述と同様にプロセ
ッサバス信号１−２４ａ〜ｃのｎ番目の信号線の信号と
対応する比較結果信号９−７１〜７３との論理積をとっ
て、３入力ＯＲ回路１３−２ｎに出力する２入力ＡＮＤ
回路である。１３−２１は３つの２入力ＡＮＤ回路１３
−１ａ１・１ｂ１・１ｃ１からの出力信号を受け取り、
この出力信号の論理和をとって出力信号９−５１として
出力する３入力ＡＮＤ回路であり、１３−２２も同様に
２入力ＡＮＤ回路１３−１ａ２・１ｂ２・１ｃ２の出力
信号を入力として、出力信号９−５２を出力する３入力
ＡＮＤ回路、１３−２ｎも同様に２入力ＡＮＤ回路１３
−１ａｎ・２ｂｎ・２ｃｎの出力信号を入力として、出
力信号９−５ｎを出力する３入力ＡＮＤ回路である。９
−５１〜５ｎは、出力信号９−５の１番目の信号線から
ｎ番目の信号線の信号を表している。図１４は、図１０
に示した多数決回路Ｂ９−１の動作を説明する図であ
る。ここでは、説明を簡単にするため、プロセッサバス
信号１−２４ａ〜ｃが２ビット（ｎ＝２）で構成されて
いる場合を示している。図１４において、図１０〜１２
と同一の符号は同一又は相当の部分を表す。
明する図である。図１０において図１及び図９と同一の
符号は、同一又は相当の部分を表す。１０−１ａは、プ
ロセッサバス信号１−２４ａとプロセッサバス信号１−
２４ｃとを比較して、両プロセッサバス信号１−２４ａ
と１−２４ｃとが一致するか否かを判定する比較回路Ａ
Ｃ、１０−１ｂは１０−１ａと同様に、プロセッサバス
信号１−２４ａと１−２４ｂとが一致するか否かを判定
する比較回路ＡＢ、１０−１ｃも同様にプロセッサバス
信号１−２４ｂと１−２４ｃとが一致するか否かを判定
する比較回路ＢＣである。これら３つの比較回路１０−
１ａ〜ｃを総称して、以下、比較回路１０−１とする。
この比較回路１０−１の詳細は図１１に示されている。
１０−２は３つの比較回路１０−１のそれぞれから出力
されいてる比較結果信号９−７１〜７３を受け取って、
故障が１つのプロセッシングユニット１−２にかかるも
のであるか、複数のプロセッシングユニット１−２にか
かるものかを判定して、単一故障信号９−４ｂ、二重故
障信号９−４ａとして出力するエラー判別回路である。
このエラー判別回路の詳細は図１２に示されている。１
０−３は比較結果信号９−７１〜７３から２以上のプロ
セッシングユニット１−２が示すプロセッサバス信号１
−２４を判別し、この判別された信号のうち１つのプロ
セッサバス信号１−２４を選択して、出力信号９−５と
して出力する選択回路である。この選択回路１０−３の
詳細は、図１３に示されている。図１１は、図１０中の
比較回路１０−１の内部構成を説明する図である。図１
１では、図１０の比較回路ＡＣ１０−１ａを示している
が、他の比較回路１０−１ｂ・ｃにおいても基本的な構
成は同じである（ただし、入出力は図１０に示した通り
に接続される）。図１１において、図１及び図１０と同
一の符号は、同一又は相当の部分を表す。図１１におい
て、１１−１１〜１ｎは、プロセッサバス信号１−２４
ａと１−２４ｃとの反転型排他的論理和をとるＥＸＮＯ
Ｒ回路である。ここで、プロセッサバス信号１−２４ａ
１は、プロセッサバス信号１−２４ａの１番目の信号線
の信号、プロセッサバス信号１−２４ａ２も同様に、プ
ロセッサバス信号１−２４ａの２番目の信号線、１−２
４ａｎは、ｎ本あるプロセッサバス信号１−２４ａのｎ
番目の信号線の信号である。１−２４ｃ１〜ｎも、１−
２４ａ１〜ｎと同様に、プロセッサバス信号１−２４ｃ
の１番目からｎ番目の信号を表している。図１２は、図
１０中のエラー判別回路１０−２の内部構成を説明する
図である。図１２において、図１０と同一の符号は、同
一の部分を表す。１２−１は比較結果信号９−７１〜７
３を入力とし、二重故障信号９−４ａを出力する３入力
ＮＯＲ回路、１２−２は比較結果信号９−７１〜７３を
入力とし、この入力の論理積をとって２入力ＮＯＲ回路
１２−３に出力する３入力ＡＮＤ回路、１２−３は二重
故障信号９−４ａと３入力ＡＮＤ回路の出力とを受け取
り、出力として単一故障信号９−４ｂを出力する２入力
ＮＯＲ回路である。図１３は図１０中の選択回路１０−
３の内部構成を説明する図である。図１５において、図
９及び図１０と同一の符号は同一又は相当の部分を表
す。１−２４ａ１〜ｎ・１−２４ｃ１〜ｎの信号は、図
１１にて説明したものと同様の信号であり、１−２４ｂ
１〜ｎについても、１−２４ａ１〜ｎと同様に、プロセ
ッサバス信号１−２４ｂの１番目からｎ番目の信号を表
している。１３−１ａ１は、プロセッサバス信号１−２
４ａ１と比較結果信号ＡＣ９−７１との論理積をとって
３入力ＯＲ回路１３−２ａに出力する２入力ＡＮＤ回
路、１−２４ｂ１は、プロセッサバス信号１−２４ｂ１
と比較結果信号ＡＢ９−７２との論理積をとって３入力
ＯＲ回路１３−２ａに出力する２入力ＡＮＤ回路、１３
−１ｃ１はプロセッサバス信号１−２４ｃ１と比較結果
信号ＢＣ９−７３との論理積をとって３入力ＯＲ回路１
３−２１に出力する２入力ＡＮＤ回路である。１−２４
ａ２・ｂ２・ｃ２については、上述と同様にプロセッサ
バス信号１−２４ａ〜ｃの２番目の信号線の信号と対応
する比較結果信号９−７１〜７３との論理積をとって、
３入力ＯＲ回路１３−２２に出力する２入力ＡＮＤ回
路、１−２４ａｎ・ｂｎ・ｃｎも、上述と同様にプロセ
ッサバス信号１−２４ａ〜ｃのｎ番目の信号線の信号と
対応する比較結果信号９−７１〜７３との論理積をとっ
て、３入力ＯＲ回路１３−２ｎに出力する２入力ＡＮＤ
回路である。１３−２１は３つの２入力ＡＮＤ回路１３
−１ａ１・１ｂ１・１ｃ１からの出力信号を受け取り、
この出力信号の論理和をとって出力信号９−５１として
出力する３入力ＡＮＤ回路であり、１３−２２も同様に
２入力ＡＮＤ回路１３−１ａ２・１ｂ２・１ｃ２の出力
信号を入力として、出力信号９−５２を出力する３入力
ＡＮＤ回路、１３−２ｎも同様に２入力ＡＮＤ回路１３
−１ａｎ・２ｂｎ・２ｃｎの出力信号を入力として、出
力信号９−５ｎを出力する３入力ＡＮＤ回路である。９
−５１〜５ｎは、出力信号９−５の１番目の信号線から
ｎ番目の信号線の信号を表している。図１４は、図１０
に示した多数決回路Ｂ９−１の動作を説明する図であ
る。ここでは、説明を簡単にするため、プロセッサバス
信号１−２４ａ〜ｃが２ビット（ｎ＝２）で構成されて
いる場合を示している。図１４において、図１０〜１２
と同一の符号は同一又は相当の部分を表す。
【００８５】次に、以上のように構成された多数決回路
Ｂ９−１の動作について説明する。主に比較回路１０−
１、選択回路１０−３、エラー判別回路１０−２の動作
について図１４を参照しながら、図１０〜図１３を用い
て説明する。
Ｂ９−１の動作について説明する。主に比較回路１０−
１、選択回路１０−３、エラー判別回路１０−２の動作
について図１４を参照しながら、図１０〜図１３を用い
て説明する。
【００８６】［正常時動作］図１４における第１列及び
第２列は、３つのプロセッシングユニットの出力が全て
等しい場合である。この場合、比較回路１０−１の内部
にある２入力ＥＸＮＯＲ回路１１−１１〜１ｎの出力は
全て“１”になる。従ってＡＮＤ回路１１−２の出力、
すなわち比較結果信号９−７１は“１”を出力する。同
様に、図１１に図示していない比較結果信号ＡＢ９−７
２及び比較結果信号ＢＣ９−７３も“１”を出力する。
第２列は、３つのプロセッシングユニットの出力が全て
等しい場合である。この場合、比較回路１０−１の内部
にある２入力ＥＸＮＯＲ回路１１−１１〜１ｎの出力は
全て“１”になる。従ってＡＮＤ回路１１−２の出力、
すなわち比較結果信号９−７１は“１”を出力する。同
様に、図１１に図示していない比較結果信号ＡＢ９−７
２及び比較結果信号ＢＣ９−７３も“１”を出力する。
【００８７】また、図１３の選択回路１０−３に入力さ
れる比較結果信号９−７１〜７３は前述のように全て
“１”であるから、２入力ＡＮＤ回路１３−１ａ１〜１
ａｎ、１３−１ｂ１〜１ｂｎ、１３−１ｃ１〜１ｃｎ
は、プロセッサバス信号１−２４ａ１〜ｂｎ、１−２４
ｂ１〜ｂｎ、１−２４ｃ１〜ｃｎはそのまま出力信号９
−５１〜５ｎとして出力される。これらの出力信号９−
５１〜５ｎは３入力ＯＲ回路１３−２１〜２３を介して
多数決信号９−５１〜５ｎとして出力される。例えば、
図１４の第１列では、プロセッサバス信号１−２４とし
て、“００”が入力されるので、出力信号９−５は“０
０”となる。
れる比較結果信号９−７１〜７３は前述のように全て
“１”であるから、２入力ＡＮＤ回路１３−１ａ１〜１
ａｎ、１３−１ｂ１〜１ｂｎ、１３−１ｃ１〜１ｃｎ
は、プロセッサバス信号１−２４ａ１〜ｂｎ、１−２４
ｂ１〜ｂｎ、１−２４ｃ１〜ｃｎはそのまま出力信号９
−５１〜５ｎとして出力される。これらの出力信号９−
５１〜５ｎは３入力ＯＲ回路１３−２１〜２３を介して
多数決信号９−５１〜５ｎとして出力される。例えば、
図１４の第１列では、プロセッサバス信号１−２４とし
て、“００”が入力されるので、出力信号９−５は“０
０”となる。
【００８８】また、図１２のエラー判別回路１０−２に
おいては、比較結果信号９−５全てが“１”であるた
め、３入力ＮＯＲ回路１２−１の出力信号（すなわち二
重故障信号９−４ａ）は、“０”になる。また、３入力
ＡＮＤ回路１２−２の出力信号は“１”になる。このた
め２入力ＮＯＲ回路８３の出力信号（すなわち単一故障
信号９−４ｂ）は“０”になる。
おいては、比較結果信号９−５全てが“１”であるた
め、３入力ＮＯＲ回路１２−１の出力信号（すなわち二
重故障信号９−４ａ）は、“０”になる。また、３入力
ＡＮＤ回路１２−２の出力信号は“１”になる。このた
め２入力ＮＯＲ回路８３の出力信号（すなわち単一故障
信号９−４ｂ）は“０”になる。
【００８９】［単一故障時動作］次に、図１４における
第３列は、３つのプロセッサバス信号１−２４ａ〜ｃの
中で１つのプロセッサバス信号１−２４ａの出力だけが
異なる場合である。この場合、図１０の比較結果信号９
−７１・ｂが“０”となり、比較回路１０−１ｃの比較
結果信号９−７３が“１”となる。この比較結果信号９
−７１〜７３がエラー判別回路１０−２と選択回路１０
−３へ出力される。この出力（比較結果信号ＡＣ＝０，
ＡＢ＝０，ＢＣ＝１）を受け取ったエラー判別回路１０
−２は、３入力ＮＯＲ回路１２−１が二重故障信号９−
４ａ＝“０”を出力し、また、３入力ＡＮＤ回路１２−
２が出力＝“０”を出力する。このため、２入力ＮＯＲ
回路１２−３は単一故障信号９−４ｂ＝“１”を出力し
て、故障が発生したことを機能回路９−２へ伝える。ま
た、図１３の選択回路１０−３では、比較結果信号１０
−４（ＡＣ＝０，ＡＢ＝０，ＢＣ＝１）が入力される
と、プロセッサバス信号１−２４ａ１〜ｎと比較結果信
号９−７１＝“０”との論理積が実行され２入力ＡＮＤ
回路１３−１ａ１〜１ａｎの出力は常に“０”となる。
同様に、２入力ＡＮＤ回路１３−１ｂ１〜１ｂｎの出力
も常に“０”となってプロセッサバス信号１−２４ｂの
信号は出力信号９−５として出力されない。一方、プロ
セッサバス信号１−２４ｃは、比較結果信号ＢＣ９−７
３＝“１”との論理積が実行される結果、プロセッサバ
ス信号１−２４ｃがそのまま２入力ＡＮＤ回路１３−１
ｃ１〜１ｃｎの出力として３入力ＯＲ回路１３−２１〜
２３へ伝えられる。３入力ＯＲ回路１３−２１〜２３で
は、プロセッサバス信号１−２４ａ・ｂが上述のように
マスクされているために、出力信号９−５１〜５ｎとし
てプロセッサバス信号１−２４ｃの信号がそのまま出力
される。このように、異常が検出されたプロセッサバス
信号１−２４ａは、出力信号９−５になんら影響を与え
ず、正常なプロセッサバス信号１−２４ｃが出力信号９
−５として出力される。他のプロセッサバス信号１−２
４ｂ又は１−２４ｃに異常が発生したときも、上述と同
様に、正常なプロセッサバス信号１−２４が選択されて
出力される。
第３列は、３つのプロセッサバス信号１−２４ａ〜ｃの
中で１つのプロセッサバス信号１−２４ａの出力だけが
異なる場合である。この場合、図１０の比較結果信号９
−７１・ｂが“０”となり、比較回路１０−１ｃの比較
結果信号９−７３が“１”となる。この比較結果信号９
−７１〜７３がエラー判別回路１０−２と選択回路１０
−３へ出力される。この出力（比較結果信号ＡＣ＝０，
ＡＢ＝０，ＢＣ＝１）を受け取ったエラー判別回路１０
−２は、３入力ＮＯＲ回路１２−１が二重故障信号９−
４ａ＝“０”を出力し、また、３入力ＡＮＤ回路１２−
２が出力＝“０”を出力する。このため、２入力ＮＯＲ
回路１２−３は単一故障信号９−４ｂ＝“１”を出力し
て、故障が発生したことを機能回路９−２へ伝える。ま
た、図１３の選択回路１０−３では、比較結果信号１０
−４（ＡＣ＝０，ＡＢ＝０，ＢＣ＝１）が入力される
と、プロセッサバス信号１−２４ａ１〜ｎと比較結果信
号９−７１＝“０”との論理積が実行され２入力ＡＮＤ
回路１３−１ａ１〜１ａｎの出力は常に“０”となる。
同様に、２入力ＡＮＤ回路１３−１ｂ１〜１ｂｎの出力
も常に“０”となってプロセッサバス信号１−２４ｂの
信号は出力信号９−５として出力されない。一方、プロ
セッサバス信号１−２４ｃは、比較結果信号ＢＣ９−７
３＝“１”との論理積が実行される結果、プロセッサバ
ス信号１−２４ｃがそのまま２入力ＡＮＤ回路１３−１
ｃ１〜１ｃｎの出力として３入力ＯＲ回路１３−２１〜
２３へ伝えられる。３入力ＯＲ回路１３−２１〜２３で
は、プロセッサバス信号１−２４ａ・ｂが上述のように
マスクされているために、出力信号９−５１〜５ｎとし
てプロセッサバス信号１−２４ｃの信号がそのまま出力
される。このように、異常が検出されたプロセッサバス
信号１−２４ａは、出力信号９−５になんら影響を与え
ず、正常なプロセッサバス信号１−２４ｃが出力信号９
−５として出力される。他のプロセッサバス信号１−２
４ｂ又は１−２４ｃに異常が発生したときも、上述と同
様に、正常なプロセッサバス信号１−２４が選択されて
出力される。
【００９０】［二重故障時動作］次に、図１４における
第４列、５列及び７列は、３つプロセッサバス信号１−
２４ａ〜ｃが全て異なる場合である。この場合、図１１
の比較回路１０−１ａ〜ｃの比較結果信号９−７１〜７
３が全て“０”になる。この比較結果信号９−７１〜７
３はエラー判別回路１０−２及び選択回路１０−３に入
力される。比較結果信号９−７１〜７３は全て“０”で
あるから、図１３の２入力ＡＮＤ回路１３−１ａ１〜ｎ
・１３−１ｂ１〜ｎ・１３−１ｃ１〜ｎは、プロセッサ
バス信号１−２４ａ〜ｃの内容にかかわらず全て“０”
を出力する。従って、３入力ＯＲ回路１３−２１〜２３
から出力される出力信号９−５１〜５ｎは全て“０”と
して出力される。
第４列、５列及び７列は、３つプロセッサバス信号１−
２４ａ〜ｃが全て異なる場合である。この場合、図１１
の比較回路１０−１ａ〜ｃの比較結果信号９−７１〜７
３が全て“０”になる。この比較結果信号９−７１〜７
３はエラー判別回路１０−２及び選択回路１０−３に入
力される。比較結果信号９−７１〜７３は全て“０”で
あるから、図１３の２入力ＡＮＤ回路１３−１ａ１〜ｎ
・１３−１ｂ１〜ｎ・１３−１ｃ１〜ｎは、プロセッサ
バス信号１−２４ａ〜ｃの内容にかかわらず全て“０”
を出力する。従って、３入力ＯＲ回路１３−２１〜２３
から出力される出力信号９−５１〜５ｎは全て“０”と
して出力される。
【００９１】また、図１２のエラー判別回路１０−２で
は３入力ＮＯＲ回路１２−１の出力信号（すなわち二重
故障信号９−４ａ）は“１”になる。３入力ＡＮＤ回路
１２−２の出力信号は“０”になる。このため２入力Ｎ
ＯＲ回路１２−３の出力信号（すなわち単一故障信号９
−４ｂ）は“０”になる。
は３入力ＮＯＲ回路１２−１の出力信号（すなわち二重
故障信号９−４ａ）は“１”になる。３入力ＡＮＤ回路
１２−２の出力信号は“０”になる。このため２入力Ｎ
ＯＲ回路１２−３の出力信号（すなわち単一故障信号９
−４ｂ）は“０”になる。
【００９２】このように、比較回路１０−１で３つのプ
ロセッシングユニット出力の中から２つずつのプロセッ
サバス信号１−２４の組み合わせで比較し、その比較結
果信号１０−４を選択回路１０−３及びエラー判別回路
１０−２に入力する。選択回路１０−３では比較結果信
号１０−４に従って出力すべきプロセッサバス信号１−
２４ａ〜ｃを選択する。全てのプロセッサバス信号１−
２４ａ〜ｃが異なる時、選択回路１０−３は信号を出力
しない。エラー判別回路１０−２では比較結果信号１０
−４を解析し故障が検出されたプロセッサバス信号１−
２４の該プロセッシングユニット１−２の故障状況を出
力することによりプロセッシングユニット１−２の二重
故障の検出ができる。
ロセッシングユニット出力の中から２つずつのプロセッ
サバス信号１−２４の組み合わせで比較し、その比較結
果信号１０−４を選択回路１０−３及びエラー判別回路
１０−２に入力する。選択回路１０−３では比較結果信
号１０−４に従って出力すべきプロセッサバス信号１−
２４ａ〜ｃを選択する。全てのプロセッサバス信号１−
２４ａ〜ｃが異なる時、選択回路１０−３は信号を出力
しない。エラー判別回路１０−２では比較結果信号１０
−４を解析し故障が検出されたプロセッサバス信号１−
２４の該プロセッシングユニット１−２の故障状況を出
力することによりプロセッシングユニット１−２の二重
故障の検出ができる。
【００９３】従って、１つのプロセッシングユニット１
−２が故障した場合は正しいプロセッシングユニット１
−２を特定してその出力を選択出力できる。また、複数
のプロセッシングユニット１−２が故障した場合は二重
故障として検出できる。
−２が故障した場合は正しいプロセッシングユニット１
−２を特定してその出力を選択出力できる。また、複数
のプロセッシングユニット１−２が故障した場合は二重
故障として検出できる。
【００９４】・機能回路９−２ 次に、図９多数決ユニット内の機能回路９−２につい
て、図１５を用いて説明する。図１５は、機能回路９−
２の内部構成を説明する図である。図１５において、図
１及び図９と同一の符号は、同一又は相当の部分を表
す。１５−１は、出力信号９−５を受け取りシステムバ
ス１−４に出力し、また、システムバス１−４上の信号
をドライブ回路１５−５に出力するインターフェースを
司るシステムバス制御回路、１５−２は、出力信号９−
５のアドレス信号を保持するアドレスラッチ回路、１５
−３は、出力信号９−５のアドレス信号が予め定められ
たアドレスであったときに、制御書込信号９−９又はク
ロックステータスストローブ信号を出力するストローブ
信号生成回路、１５−５はシステムバス制御回路１５−
１から信号を受け取り、プロセッサバス信号１−２４ａ
〜ｃの一部としてそれぞれ３つのプロセッシングユニッ
ト１−２に、出力するドライブ回路である。
て、図１５を用いて説明する。図１５は、機能回路９−
２の内部構成を説明する図である。図１５において、図
１及び図９と同一の符号は、同一又は相当の部分を表
す。１５−１は、出力信号９−５を受け取りシステムバ
ス１−４に出力し、また、システムバス１−４上の信号
をドライブ回路１５−５に出力するインターフェースを
司るシステムバス制御回路、１５−２は、出力信号９−
５のアドレス信号を保持するアドレスラッチ回路、１５
−３は、出力信号９−５のアドレス信号が予め定められ
たアドレスであったときに、制御書込信号９−９又はク
ロックステータスストローブ信号を出力するストローブ
信号生成回路、１５−５はシステムバス制御回路１５−
１から信号を受け取り、プロセッサバス信号１−２４ａ
〜ｃの一部としてそれぞれ３つのプロセッシングユニッ
ト１−２に、出力するドライブ回路である。
【００９５】アドレスラッチ回路１５−２は、出力信号
９−５に含まれているアドレスをラッチする回路であ
る。ストローブ信号生成回路１５−３は、図１６の凍結
回路９−３に設けられたフラグに割り当てられたアドレ
スに対する書き込み指示が合った場合に、制御書き込み
信号２５６を生成し、また、図８の切換制御回路１−１
７に設けられたクロックステータス信号１−２２に割り
当てられているアドレスに対する読み取り指示があった
場合に、クロックステータスストローブ信号１−１９を
生成する。即ち、ストローブ信号生成回路１５−３は、
アドレスラッチ回路１５−２がラッチしたアドレスが凍
結回路９−３に存在するフラグに割り当てられたアドレ
スであり、かつ、そのアドレスへの書き込み指示の場合
に出力信号９−５に含まれているデータを用いて、フラ
グセットを指示するストローブ信号９−９を生成する。
また、図８の切換制御回路１−１２内の比較結果保持ラ
ッチ８−３及び多数決信号保持ラッチ８−２に保持され
ている値、すなわち、クロックステータス信号１−２２
に割り当てられているアドレスと、アドレスラッチ回路
１５−２がラッチした値とが一致した場合に、システム
バス１−４上にクロックステータス信号１−２２がのる
ように、クロックステータスストローブ信号１−１９を
出力する。
９−５に含まれているアドレスをラッチする回路であ
る。ストローブ信号生成回路１５−３は、図１６の凍結
回路９−３に設けられたフラグに割り当てられたアドレ
スに対する書き込み指示が合った場合に、制御書き込み
信号２５６を生成し、また、図８の切換制御回路１−１
７に設けられたクロックステータス信号１−２２に割り
当てられているアドレスに対する読み取り指示があった
場合に、クロックステータスストローブ信号１−１９を
生成する。即ち、ストローブ信号生成回路１５−３は、
アドレスラッチ回路１５−２がラッチしたアドレスが凍
結回路９−３に存在するフラグに割り当てられたアドレ
スであり、かつ、そのアドレスへの書き込み指示の場合
に出力信号９−５に含まれているデータを用いて、フラ
グセットを指示するストローブ信号９−９を生成する。
また、図８の切換制御回路１−１２内の比較結果保持ラ
ッチ８−３及び多数決信号保持ラッチ８−２に保持され
ている値、すなわち、クロックステータス信号１−２２
に割り当てられているアドレスと、アドレスラッチ回路
１５−２がラッチした値とが一致した場合に、システム
バス１−４上にクロックステータス信号１−２２がのる
ように、クロックステータスストローブ信号１−１９を
出力する。
【００９６】システムバス制御回路１５−１は、システ
ムバス１−４とのインタフェースを司るものである。シ
ステムバス制御回路１５−１は、システムバス１−４を
介して、図１の主記憶メモリ１−５あるいは入出力バス
アダプタ１−６に対して、入出力処理を実行することを
指示する。そして、これら主記憶メモリ１−５あるいは
入出力バスアダプタ１−６からの処理終了をシステムバ
ス１−４を介して認識すると、内部応答信号９−８を生
成して凍結回路９−３に出力する。この内部応答信号９
−８は、次の処理の受け付けが可能な状態になったこと
を示す信号であり、凍結回路９−３により応答信号９−
１１として、各プロセッシングユニット１−２に対して
送られる。
ムバス１−４とのインタフェースを司るものである。シ
ステムバス制御回路１５−１は、システムバス１−４を
介して、図１の主記憶メモリ１−５あるいは入出力バス
アダプタ１−６に対して、入出力処理を実行することを
指示する。そして、これら主記憶メモリ１−５あるいは
入出力バスアダプタ１−６からの処理終了をシステムバ
ス１−４を介して認識すると、内部応答信号９−８を生
成して凍結回路９−３に出力する。この内部応答信号９
−８は、次の処理の受け付けが可能な状態になったこと
を示す信号であり、凍結回路９−３により応答信号９−
１１として、各プロセッシングユニット１−２に対して
送られる。
【００９７】・凍結回路９−３ 次に、凍結回路９−３の内部構成について説明する。図
１６は図９の多数決ユニット１−３内の凍結回路９−３
を詳細に説明した図である。図１６において、図１又は
図９と同一の符号は同一又は相当の部分を表す。１６−
１は、図９の多数決回路Ｂ９−１からの出力である比較
結果信号９−７１〜７３（３本のどれかを特定しないで
説明するときは９−７と表示している）を入力とし、プ
ロセッシングユニットＡ１−２ａに対するエラー検出信
号（ＥＡ＊：負論理）１６−１０ａ、プロセッシングユ
ニットＢ１−２ｂに対するエラー検出信号（ＥＢ＊：負
論理）１６−１０ｂ、およびプロセッシングユニットＣ
７−３に対するエラー検出信号（ＥＣ＊：負論理）１６
−１０ｃを出力する障害検出回路、１６−２は、論理的
にどのプロセッサバス信号１−２４ａ〜ｃが接続されて
いるかを示す３ビットの接続フラグであり、各ビット
は、それぞれプロセッサバス信号１−２４ａ〜ｃが多数
決ユニット１−３に論理的に接続されているか否かを示
している。１６−２ａ〜ｃは、それぞれプロセッサバス
信号１−２４ａ〜ｃに対応する接続フラグ出力信号、１
６−３は接続フラグ１６−２にデータが書き込まれるた
びに、直前の接続フラグ１６−２の内容を保持しておく
３ビットの接続セーブフラグであり、この接続セーブフ
ラグ１６−３は、それぞれのプロセッサバス信号１−２
４ａ〜ｃに対応する接続フラグを保持している。１６−
４は、隔離フラグ１６−６からの信号によって、接続セ
ーブフラグ１６−３の出力、又は、出力信号９−５１〜
５３のいずれかを選択して接続フラグ１６−２へ出力す
る選択回路である。１６−５は隔離フラグ１６−６のＮ
端子からの出力と、出力信号９−５４との論理積をとる
２入力ＡＮＤ回路、１６−６は、２つ以上のプロセッサ
バス信号１−２４ａ〜ｃが同期して動作している（以
下、同期モードと呼ぶ）のではなく、１つのプロセッシ
ングユニット１−２が単独で動作しているモード（以
下、隔離モードと呼ぶ）であることを示す１ビットのフ
ラグである隔離フラグ、１６−７は隔離フラグ１６−６
からの信号に応じて、出力信号９−５５〜５７を保持
し、強制割込信号９−１０ａ〜ｃとして出力する強制割
込フラグである。この強制割込信号９−１０ａ〜ｃは、
マスクすることが不可能な最も優先度の高い割込信号で
ある。１６−８は図１の切換制御回路１−１２からのセ
レクタ選択信号１−２１を検知し、セレクタ選択信号１
−２１が変化したときに時計測を始め、３入力ＡＮＤ回
路への出力を“０”とし、予め定められた時間が経過後
に、３入力ＡＮＤ回路への出力を“１”に戻すクロック
切換監視タイマ、１６−９は隔離フラグ１６−６の状態
を監視し、隔離モードに入っている時間を計測して、こ
の時間が予め定められた時間以上になったときにＯＲ回
路１６−１０を介し隔離フラグ１６−６をリセットする
（このリセットにより隔離モードが終了する）隔離監視
タイマである。１６−１１ａは接続フラグ出力信号１６
−２ａ、内部応答信号９−８、及び、クロック切換監視
タイマ１６−８の出力の論理積をとって応答信号９−１
０ａを出力する３入力ＡＮＤ回路、１６−１１ｂ・ｃも
同様に、接続フラグ出力信号１６−２ｂ又はｃ、内部応
答信号９−８、及び、クロック切換監視タイマ１６−８
の出力の論理積をとって応答信号９−１０ｂ又はｃを出
力する３入力ＡＮＤ回路である。
１６は図９の多数決ユニット１−３内の凍結回路９−３
を詳細に説明した図である。図１６において、図１又は
図９と同一の符号は同一又は相当の部分を表す。１６−
１は、図９の多数決回路Ｂ９−１からの出力である比較
結果信号９−７１〜７３（３本のどれかを特定しないで
説明するときは９−７と表示している）を入力とし、プ
ロセッシングユニットＡ１−２ａに対するエラー検出信
号（ＥＡ＊：負論理）１６−１０ａ、プロセッシングユ
ニットＢ１−２ｂに対するエラー検出信号（ＥＢ＊：負
論理）１６−１０ｂ、およびプロセッシングユニットＣ
７−３に対するエラー検出信号（ＥＣ＊：負論理）１６
−１０ｃを出力する障害検出回路、１６−２は、論理的
にどのプロセッサバス信号１−２４ａ〜ｃが接続されて
いるかを示す３ビットの接続フラグであり、各ビット
は、それぞれプロセッサバス信号１−２４ａ〜ｃが多数
決ユニット１−３に論理的に接続されているか否かを示
している。１６−２ａ〜ｃは、それぞれプロセッサバス
信号１−２４ａ〜ｃに対応する接続フラグ出力信号、１
６−３は接続フラグ１６−２にデータが書き込まれるた
びに、直前の接続フラグ１６−２の内容を保持しておく
３ビットの接続セーブフラグであり、この接続セーブフ
ラグ１６−３は、それぞれのプロセッサバス信号１−２
４ａ〜ｃに対応する接続フラグを保持している。１６−
４は、隔離フラグ１６−６からの信号によって、接続セ
ーブフラグ１６−３の出力、又は、出力信号９−５１〜
５３のいずれかを選択して接続フラグ１６−２へ出力す
る選択回路である。１６−５は隔離フラグ１６−６のＮ
端子からの出力と、出力信号９−５４との論理積をとる
２入力ＡＮＤ回路、１６−６は、２つ以上のプロセッサ
バス信号１−２４ａ〜ｃが同期して動作している（以
下、同期モードと呼ぶ）のではなく、１つのプロセッシ
ングユニット１−２が単独で動作しているモード（以
下、隔離モードと呼ぶ）であることを示す１ビットのフ
ラグである隔離フラグ、１６−７は隔離フラグ１６−６
からの信号に応じて、出力信号９−５５〜５７を保持
し、強制割込信号９−１０ａ〜ｃとして出力する強制割
込フラグである。この強制割込信号９−１０ａ〜ｃは、
マスクすることが不可能な最も優先度の高い割込信号で
ある。１６−８は図１の切換制御回路１−１２からのセ
レクタ選択信号１−２１を検知し、セレクタ選択信号１
−２１が変化したときに時計測を始め、３入力ＡＮＤ回
路への出力を“０”とし、予め定められた時間が経過後
に、３入力ＡＮＤ回路への出力を“１”に戻すクロック
切換監視タイマ、１６−９は隔離フラグ１６−６の状態
を監視し、隔離モードに入っている時間を計測して、こ
の時間が予め定められた時間以上になったときにＯＲ回
路１６−１０を介し隔離フラグ１６−６をリセットする
（このリセットにより隔離モードが終了する）隔離監視
タイマである。１６−１１ａは接続フラグ出力信号１６
−２ａ、内部応答信号９−８、及び、クロック切換監視
タイマ１６−８の出力の論理積をとって応答信号９−１
０ａを出力する３入力ＡＮＤ回路、１６−１１ｂ・ｃも
同様に、接続フラグ出力信号１６−２ｂ又はｃ、内部応
答信号９−８、及び、クロック切換監視タイマ１６−８
の出力の論理積をとって応答信号９−１０ｂ又はｃを出
力する３入力ＡＮＤ回路である。
【００９８】以下に、凍結回路９−３の動作について説
明する。まず、障害検出回路１６−１の動作を説明す
る。図１７に、障害検出回路２６０の真理値表を示す。
図１７において、ＡＢ、ＢＣ、ＣＡは順に、比較結果信
号ＡＢ９−７２、比較結果信号ＢＣ９−７３、比較結果
信号ＡＣ９−７１を表している。ＥＡ、ＥＢ、ＥＣは順
に、エラー検出信号ＥＡ＊１６−１１ａ、エラー検出信
号ＥＢ＊１６−１１ｂ、エラー検出信号ＥＣ＊１６−１
１ｃを表している。例えば、第６列について説明する
と、入力として、プロセッシングユニットＢ・Ｃ１−２
ｂ・ｃの比較結果のみが一致しているため、プロセッシ
ングユニットＡが故障していると考えられる。よって、
プロセッシングユニットＡに対するエラー検出信号（Ｅ
Ａ＊）１６−１１ａのみが“０”（負論理）となり、他
のプロセッシングユニットＢ１−２ａに対するエラー検
出信号（ＥＢ＊）１６−１１ｂ、及びプロセッシングユ
ニットＣ１−２ｃに対するエラー検出信号（ＥＣ＊）１
６−１１ｃはともに“１”（負論理）となって出力され
る。
明する。まず、障害検出回路１６−１の動作を説明す
る。図１７に、障害検出回路２６０の真理値表を示す。
図１７において、ＡＢ、ＢＣ、ＣＡは順に、比較結果信
号ＡＢ９−７２、比較結果信号ＢＣ９−７３、比較結果
信号ＡＣ９−７１を表している。ＥＡ、ＥＢ、ＥＣは順
に、エラー検出信号ＥＡ＊１６−１１ａ、エラー検出信
号ＥＢ＊１６−１１ｂ、エラー検出信号ＥＣ＊１６−１
１ｃを表している。例えば、第６列について説明する
と、入力として、プロセッシングユニットＢ・Ｃ１−２
ｂ・ｃの比較結果のみが一致しているため、プロセッシ
ングユニットＡが故障していると考えられる。よって、
プロセッシングユニットＡに対するエラー検出信号（Ｅ
Ａ＊）１６−１１ａのみが“０”（負論理）となり、他
のプロセッシングユニットＢ１−２ａに対するエラー検
出信号（ＥＢ＊）１６−１１ｂ、及びプロセッシングユ
ニットＣ１−２ｃに対するエラー検出信号（ＥＣ＊）１
６−１１ｃはともに“１”（負論理）となって出力され
る。
【００９９】次に、接続フラグ１６−２、隔離フラグ１
６−６、及び強制割込フラグ１６−７のフラグの設定に
ついて説明する。以下、接続フラグ１６−２、隔離フラ
グ１６−６、及び強制割込フラグ１６−７をまとめて、
制御レジスタと称する。この制御レジスタは、予め定め
られたアドレスを有しているものとする。ビット１〜ビ
ット３は、３ビットの接続フラグ１６−２の各ビットに
対応し、それぞれ、プロセッシングユニット１−２を論
理的接続状態にするときにプロセッシングユニット１−
２が“１”を設定する。ビット４は、１ビットの隔離フ
ラグ１６−６に対応し、あるプロセッシングユニット１
−２を隔離状態で動作させる時にプロセッシングユニッ
ト１−２が“１”を設定する。ビット５からビット７
は、プロセッシングユニット１−２のそれぞれに対し
て、強制割り込みを発生させる時にプロセッシングユニ
ット１−２が“１”を設定する。なお、隔離フラグ１６
−６が“１”にセットされている状態で、制御レジスタ
に書き込みを行うと、接続フラグ１６−２は接続セーブ
フラグ１６−３の内容にセットされ、隔離フラグ１６−
６は“０”にリセットされる。
６−６、及び強制割込フラグ１６−７のフラグの設定に
ついて説明する。以下、接続フラグ１６−２、隔離フラ
グ１６−６、及び強制割込フラグ１６−７をまとめて、
制御レジスタと称する。この制御レジスタは、予め定め
られたアドレスを有しているものとする。ビット１〜ビ
ット３は、３ビットの接続フラグ１６−２の各ビットに
対応し、それぞれ、プロセッシングユニット１−２を論
理的接続状態にするときにプロセッシングユニット１−
２が“１”を設定する。ビット４は、１ビットの隔離フ
ラグ１６−６に対応し、あるプロセッシングユニット１
−２を隔離状態で動作させる時にプロセッシングユニッ
ト１−２が“１”を設定する。ビット５からビット７
は、プロセッシングユニット１−２のそれぞれに対し
て、強制割り込みを発生させる時にプロセッシングユニ
ット１−２が“１”を設定する。なお、隔離フラグ１６
−６が“１”にセットされている状態で、制御レジスタ
に書き込みを行うと、接続フラグ１６−２は接続セーブ
フラグ１６−３の内容にセットされ、隔離フラグ１６−
６は“０”にリセットされる。
【０１００】プロセッシングユニット１−２が制御レジ
スタを設定する場合は、制御レジスタに割り当てられた
所定のアドレスに対して書き込み命令を発生させること
によって行う。プロセッシングユニットより出力された
アドレスと、リード／ライト信号による書き込み命令は
図１５に示すアドレスラッチ回路１５−４及びストロー
ブ信号生成回路１５−３により、制御レジスタに対する
書き込み命令であることが判定される。ストローブ信号
生成回路１５−３は、ストローブ信号を制御書き込み信
号９−９として発生させる。図１６にもどり、凍結回路
９−３の接続フラグ１６−２、隔離フラグ１６−６及び
強制割込フラグ１６−７は、この制御書込信号９−９に
基づき、プロセッシングユニット１−２が出力した出力
信号９−５を制御レジスタに設定する。なお、隔離フラ
グ１６−６が“１”にセットされている状態で、制御レ
ジスタに書き込みを行うと、接続フラグ１６−２は接続
セーブフラグ１６−３の内容にセットされ、隔離フラグ
１６−６は“０”にリセットされる。
スタを設定する場合は、制御レジスタに割り当てられた
所定のアドレスに対して書き込み命令を発生させること
によって行う。プロセッシングユニットより出力された
アドレスと、リード／ライト信号による書き込み命令は
図１５に示すアドレスラッチ回路１５−４及びストロー
ブ信号生成回路１５−３により、制御レジスタに対する
書き込み命令であることが判定される。ストローブ信号
生成回路１５−３は、ストローブ信号を制御書き込み信
号９−９として発生させる。図１６にもどり、凍結回路
９−３の接続フラグ１６−２、隔離フラグ１６−６及び
強制割込フラグ１６−７は、この制御書込信号９−９に
基づき、プロセッシングユニット１−２が出力した出力
信号９−５を制御レジスタに設定する。なお、隔離フラ
グ１６−６が“１”にセットされている状態で、制御レ
ジスタに書き込みを行うと、接続フラグ１６−２は接続
セーブフラグ１６−３の内容にセットされ、隔離フラグ
１６−６は“０”にリセットされる。
【０１０１】つづいて、障害発生から故障検知までの動
作について説明する。初期状態ではリセット信号１６−
１２により、接続フラグ１６−２、接続セーブフラグ１
６−３はともに”１１１”に、隔離フラグ１６−６は
“０”になっている。ここで例えばプロセッシングユニ
ットＡ１−２ａに障害が発生したとすると、この障害
は、多数決回路Ｂ９−１で検出され、比較結果信号９−
７を出力する。この比較結果信号９−７を受け取った障
害検出回路１６−１によって、対応するエラー検知信号
１６−１１ａ〜ｃが出力される。これにより、３ビット
の接続フラグ１６−２が”０１１”となり、プロセッシ
ングユニットＡ１−２ａに対する応答信号１６−１１ａ
が出力されなくなり、プロセッシングユニットＡ１−２
ａが凍結状態になる。プロセッシングユニットＡ１−２
ａが故障したことは、図１５に示す機能回路９−２にお
ける割り込み制御回路１５−５が、正常動作しているプ
ロセッシングユニットＢ１−２ａ，Ｃ１−２ｃに強制割
込を発生させることにより、検知することができる。
作について説明する。初期状態ではリセット信号１６−
１２により、接続フラグ１６−２、接続セーブフラグ１
６−３はともに”１１１”に、隔離フラグ１６−６は
“０”になっている。ここで例えばプロセッシングユニ
ットＡ１−２ａに障害が発生したとすると、この障害
は、多数決回路Ｂ９−１で検出され、比較結果信号９−
７を出力する。この比較結果信号９−７を受け取った障
害検出回路１６−１によって、対応するエラー検知信号
１６−１１ａ〜ｃが出力される。これにより、３ビット
の接続フラグ１６−２が”０１１”となり、プロセッシ
ングユニットＡ１−２ａに対する応答信号１６−１１ａ
が出力されなくなり、プロセッシングユニットＡ１−２
ａが凍結状態になる。プロセッシングユニットＡ１−２
ａが故障したことは、図１５に示す機能回路９−２にお
ける割り込み制御回路１５−５が、正常動作しているプ
ロセッシングユニットＢ１−２ａ，Ｃ１−２ｃに強制割
込を発生させることにより、検知することができる。
【０１０２】次に、故障プロセッシングユニット（例え
ば、プロセッシングユニットＡ１−２ａ）の故障診断の
動作について説明する。プロセッシングユニットＢ１−
２ｂ、Ｃ１−２ｃが、制御レジスタに”１００１１０
０”を書き込むことにより、プロセッシングユニットＢ
１−２ｂ、Ｃ１−２ｃは凍結状態になり、プロセッシン
グユニットＡ１−２ａは凍結状態から解除され、隔離動
作モードが動作を開始する。制御レジスタの内容は左か
らプロセッシングユニットＡ接続フラグ、プロセッシン
グユニットＢ接続フラグ、プロセッシングユニットＣ接
続フラグ、隔離フラグ、プロセッシングユニットＡ強制
割り込み発生フラグ、プロセッシングユニットＢ強制割
り込み発生フラグ、プロセッシングユニットＣ強制割り
込み発生フラグである。
ば、プロセッシングユニットＡ１−２ａ）の故障診断の
動作について説明する。プロセッシングユニットＢ１−
２ｂ、Ｃ１−２ｃが、制御レジスタに”１００１１０
０”を書き込むことにより、プロセッシングユニットＢ
１−２ｂ、Ｃ１−２ｃは凍結状態になり、プロセッシン
グユニットＡ１−２ａは凍結状態から解除され、隔離動
作モードが動作を開始する。制御レジスタの内容は左か
らプロセッシングユニットＡ接続フラグ、プロセッシン
グユニットＢ接続フラグ、プロセッシングユニットＣ接
続フラグ、隔離フラグ、プロセッシングユニットＡ強制
割り込み発生フラグ、プロセッシングユニットＢ強制割
り込み発生フラグ、プロセッシングユニットＣ強制割り
込み発生フラグである。
【０１０３】このとき、プロセッシングユニットＢ７−
２およびＣ７−３は、プロセッシングユニットＡ１−２
ａに対する、強制割り込み発生フラグ（ビット４）をセ
ットするため、最高レベルの割り込みが発生し、プロセ
ッシングユニットＡ１−２ａは、エラー解析および自己
診断用の特別処理ルーチンに分岐する。プロセッシング
ユニットＡ１−２ａは、自らのエラー情報および自己診
断結果を、プロセッシングユニットＡ１−２ａ、Ｂ１−
２ｂ、Ｃ１−２ｃ毎にあらかじめ決められた主記憶メモ
リ１−５の退避領域に書き出す。主記憶メモリ１−５の
書き込みが終了すると、制御レジスタに書き込み処理を
行う。隔離フラグ１６−６がセットされている状態での
書き込みは、書き込みデータによらず、接続フラグ１６
−２には接続セーブフラグ１６−３にセットされていた
情報が書き戻されるので、プロセッシングユニットＢ１
−２ｂ、Ｃ１−２ｃは、再度動作を開始する。
２およびＣ７−３は、プロセッシングユニットＡ１−２
ａに対する、強制割り込み発生フラグ（ビット４）をセ
ットするため、最高レベルの割り込みが発生し、プロセ
ッシングユニットＡ１−２ａは、エラー解析および自己
診断用の特別処理ルーチンに分岐する。プロセッシング
ユニットＡ１−２ａは、自らのエラー情報および自己診
断結果を、プロセッシングユニットＡ１−２ａ、Ｂ１−
２ｂ、Ｃ１−２ｃ毎にあらかじめ決められた主記憶メモ
リ１−５の退避領域に書き出す。主記憶メモリ１−５の
書き込みが終了すると、制御レジスタに書き込み処理を
行う。隔離フラグ１６−６がセットされている状態での
書き込みは、書き込みデータによらず、接続フラグ１６
−２には接続セーブフラグ１６−３にセットされていた
情報が書き戻されるので、プロセッシングユニットＢ１
−２ｂ、Ｃ１−２ｃは、再度動作を開始する。
【０１０４】次に再同期動作について説明する。再度動
作を再開したプロセッシングユニットＢ１−２ｂ、Ｃ１
−２ｃは、プロセッシングユニット１−２内の全レジス
タの内容を、主記憶メモリ１−５のレジスタ退避領域に
退避する。障害の発生したプロセッシングユニットＡ１
−２ａが、主記憶メモリ１−５に書き出した内容を、プ
ロセッシングユニットＢ１−２ｂ、Ｃ１−２ｃは解析を
行い、プロセッシングユニットＡ１−２ａの自己診断結
果に基づき、復旧可能かどうかの判断を行う。もし、自
己診断結果が良好であり、一時的な故障と判断すると、
制御レジスタに”１１１００００”をセットする。故障
したプロセッシングユニットＡ１−２ａは、前項で述べ
た制御レジスタへの書き込みの実行直後に凍結され、正
常なプロセッシングユニットＢ１−２ｂ、Ｃ１−２ｃが
制御レジスタ２７１に“１１１００００”を書き込んだ
時点で故障したプロセッシングユニットＡ１−２ａの凍
結状態が解除され、それ以降は３個のプロセッシングユ
ニットＡ１−２ａ，Ｂ１−２ｂ，Ｃ１−２ｃが同じ命令
列を同じタイミングで同期して実行するようになる。も
し、自己診断の結果も不良であり、復旧不可能な故障と
判断すると、制御レジスタに“１１１００００”を書き
込まずに、故障したプロセッシングユニットＡ１−２ａ
を切り離したままで処理を続行することになる。
作を再開したプロセッシングユニットＢ１−２ｂ、Ｃ１
−２ｃは、プロセッシングユニット１−２内の全レジス
タの内容を、主記憶メモリ１−５のレジスタ退避領域に
退避する。障害の発生したプロセッシングユニットＡ１
−２ａが、主記憶メモリ１−５に書き出した内容を、プ
ロセッシングユニットＢ１−２ｂ、Ｃ１−２ｃは解析を
行い、プロセッシングユニットＡ１−２ａの自己診断結
果に基づき、復旧可能かどうかの判断を行う。もし、自
己診断結果が良好であり、一時的な故障と判断すると、
制御レジスタに”１１１００００”をセットする。故障
したプロセッシングユニットＡ１−２ａは、前項で述べ
た制御レジスタへの書き込みの実行直後に凍結され、正
常なプロセッシングユニットＢ１−２ｂ、Ｃ１−２ｃが
制御レジスタ２７１に“１１１００００”を書き込んだ
時点で故障したプロセッシングユニットＡ１−２ａの凍
結状態が解除され、それ以降は３個のプロセッシングユ
ニットＡ１−２ａ，Ｂ１−２ｂ，Ｃ１−２ｃが同じ命令
列を同じタイミングで同期して実行するようになる。も
し、自己診断の結果も不良であり、復旧不可能な故障と
判断すると、制御レジスタに“１１１００００”を書き
込まずに、故障したプロセッシングユニットＡ１−２ａ
を切り離したままで処理を続行することになる。
【０１０５】図１８は接続フラグおよび図８の切換制御
回路内のクロックステータスによって故障部位を特定し
た結果を図示したものである。図１８において、１−２
１で示される行は図１のセレクタ選択信号１−２１を表
し、１−１８ａ〜ｃで示され行は電圧比較回路出力１−
１８ａ〜ｃ、１６−２ａ〜ｃで示される行は図１６の接
続フラグの出力を表している。１９−１はプロセッシン
グユニット１−２による故障モジュールの判定結果を表
している。
回路内のクロックステータスによって故障部位を特定し
た結果を図示したものである。図１８において、１−２
１で示される行は図１のセレクタ選択信号１−２１を表
し、１−１８ａ〜ｃで示され行は電圧比較回路出力１−
１８ａ〜ｃ、１６−２ａ〜ｃで示される行は図１６の接
続フラグの出力を表している。１９−１はプロセッシン
グユニット１−２による故障モジュールの判定結果を表
している。
【０１０６】次に、故障モジュールの判定方法について
説明する。まず、第２・４・６列のように、電圧比較回
路１−１４が異常（＝“１”）を示しており、かつ該当
するプロセッシングユニット１−２の接続フラグが
“０”である場合、ＰＬＬ回路１−１３の故障と判断す
る。そして、第１・３・５列のごとく、電圧比較回路１
−１４が異常を示しており、かつ該当するプロセッシン
グユニット１−２の接続フラグが“１”、すなわちプロ
セッシングユニット１−２に故障が現れない場合、異常
を示した電圧比較回路１−１４の故障と判断する。第７
〜９列のように、電圧比較回路１−１４が正常（＝
“０”）を示しており、かつ該当するプロセッシングユ
ニット１−２の接続フラグが“０”である場合、既に説
明したように上記該当するプロセッシングユニット１−
２の故障と判断する。また、第１１列のようにセレクタ
選択信号が１になったときは、図１のクロック発生器Ａ
１−１０ａが故障したと判断する。
説明する。まず、第２・４・６列のように、電圧比較回
路１−１４が異常（＝“１”）を示しており、かつ該当
するプロセッシングユニット１−２の接続フラグが
“０”である場合、ＰＬＬ回路１−１３の故障と判断す
る。そして、第１・３・５列のごとく、電圧比較回路１
−１４が異常を示しており、かつ該当するプロセッシン
グユニット１−２の接続フラグが“１”、すなわちプロ
セッシングユニット１−２に故障が現れない場合、異常
を示した電圧比較回路１−１４の故障と判断する。第７
〜９列のように、電圧比較回路１−１４が正常（＝
“０”）を示しており、かつ該当するプロセッシングユ
ニット１−２の接続フラグが“０”である場合、既に説
明したように上記該当するプロセッシングユニット１−
２の故障と判断する。また、第１１列のようにセレクタ
選択信号が１になったときは、図１のクロック発生器Ａ
１−１０ａが故障したと判断する。
【０１０７】上記方法によって故障を判断する場合、Ｐ
ＬＬ回路１−１３および電圧比較回路１−１４の故障に
よってプロセッシングユニット１−２のエラーを引き起
こしてしまった場合（プロセッシングユニット１−２の
接続フラグが“０”である場合）は、プロセッシングユ
ニットは故障していないと判断できるので、プロセッシ
ングユニット１−２の復旧動作において、プロセッシン
グユニット１−２の故障診断の動作はスキップする。
ＬＬ回路１−１３および電圧比較回路１−１４の故障に
よってプロセッシングユニット１−２のエラーを引き起
こしてしまった場合（プロセッシングユニット１−２の
接続フラグが“０”である場合）は、プロセッシングユ
ニットは故障していないと判断できるので、プロセッシ
ングユニット１−２の復旧動作において、プロセッシン
グユニット１−２の故障診断の動作はスキップする。
【０１０８】以上のように、本発明により冗長クロック
装置もしくはプロセッシングユニットのある１つの故障
によっても継続動作は可能であるが、システムの可用性
から見ても、できるだけ速やかにその故障をシステムか
ら取り除くことが望ましい。
装置もしくはプロセッシングユニットのある１つの故障
によっても継続動作は可能であるが、システムの可用性
から見ても、できるだけ速やかにその故障をシステムか
ら取り除くことが望ましい。
【０１０９】次に、図１の切換制御回路１−１２によっ
てクロック発生器１−１０の切り替えが発生した場合
に、クロック発生器１−１０の切り替え後、ＰＬＬ回路
出力１−１７が安定するまでプロセッシングユニット１
−２の動作を抑止する動作について説明する。クロック
発生器Ａ１−１０ａの異常が検知されると、セレクタ選
択信号１−２１が“１”に変化する。セレクタ選択信号
１−２１は図１６のクロック切換監視タイマ１６−８に
入力される。通常時のクロック切換監視タイマ１６−８
の出力は“１”である。セレクタ選択信号１−２１が
“１”に変化するとクロック切換監視タイマ１６−８の
出力は“０”となり、接続フラグの出力によらず、プロ
セッシングユニット１−２への応答信号９−１０を
“１”にしないようにしてプロセッシングユニット１−
２の動作を凍結、すなわち停止、させる。クロック発生
器１−１０の切り替え後、しばらくしてＰＬＬ回路出力
１−１３が安定した後にクロック切換監視タイマ１６−
８の出力が“１”となることでプロセッシングユニット
の動作の凍結を解除し、接続フラグの出力、および内部
応答信号９−８に従って、同期／多数決動作を再開す
る。このクロック切換監視タイマ１６−８の働きによ
り、クロック発信器１−１０の切換直後はプロセッシン
グユニット１−２の動作を凍結するので、クロック信号
１−１７を原因とするプロセッシングユニット１−２の
動作異常を防止することができ、クロック発生器１−１
０切り替えに伴う無用な自己診断及び復旧処理の発生を
防止することができる。
てクロック発生器１−１０の切り替えが発生した場合
に、クロック発生器１−１０の切り替え後、ＰＬＬ回路
出力１−１７が安定するまでプロセッシングユニット１
−２の動作を抑止する動作について説明する。クロック
発生器Ａ１−１０ａの異常が検知されると、セレクタ選
択信号１−２１が“１”に変化する。セレクタ選択信号
１−２１は図１６のクロック切換監視タイマ１６−８に
入力される。通常時のクロック切換監視タイマ１６−８
の出力は“１”である。セレクタ選択信号１−２１が
“１”に変化するとクロック切換監視タイマ１６−８の
出力は“０”となり、接続フラグの出力によらず、プロ
セッシングユニット１−２への応答信号９−１０を
“１”にしないようにしてプロセッシングユニット１−
２の動作を凍結、すなわち停止、させる。クロック発生
器１−１０の切り替え後、しばらくしてＰＬＬ回路出力
１−１３が安定した後にクロック切換監視タイマ１６−
８の出力が“１”となることでプロセッシングユニット
の動作の凍結を解除し、接続フラグの出力、および内部
応答信号９−８に従って、同期／多数決動作を再開す
る。このクロック切換監視タイマ１６−８の働きによ
り、クロック発信器１−１０の切換直後はプロセッシン
グユニット１−２の動作を凍結するので、クロック信号
１−１７を原因とするプロセッシングユニット１−２の
動作異常を防止することができ、クロック発生器１−１
０切り替えに伴う無用な自己診断及び復旧処理の発生を
防止することができる。
【０１１０】実施例２．図１９は、本発明がプロセッシ
ングユニット１−２が１つのシステムに利用された場合
の構成を示している。図１９において、図１と同一の符
号は、同一又は相当の部分を表す。１−３Ａは図１にお
ける多数決ユニット１−３の代わりの役割を果たすもの
で、プロセッシングユニットＢ１−２ｂとシステムバス
１−４とのインターフェースを司り、切り替え制御回路
１−１２によってセレクタ切り替え信号が出力を変化さ
せると、システムバスアダプタ１−３Ａ内がプロセッシ
ングユニットＢ１−２ｂに応答信号を一定の時間返さず
に、凍結させる。そのため、セレクタ１−１１によるク
ロック切り替え直後に発生する不安定なクロック信号を
基にプロセッシングユニットＢ１−２ｂを動作させない
ので、プロセッシングユニットＢ１−２ｂの誤動作を防
ぐことができるという効果がある。そのため、システム
の信頼性が高められる。
ングユニット１−２が１つのシステムに利用された場合
の構成を示している。図１９において、図１と同一の符
号は、同一又は相当の部分を表す。１−３Ａは図１にお
ける多数決ユニット１−３の代わりの役割を果たすもの
で、プロセッシングユニットＢ１−２ｂとシステムバス
１−４とのインターフェースを司り、切り替え制御回路
１−１２によってセレクタ切り替え信号が出力を変化さ
せると、システムバスアダプタ１−３Ａ内がプロセッシ
ングユニットＢ１−２ｂに応答信号を一定の時間返さず
に、凍結させる。そのため、セレクタ１−１１によるク
ロック切り替え直後に発生する不安定なクロック信号を
基にプロセッシングユニットＢ１−２ｂを動作させない
ので、プロセッシングユニットＢ１−２ｂの誤動作を防
ぐことができるという効果がある。そのため、システム
の信頼性が高められる。
【０１１１】
【発明の効果】この発明によるプロセッサシステムによ
れば、クロック信号の異常を検知するクロック異常検出
器と、クロック信号を受けて作動するプロセッサと、こ
のプロセッサの動作異常を検知するプロセッサ異常検出
器と、プロセッサ又はクロックの故障を診断する故障診
断部と、を有することにより、プロセッサ異常検出器の
出力が異常を示し、上記クロック異常検出器の出力が異
常を異常を示していないときにはプロセッサの故障診断
テスト処理を行い、上記クロック供給器の出力が異常を
示したときにはプロセッサの故障診断テスト処理を行わ
ないので、故障発生時の異常検出にかかる時間を少なく
することができ、プロセッサを高速に復旧させることが
できる。
れば、クロック信号の異常を検知するクロック異常検出
器と、クロック信号を受けて作動するプロセッサと、こ
のプロセッサの動作異常を検知するプロセッサ異常検出
器と、プロセッサ又はクロックの故障を診断する故障診
断部と、を有することにより、プロセッサ異常検出器の
出力が異常を示し、上記クロック異常検出器の出力が異
常を異常を示していないときにはプロセッサの故障診断
テスト処理を行い、上記クロック供給器の出力が異常を
示したときにはプロセッサの故障診断テスト処理を行わ
ないので、故障発生時の異常検出にかかる時間を少なく
することができ、プロセッサを高速に復旧させることが
できる。
【０１１２】さらに、複数のプロセッサと、これら複数
のプロセッサの出力信号の異常を検出するプロセッサ異
常検出器と、クロック信号を発生させる複数のクロック
供給器と、これら複数のクロック信号から１つの選択ク
ロック信号を選択してプロセッサに出力するとともに、
クロック異常信号によって選択中の上記クロック信号を
他の上記クロック信号に切り替えるセレクタと、上記選
択クロック信号の異常を検知して上記クロック異常信号
を出力するクロック異常検出器と、このプロセッサ異常
検出器の出力が異常を示し、上記クロック異常検出器の
出力が異常を異常を示していないときに、上記プロセッ
サの故障診断テスト処理を行い、上記クロック供給器の
出力が異常を示したときには上記プロセッサの上記故障
診断テスト処理を行わない故障診断部と、を有すること
により、プロセッサ異常検出器の出力が異常を示し、上
記クロック異常検出器の出力が異常を異常を示していな
いときにはプロセッサの故障診断テスト処理を行い、上
記クロック供給器の出力が異常を示したときにはプロセ
ッサの故障診断テスト処理を行わないので、故障発生時
の異常検出にかかる時間を少なくすることができ、プロ
セッサを高速に復旧させることができる。
のプロセッサの出力信号の異常を検出するプロセッサ異
常検出器と、クロック信号を発生させる複数のクロック
供給器と、これら複数のクロック信号から１つの選択ク
ロック信号を選択してプロセッサに出力するとともに、
クロック異常信号によって選択中の上記クロック信号を
他の上記クロック信号に切り替えるセレクタと、上記選
択クロック信号の異常を検知して上記クロック異常信号
を出力するクロック異常検出器と、このプロセッサ異常
検出器の出力が異常を示し、上記クロック異常検出器の
出力が異常を異常を示していないときに、上記プロセッ
サの故障診断テスト処理を行い、上記クロック供給器の
出力が異常を示したときには上記プロセッサの上記故障
診断テスト処理を行わない故障診断部と、を有すること
により、プロセッサ異常検出器の出力が異常を示し、上
記クロック異常検出器の出力が異常を異常を示していな
いときにはプロセッサの故障診断テスト処理を行い、上
記クロック供給器の出力が異常を示したときにはプロセ
ッサの故障診断テスト処理を行わないので、故障発生時
の異常検出にかかる時間を少なくすることができ、プロ
セッサを高速に復旧させることができる。
【０１１３】加えて、クロック異常検出器若しくは上記
プロセッサ異常検出器からの低優先度の割込信号によっ
て処理を開始し、故障診断テスト処理を行うか否かを判
断することを特徴とする故障診断部を有することによ
り、クロック切り替えによりプロセッサは正常に動作
し、より優先度の高い処理を正常かつ優先的に実行する
ため、より重要な実行中の処理を中断することなく故障
診断が行え、プロセッサ装置の信頼性を高めることがで
きる。
プロセッサ異常検出器からの低優先度の割込信号によっ
て処理を開始し、故障診断テスト処理を行うか否かを判
断することを特徴とする故障診断部を有することによ
り、クロック切り替えによりプロセッサは正常に動作
し、より優先度の高い処理を正常かつ優先的に実行する
ため、より重要な実行中の処理を中断することなく故障
診断が行え、プロセッサ装置の信頼性を高めることがで
きる。
【０１１４】さらに、上記セレクタによる上記クロック
信号の切り替えが起きたときから予め定められた時間ま
で、上記プロセッサの動作を停止させる凍結回路を有す
ることにより、クロック信号の供給が不安定なときはプ
ロセッサを停止ししているため、クロック切り替え時に
多発しがちなクロック異常による故障診断処理を防ぎ、
さらにプロセッサを高速に復旧させることができる。
信号の切り替えが起きたときから予め定められた時間ま
で、上記プロセッサの動作を停止させる凍結回路を有す
ることにより、クロック信号の供給が不安定なときはプ
ロセッサを停止ししているため、クロック切り替え時に
多発しがちなクロック異常による故障診断処理を防ぎ、
さらにプロセッサを高速に復旧させることができる。
【０１１５】また、この発明よる故障診断方法は、プロ
セッサの出力に異常があるかを判断するプロセッサ異常
検知ステップと、クロック信号に異常があるかどうかを
検知するクロック信号異常検知ステップと、上記プロセ
ッサ異常検出ステップの検知結果が異常を示し、かつ、
上記クロック信号異常検知ステップの検知結果が異常を
示していないときにプロセッサの故障を診断するプロセ
ッサ故障診断ステップと、上記クロック信号異常検知ス
テップの検知結果が異常を示したときは上記プロセッサ
故障診断ステップを行わないプロセッサ故障診断スキッ
プステップを有することにより、クロック信号に異常が
発生したときは時間のかかるプロセッサ診断処理を行わ
ないので、クロック異常が発生した場合の故障診断処理
を高速に行うことができる。
セッサの出力に異常があるかを判断するプロセッサ異常
検知ステップと、クロック信号に異常があるかどうかを
検知するクロック信号異常検知ステップと、上記プロセ
ッサ異常検出ステップの検知結果が異常を示し、かつ、
上記クロック信号異常検知ステップの検知結果が異常を
示していないときにプロセッサの故障を診断するプロセ
ッサ故障診断ステップと、上記クロック信号異常検知ス
テップの検知結果が異常を示したときは上記プロセッサ
故障診断ステップを行わないプロセッサ故障診断スキッ
プステップを有することにより、クロック信号に異常が
発生したときは時間のかかるプロセッサ診断処理を行わ
ないので、クロック異常が発生した場合の故障診断処理
を高速に行うことができる。
【図１】 本発明の実施例１の全体構成を示すブロック
図である。
図である。
【図２】 本発明の実施例１の復旧処理を説明するフロ
ーチャートである。
ーチャートである。
【図３】 本発明の実施例１の故障検出処理を説明する
フローチャートである。
フローチャートである。
【図４】 本発明の実施例１の故障検出処理を説明する
フローチャートである。
フローチャートである。
【図５】 本発明の実施例１の図１におけるＰＬＬ回路
および電圧比較回路の内部構成を示す図である。
および電圧比較回路の内部構成を示す図である。
【図６】 本発明の実施例１の図５におけるＰＬＬ回路
の出力波形を示す図である。
の出力波形を示す図である。
【図７】 本発明の実施例１の図５におけるＰＬＬ回路
の出力波形を示す図である。
の出力波形を示す図である。
【図８】 本発明の実施例１の図１における切り替え制
御回路の内部構成を示すブロック図である。
御回路の内部構成を示すブロック図である。
【図９】 本発明の実施例１の図１における多数決ユニ
ットの内部構成を示すブロック図である。
ットの内部構成を示すブロック図である。
【図１０】 本発明の実施例１の図４における多数決回
路の内部構成を示す図である。
路の内部構成を示す図である。
【図１１】 本発明の実施例１の図５における比較回路
の内部構成を示す図である。
の内部構成を示す図である。
【図１２】 本発明の実施例１の図５におけるエラー判
別回路の内部構成を示す図である。
別回路の内部構成を示す図である。
【図１３】 本発明の実施例１の図５における選択回路
の内部構成を示す図である。
の内部構成を示す図である。
【図１４】 本発明実施例１の図５の多数決回路の動作
を示す図である。
を示す図である。
【図１５】 本発明の実施例１の図４における機能回路
の内部構成を示す図である。
の内部構成を示す図である。
【図１６】 本発明の実施例１の図４における凍結回路
の内部構成を示す図である。
の内部構成を示す図である。
【図１７】 本発明の実施例１の図１１における障害検
出回路の真理値表を示す図である。
出回路の真理値表を示す図である。
【図１８】 本発明の実施例１における故障部位の特定
を示す図である。
を示す図である。
【図１９】 本発明の実施例２の全体構成を示すブロッ
ク図である。
ク図である。
【図２０】 従来の冗長化プロセッサシステムの構成を
示すブロック図である。
示すブロック図である。
【図２１】 従来の故障診断及び復旧処理を説明するフ
ローチャートである。
ローチャートである。
１−１ 冗長クロック装置、 １−２ａ〜ｃ プロセッ
シングユニット、 １−３ 多数決ユニット、 １−４
システムバス、 １−５ 主記憶メモリ、１−６ 入
出力バスアダプタ、 １−７ Ｉ／Ｏ装置、 １−８
割込制御回路、 １−１０ａ・ｂ クロック発生器、
１−１１ セレクタ、 １−１２ 切替制御回路、 １
−１３ａ〜ｃ ＰＬＬ回路、 １−１４ 電圧比較回路
ａ〜ｃ、 １−１７ クロック信号、 １−１８ 電圧
比較回路出力、 １−２１ セレクタ選択信号、 １−
２４ａ〜ｃ プロセッサバス信号、 １５−８ クロッ
ク切替監視タイマ
シングユニット、 １−３ 多数決ユニット、 １−４
システムバス、 １−５ 主記憶メモリ、１−６ 入
出力バスアダプタ、 １−７ Ｉ／Ｏ装置、 １−８
割込制御回路、 １−１０ａ・ｂ クロック発生器、
１−１１ セレクタ、 １−１２ 切替制御回路、 １
−１３ａ〜ｃ ＰＬＬ回路、 １−１４ 電圧比較回路
ａ〜ｃ、 １−１７ クロック信号、 １−１８ 電圧
比較回路出力、 １−２１ セレクタ選択信号、 １−
２４ａ〜ｃ プロセッサバス信号、 １５−８ クロッ
ク切替監視タイマ
Claims (5)
- 【請求項１】 クロック信号を出力するクロック供給器
と、上記クロック信号の異常を検出するクロック異常検
出器と、上記クロック信号を受けて作動するプロセッサ
と、このプロセッサの動作異常を検出するプロセッサ異
常検出器と、このプロセッサ異常検出器の出力が異常を
示し、上記クロック異常検出器の出力が異常を示してい
ないときに、上記プロセッサに対し故障診断テスト処理
を行うとともに、上記クロック異常検出器の出力が異常
を示したときには上記故障診断テスト処理を行わない故
障診断部と、を備えたプロセッサ装置。 - 【請求項２】 複数のプロセッサと、これら複数のプロ
セッサの動作異常を検出するプロセッサ異常検出器と、
クロック信号をそれぞれ発生する複数のクロック供給器
と、これら複数のクロック供給器の出力する複数のクロ
ック信号から１つを選択クロック信号として選択して上
記複数のプロセッサに出力するとともに、外部からの異
常信号によって選択中のクロック信号を他のクロック信
号に切り替えるセレクタと、上記選択クロック信号の異
常を検出してクロック異常信号を発生し上記セレクタに
対して出力するクロック異常検出器と、上記プロセッサ
異常検出器の出力が異常を示し、上記クロック異常検出
器の出力が異常を示していないときに、上記プロセッサ
に対し故障診断テスト処理を行い、上記クロック異常検
出器の出力が異常を示したときには上記故障診断テスト
処理を行わない故障診断部と、を備えたプロセッサ装
置。 - 【請求項３】 上記故障診断部は、上記クロック異常検
出器が異常を検出したときに出力する低優先度の割込信
号によって処理を開始し、上記故障診断テスト処理を行
うか否かを判断することを特徴とする請求項１又は請求
項２のいずれかに記載の記載のプロセッサ装置。 - 【請求項４】 上記セレクタによる上記クロック信号の
切り替えが起きたときから予め定められた時間まで、上
記プロセッサの動作を停止させる凍結回路を備えたこと
を特徴とする請求項２に記載のプロセッサ装置。 - 【請求項５】 プロセッサの出力に異常があるかどうか
を判断するプロセッサ異常検知ステップと、クロック信
号に異常があるかどうかを検知するクロック信号異常検
知ステップと、上記プロセッサ異常検出ステップの検知
結果が異常を示し、かつ、上記クロック信号異常検知ス
テップの検知結果が異常を示していないときにプロセッ
サの故障を診断するプロセッサ故障診断ステップと、上
記クロック信号異常検知ステップの検知結果が異常を示
したときは上記プロセッサ故障診断ステップを行わない
プロセッサ故障診断スキップステップを有するプロセッ
サ故障診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038391A JPH08235015A (ja) | 1995-02-27 | 1995-02-27 | プロセッサ装置並びにプロセッサ故障診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038391A JPH08235015A (ja) | 1995-02-27 | 1995-02-27 | プロセッサ装置並びにプロセッサ故障診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235015A true JPH08235015A (ja) | 1996-09-13 |
Family
ID=12523991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7038391A Pending JPH08235015A (ja) | 1995-02-27 | 1995-02-27 | プロセッサ装置並びにプロセッサ故障診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08235015A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208112B1 (en) | 1998-12-28 | 2001-03-27 | Grundfos A/S | Method for controlling a voltage/frequency converter controlled single-phase or polyphase electric motor |
| US7225355B2 (en) | 2002-07-12 | 2007-05-29 | Nec Corporation | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof |
| JP2009534738A (ja) * | 2006-04-21 | 2009-09-24 | ハネウェル・インターナショナル・インコーポレーテッド | フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング |
| JP2009265711A (ja) * | 2008-04-22 | 2009-11-12 | Hitachi High-Technologies Corp | 制御システム |
| US7751310B2 (en) | 2004-12-20 | 2010-07-06 | Nec Corporation | Fault tolerant duplex computer system and its control method |
| JP2013114589A (ja) * | 2011-11-30 | 2013-06-10 | Seiko Epson Corp | マイクロコントローラー |
-
1995
- 1995-02-27 JP JP7038391A patent/JPH08235015A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208112B1 (en) | 1998-12-28 | 2001-03-27 | Grundfos A/S | Method for controlling a voltage/frequency converter controlled single-phase or polyphase electric motor |
| US7225355B2 (en) | 2002-07-12 | 2007-05-29 | Nec Corporation | Fault-tolerant computer system, re-synchronization method thereof and re-synchronization program thereof |
| US7751310B2 (en) | 2004-12-20 | 2010-07-06 | Nec Corporation | Fault tolerant duplex computer system and its control method |
| JP2009534738A (ja) * | 2006-04-21 | 2009-09-24 | ハネウェル・インターナショナル・インコーポレーテッド | フォールト・トレランス・コンピューティング・システムにおけるエラー・フィルタリング |
| JP2009265711A (ja) * | 2008-04-22 | 2009-11-12 | Hitachi High-Technologies Corp | 制御システム |
| JP2013114589A (ja) * | 2011-11-30 | 2013-06-10 | Seiko Epson Corp | マイクロコントローラー |
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