JPH0773063A - テスト停止後テスト中の装置での励起を維持する装置 - Google Patents

Abstract

(57)【要約】 【目的】 現在のテストが停止され且つ電源が未だに接
続されている場合にＤＵＴへの励起を維持する方法を提
供する。 【構成】 本発明を組込んだテスタシステムがテストが
停止したことを検知すると、それはテスト中の装置即ち
ＤＵＴへ対して一連の信号励起を印加する。このこと
は、電源へ接続されている場合に連続的な機能励起を必
要とするファミリの装置が破壊されることから保護す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積電子回路をテスト
するための自動テスト装置に関するものであって、更に
詳細には、例えばＲＩＳＣ電子回路又はフェーズロック
ループ（ＰＬＬ）を具備する電子回路等の進んだ高性能
装置をテストするテストシステムに関するものである。

【０００２】

【従来の技術】例えばデジタルイクイッピメントコーポ
レイションの２１０６４（アルファＡＸＰとしても知ら
れている）及びミップス社のＲ４０００／４４００プロ
セサ等の新しいスーパーパイプライン型の高性能ＲＩＳ
Ｃプロセサの開発と共に、これらの装置をテストするこ
とに関する新たな問題が表面化した。これらの装置は何
等の機能的励起入力なしでパワー即ち電力が印加される
ことを許容することが可能なものではない。何等の機能
的励起入力なしでこれらの装置にパワーが印加される
と、これらの装置を壊滅的な高パワー散逸モードとさ
れ、テスト中の装置の内部回路に厳しい損傷を発生させ
る場合がある。この問題は、これらの高性能装置より前
のＬＳＩ／ＶＬＳＩ装置の場合には全く発生するもので
はなかった。このような状況は、最近のＬＳＩ／ＶＬＳ
Ｉテスタの動作を説明することによってよりよく理解す
ることが可能である。

【０００３】最近のＬＳＩ／ＶＬＳＩテスタにおいて
は、機能的テストが開始されると、テスタのローカルメ
モリ内に格納されているテストベクトルがあるプログラ
ムされているスタート位置から実行を開始する。これら
のテストベクトルはフォーマット化されており且つタイ
ミング発生器からタイミングが印加される。その後に、
同期されフォーマット化されたテストベクトルがテスト
中の装置即ちＤＵＴへ印加される。機能的な障害が発生
すると、通常機能的テストはアボート即ち中断され、そ
のことはテスト中の装置に対して更なる励起が印加され
ることがないことを意味している。特別エラー捕獲メモ
リを具備している幾つかのテスタにおいては、その障害
は捕獲メモリ内に記録させることが可能であり且つ中断
することなしにテストを継続して行なうことが可能であ
る。いずれの場合においても（即ち、捕獲メモリが設け
られているかいないかに拘らず）、真理値表内の最後の
テストベクトルが実行されると、更なるテストベクトル
の印加は停止される（即ち、テスト中の装置に対して更
なる励起が印加されることはない）。この時点におい
て、上述した種類の装置から迅速にパワーが取除かれな
い場合には、テスト中の装置はテストシステムによって
損傷されることとなる。

【０００４】装置のテスト及び／又は特性付けの期間中
において、完全に良好なる装置が機能テストに不合格と
なる場合がある。例えば、このことは、テストプログラ
ムが必要とされる最も高い速度のビンにおける機能テス
トを稼動しようとする場合に装置の速度ソーティングを
実施する場合にしばしば発生する。その装置が充分に高
速なものでない場合には、機能テストの期間中あるラン
ダムの点において不合格となる。

【０００５】上述した問題を解決する１つの態様は、テ
スト中の装置へのパワーを切断することである。然しな
がら、このような解決方法は多くの場合において実現可
能なものでない場合がある。例えば、装置に関してタイ
ミング余裕特性付け又はシュモー（ｓｈｍｏｏ）プロッ
トを実施する場合に、テストシステムが装置動作の合格
／不合格境界に収束する間に良好な装置に関して多くの
機能障害が発生する。この場合には、５１２×５１２個
の点のシュモープロットは、その装置に関して２６２，
１４４個の別個の機能テストを実施することを必要とす
る。上述した種類の装置の場合には、装置を損傷させな
いためにはそれだけ多くのパワーアップ／パワーダウン
サイクルが必要となる。パワーアップ又はパワーダウン
サイクルを実施するために１ミリ秒が必要であると仮定
すると、シュモープロットはテスト中の装置をパワーオ
ンさせるサイクル動作のために殆ど９分のテスタ時間を
必要とする。明らかに、このことは、非生産的で且つ浪
費される時間を非常に大きなものとさせることとなり、
そのことはテスト動作のオーバーヘッドコストに付加さ
れるとこととなる。

【０００６】現在のところ、既存のテスタのいずれもが
上述した問題を完全に対処するものではない。然しなが
ら、その他のテスト問題を解決するために前の世代のＡ
ＴＥシステム即ち自動テストシステムにおいては遠回し
に関係した特徴が表われている。

【０００７】例えばフェアチャイルドセントリ６００ラ
インのテスタ（現在は、本出願人であるシュルンベルジ
ェテクノロジーズインコーポレイテッドにより所有され
ている）は、図１に従来技術として示した如くテストプ
ログラムがテストベクトルの「マイナーループ」を定義
することの可能なモードを有している。図１はローカル
メモリ３０を示しており、それはテスト中の装置即ちＤ
ＵＴへ印加すべき一連のテストベクトルを格納してい
る。テストプログラムはアドレス位置３２においてテス
トの開始を表わすために開始アドレスレジスタ３４をロ
ードする。テストプログラムはプログラム内のある予め
定めた期間においてアドレス位置３６と４０との間にマ
イナーループを特定する。マイナーループは、ライン３
８で示した如く、逐次的な実行を介して到達される。

【０００８】このようなマイナーループを使用する典型
的な場合は、古いＰＭＯＳ及びＮＭＯＳマイクロプロサ
をテストする場合である。テストプログラムは第一シリ
ーズのテストベクトルを介して稼動され、次いで別のシ
リーズのものを再ロードすることを所望する場合があ
る。再ロード期間中に、ＰＭＯＳ及びＮＭＯＳ装置がそ
れらの状態を失うことがないようにそれらの装置の内部
メモリへの信号励起はマイナーループによって維持され
る。新たなテストベクトルがロードされると、適宜のモ
ードレジスタ内へ値をローディングさせることによって
テストプログラムはマイナーループから脱出し、それは
テストにおける次のクロックサイクルで動作可能状態と
なる。マイナーループから脱出した後に、停止アドレス
レジスタ４４によって特定されるアドレス４２へ到達し
テストの終了を表わすまで、テストベクトルは再度実行
される。

【０００９】更に、フェーズロックループ（ＰＬＬ）を
組込んだ装置も、新たなテストベクトルがパターンメモ
リ内にロードされている間にＰＬＬ周波数がドリフトす
ることを防止するために、この能力を使用することが可
能である。

【００１０】注意すべきことであるが、「マイナールー
プ」機能は、テストベクトル実行がループの開始位置に
到達した場合にのみ活性化させることが可能である。テ
ストベクトル実行がこれらの位置に到達しない場合には
（即ち、テスト中の装置がより前の位置において不合格
となる場合）、テストパターンはこのループにエンター
することはない。より新しいテストシステムアーキテク
チュアでは、複数個のループ位置か又は単一ベクトルの
不定の繰返しが同一の機能を達成することを可能として
いる。然しながら、テストベクトル実行をこれらのルー
プ又は単一ベクトル繰返しの位置へ到達させることがな
お且つ必要である。このシステムにおいては、「マイナ
ーループ」が喚起されると、テストプログラムによって
修正するためにローカルメモリを使用することが可能で
あるが、継続してタイミングシステムが使用され、従っ
て新たなプログラム値はタイミング発生器内にエンター
させることは出来ない。

【００１１】第二システムは図２に従来技術として示し
た如く「自走クロック」（ＦＲＣ）５０を組込んだ第二
の構成を使用している。この構成は、最初にシュルンベ
ルジェＳ２０／Ｓ２１シリーズのテスタで開発され且つ
使用されたものである。ＦＲＣ５０はマルチプレクサ回
路５２を介してＤＵＴのクロック入力へ印加される。メ
モリ５４内のタイミング値がテスト期間メモリ６０によ
ってプログラムされるテスト期間発生回路５８の制御化
においてタイミング発生器５６を介してピンへ印加され
る。機能テストを稼動した後に、メモリ５４はＤＵＴへ
印加されるべきＤＣパラメータテストで再ロードされ
る。ＦＲＣは継続して稼動し、ＤＣテストを実行するの
に必要なクロック信号をＤＵＴへ印加させる。ＦＲＣは
この状態ではどのテストベクトルとも同期されていない
ので、新たな機能テストが印加される場合には（ＤＣテ
ストと対抗して）、システム全体がシャットダウンされ
且つ再開始されることが必要となる。最初の機能テスト
が終了した後はＦＲＣは非同期状態にあるので、ＤＵＴ
の最後の状態から再開することを可能とする構成は設け
られていない。機能テストの開始時においてはＦＲＣ５
０はタイミング発生器５６と一貫性を持って開始される
が、機能テストが終了した後においては、最早同期は存
在しない。このことはＦＲＣの使用を著しく削減する。
一般的に、このシステムにおいては、ＦＲＣ発生器は使
用中であるのでそれを再プログラムすることが出来ない
という点を除いて、ローカルメモリは、全てのタイミン
グ発生器と共に、プログラムの修正のために使用するこ
とが可能である。

【００１２】

【発明が解決しようとする課題】本発明は、既存のＡＴ
Ｅ（自動テスト）システムによっては提供されていない
新たなテスタの特徴を提供している。本発明は、最も新
しい世代の高性能ＲＩＳＣプロセサをテストする場合に
発生する上述した問題を対処すべく構成されている。本
発明は、テストシステムが新たなテストシーケンスを再
プログラムしている間又はテストシステムが、装置が不
合格であることを示している間に、テスト中の装置への
機能的入力励起を維持することを可能としている。この
ことは、テスト中の装置へ印加される通常の機能テスト
と同期された態様で行なわれる。

【００１３】

【課題を解決するための手段】本発明は、現在のテスト
が停止された後にテスト中の装置（ＤＵＴ）への励起を
維持する方法及び装置を提供している。本発明は、現在
のテストの差迫った停止を検知し且つＤＵＴが破壊され
ることを防止するために一連の信号励起「維持活性」
（信号励起）を供給する。テスタシステムがテスト中の
装置を継続してテストする準備がなされると、その維持
活性シーケンスは再開信号に応答して同期された対応で
テストシーケンスと置換される。

【００１４】本発明は、何等かのその他の励起信号なし
でパワーがＤＵＴへ印加されることによりテスト中の装
置が破壊されることを防止することが可能な自動テスタ
システムを提供している。好適実施例においては、本発
明は、３つのイベント即ち（１）現在のテストが完了し
たか（ホルト即ち停止）、（２）プログラマブルなホル
ト即ち停止が実行されたか（ホルト即ち停止）、又は
（３）テスト中の装置がテストに不合格であったか（不
合格）を検知することによってＤＵＴへの励起信号が停
止したか否かを検知する。これらのイベントのうちのい
ずれかが検知されると、本発明はＤＵＴへ維持活性信号
励起を印加する。一方、新たなテストが稼動されねばな
らない場合には、本発明は新たなテストシーケンスでシ
ステムをローディングするか又はシステムのメモリ内に
既に存在している新たなテストシーケンスの何れかを可
能とさせる。システムがテストを再開する準備がなされ
ると、システムはメモリ内のテストシーケンスで維持活
性信号シーケンスを同期的に置換し且つ継続して動作を
行なう。

【００１５】好適実施例においては、各ピンはイベント
シーケンス格納メモリ（ＥＳＳ）を有しており、それは
一度に４つのイベントを表わすエッジ及びタイミング情
報をデータレジスタへ供給する。フォーマッタが該レジ
スタからクロック出力されるデータを解釈し、且つそれ
をパターンメモリからのテストベクトルと結合させてＤ
ＵＴに対して信号シーケンスを印加する。イネーブルさ
れた維持活性条件を検知すると、一連の「維持活性」タ
イミング信号が発生されて維持活性状態へシーケンス動
作を行なう。維持活性シーケンスはイベントシーケンス
格納メモリからデータジレスタ内へロードされ、且つ該
レジスタ内への新たなデータのクロック動作がディスエ
ーブル即ち動作不能状態とされ、従ってそのシーケンス
は継続して繰返す。従って、必要な場合には、ＥＳＳア
ドレス入力の制御は再ローディングのためにＣＰＵへス
イッチされる。維持活性状態へ入ること及びそれから出
ることは維持活性状態へ入ること及び出ることの両方の
テストシーケンスと同期されている。

【００１６】従って本発明は、現在のテストが停止され
且つパワーがいまだに接続されている場合にＤＵＴへの
励起を維持する方法を提供することを目的としている。
このことはパワーが装置へ印加されている間に機能的励
起を必要とする装置をテスタシステムが損傷することを
防止することを可能としている。

【００１７】本発明の更に別の目的とするところは、多
数のパワーアップ／パワーダウン動作に対する必要性を
取除くことによって上述した装置のテストのコストを低
下する方法及び装置を提供することである。

【００１８】本発明の更に別の目的とするところは、Ｐ
ＬＬを包含する活性装置をテストする場合にＰＬＬの周
波数ドリフトを防止する方法及び装置を提供することで
ある。

【００１９】

【実施例】図３は一般的な従来のＡＴＥ（自動テスト）
システム１０を示したブロック図である。このシステム
は、中央処理装置（ＣＰＵ）１２と、高速セクション１
４と、テストヘッド１６と、ＤＣサブシステム２０とを
有している。ＣＰＵ１２はＡＴＥシステムの全体的な動
作を制御する。それは、ＣＰＵバス１３を介して高速セ
クション１４と通信を行ない且つテストを実行するため
に高速セクションへ種々の制御信号及びテストベクトを
供給する。高速セクション１４はライン１５を介してテ
ストヘッド１６へ異なるテストベクトルを印加する。テ
ストヘッドはピン１７上へＤＵＴへの励起信号を供給す
る。更に、それはテストヘッド１８を介してテストベク
トルに対するＤＵＴの応答を受取る。例えば、ＤＵＴ１
８がテストに不合格であると、その不合格であることを
表わす応答信号が高速セクションへ送給されて更なる検
討が行なわれる。

【００２０】図４は図３の高速セクション１４の簡単化
したブロック図である。ＣＰＵはモードレジスタ１０２
とステータスレジスタ１０４と通信を行なう。それは実
行すべき機能テストのタイプに関する情報（即ち、モー
ドビット）をモードレジスタ１０２ヘ送給する。更に、
テストのスタート即ち開始を表わす１個のビットがモー
ドレジスタ１０２内に存在することが可能である。一
方、ステータスレジスタ１０４は高速セクション１００
のステータスをＣＰＵへ供給する。例えば、機能的テス
トが実行中である場合には、ステータスレジスタ１０４
内の１個のビットは通常「テスタビジー」（ＴＢＵＳ
Ｙ）ステータスを示すか、又は「マッチモード」テスト
が実行中である場合には、ステータスレジスタ１０４内
の１個のビットはマッチ即ち一致が見つかったか否かを
表わす。更に、機能テストが終了すると、ステータスレ
ジスタ１０４はテストプロセスにおけるホルト即ち停止
に対する理由を表わす情報を保持する。装置が不合格で
あることにより現在のテストが停止する場合には、その
不合格の情報全体が高速セクション１００のその他の部
分に格納される。

【００２１】図３のＤＵＴ１８の各ピンは、図４に示し
た如く、個別的なフォーマット／応答ブロック１０６を
有している。パターンメモリ１０８（又は任意のその他
のパターン供給源）からのパターンデータ及びタイミン
グ及び期間発生器１１０及び１２２からのタイミング／
フォーマット情報は、フォーマット／応答ブロック１０
６を介してＤＵＴへ印加される。更に、フォーマット／
応答ブロック１０６はテストベクトルに対するＤＵＴの
応答を受取り且つそれを図３の高速セクション１４へ通
信する。図４のシステムは、テストベクトルに対する波
形フォーマット及びタイミング情報を結合するが、他の
システムは波形フォーマット及びタイミング情報を分離
する。これらのシステムにおいては、フォーマット情報
はタイミング発生器とは別個の専用のハードウエア内に
設けることが可能である。

【００２２】図４のフォーマット／応答ブロック１０６
は、フォーマットデータをＤＵＴ１８へ印加すべき図３
のテストヘッド１６へ送給する。フォーマット／応答ブ
ロック１０６は、更に、パターンメモリ１０８からＤＵ
Ｔの理論的応答を受取り、テストベクトルに対するＤＵ
Ｔの実際の応答と比較する。発生された応答がいずれか
のＤＵＴピンに対する理論的な応答とマッチ即ち一致し
ない場合には、フォーマット／応答ブロック１０６がラ
イン１５０を介してグローバル高速制御１１６へ「不合
格」信号を送給し、処理を行なう。

【００２３】メモリアドレスレジスタ（ＭＡＲ）１３８
はＤＵＴへ印加されるべき個別的なパターンベクトルの
位置を有している。このことは、ベクトルがパターンメ
モリ１０８から来ることを仮定している。そうでなけれ
ば、パターンがアルゴリズミックパターン発生器によっ
て発生される場合には、ＭＡＲ１３８はアルゴリズミッ
クパターン発生器（ＡＰＧ）によって使用するための次
のアルゴリズムに関する命令を指摘する。このようなＡ
ＰＧは大きなメモリ容量を有するＶＬＳＩ装置をテスト
するために使用される。然しながら、パターンが発生さ
れる本発明にとってはどうでもよいことである。

【００２４】パターンメモリ１０８と関連してシーケン
ス制御メモリ１２０が設けられている。それは適切なる
ベクトルの実行のために必要な付加的情報のみならずパ
ターンベクトルを使用すべき文脈を特定する非パターン
情報を有している。例えば、現在のベクトルが次のベク
トルへ前進する前に「Ｍ」回実行されねばならないか、
又はベクトルストリームにおいて条件付き又は無条件で
の分岐が存在することを定義する場合がある。シーケン
ス制御メモリ１２０のこの部分は、システムの高速セク
ションに対する「マイクロコード」として作用し且つ命
令デコーダ１３２によってデコードされる。

【００２５】シーケンス制御メモリ１２０は、更に、ベ
クトルタイプ選択（ＶＴＳ）情報を有している。この情
報は、時間値メモリ１２４及び期間値メモリ１２６内に
格納されている予め格納されたタイミング／フォーマッ
ト情報の何れがタイミング発生器１１０及び／又は期間
発生器１２２へ転送されるかを決定する。このことはフ
ォーマット／応答ユニット１０６によって使用するため
の異なる設定（各テストに対して）をタイミングシステ
ムが供給することを可能としている。異なる設定を供給
することの能力は、通常、「飛行中の時間スイッチン
グ」として知られている。

【００２６】例えば本願出願人のシュルンベルジェテク
ノロジイズインポーレイテッドによって製造されている
ＩＴＳ９０００等のあるシステムアーキテクチュアで
は、パターンメモリ１０８とシーケンス制御メモリ１２
０との間に１対１のマッピングを与える。その他のシス
テムはシーケンス制御メモリ１２０内に保持されている
情報がむしろまばらであり且つシーケンス制御メモリに
対してより少ないメモリ位置を割当てることを実現す
る。このことは、各機能的テスト期間中に、パターンベ
クトルと共に実効的なシーケンス制御ワードが定義され
るようにパターンベクトルとシーケンス制御情報との間
に論理的なマッピングを必要とする。

【００２７】図４のシステムは以下の態様で機能する。
ＣＰＵが第一テストベクトルのアドレスをＭＡＲ１３８
にロードする。次いで、ＣＰＵがモードレジスタ１０２
内へ開始ビットを書込んでテストをスタート即ち開始さ
せる。このことはＭＡＲ１３８の内容によってアドレス
されるＶＴＳ情報をシーケンス制御メモリ１２０からＭ
ＡＲ１３４及び１３６へ転送させることを開始させる。
ＭＡＲ１３４及び１３６はその情報を使用して、時間及
び期間発生器１１０及び１２２へそれぞれ転送される時
間値メモリ１２４及び期間値メモリ１２６内の適切なる
タイミング情報をアドレスする。次いで、グローバル高
速制御１１６が信号線１４０上に「ＲＵＮ」信号を発生
する。この信号は命令レコーダ１３２及び期間発生器１
２２へ供給される。この信号を受取ると、期間発生器１
２２は時間ゼロ（ＴＺ）信号を発生し、それはそのテス
トベクトルに対する期間の開始を表わす。テスト期間中
に、マルチプレクサ１１８，１２８，１３０の制御入力
へ供給されるＴＢＵＳＹ信号がアサート即ち活性化さ
れ、従ってそれは高速セクション１１４のＭＡＲへのＣ
ＰＵアクセスを阻止する。

【００２８】このテストプロセスは、グローバル高速制
御１１６が、例えばライン１３３上のホルト（ＨＡＬ
Ｔ）信号又はライン１５０上の不合格（ＦＡＩＬ）信号
等のテストを停止させるための信号を受取るまで継続し
て行なわれる。進行中のテストの動作を停止させる原因
は多数あり、そのうちの１つはＤＵＴがテストに不合格
となる場合である。システムの１つのタイプにおいて
は、不合格の場合には、何れかの装置ピンに対する最初
の不合格が高速セクション１１４によって認識されるや
否や機能テストが終了される。その他のシステムでは、
「蓄積エラー」モードとすることを可能とし、その場合
には、システムはテスト中のピンに対する不合格情報を
捕獲するための「捕獲メモリ」を有している。グローバ
ル高速制御１１６は全てのフォーマット／応答ユニット
からの全ての不合格（ＦＡＩＬ）信号の論理「ＯＲ」を
モニタする。不合格（ＦＡＩＬ）信号がアサート即ち活
性化されると、グローバル高速制御セクション１１６は
不合格が存在することを認識し且つＤＵＴ１１２へ機能
テストベクトルを更に印加することを停止する。このこ
とが発生すると、装置が破壊されることを防止するため
に、励起信号がＤＵＴ１１２へ印加されねばならない。
このことを達成するために、図５に示した如く、本発明
に基づいてシステムが修正されねばならない。

【００２９】包括的維持活性テスタ 図５は本発明を実現するために修正された１４の包括的
高速セクションを示している。この修正は、システムの
通常の動作が終了した時に継続してシステムがＤＵＴを
励起状態とさせることを可能とする。図３における高速
セクション１４の構成要素に加えて、図５の高速セクシ
ョン２００は、ランタイムタイミング回路２０４と、保
持用レジスタ２２０及び２２２と、マルチプレクサ２１
２，２３６，２３８と、「ＡＮＤ」ゲート２４０乃至２
４６とを有しており、本発明を実現している。ランタイ
ムタイミング回路２０２は、高速セクション２００にお
いて維持活性モードへ入るか又はそれから抜け出るパイ
プライン型の同期した遷移を与えるために一連の逐次的
なタイミング信号を供給する。図９及び１０はこの遷移
を示したタイミング線図である。更に、新たな信号ビッ
ト即ち「維持活性モードイネーブル（ＭＡＭＥ）」がモ
ードレジスタ２０６へ付加されており、何れかの特定の
テストに対して（例えば、ＲＩＳＣプロセサがテスト中
である場合）システムが維持活性機能を所望するか否か
を決定することを可能とさせる。モードレジスタ２０６
はこの情報を信号線２５０を介してグローバル高速制御
２０８へ転送する。

【００３０】図９に示した如く、クロック信号９０２は
テスタシステムによって発生され、特定のテスト期間は
時間ゼロ（ＴＺ）信号９０４によって表示される。各テ
スト期間中に、例えば信号９０６等の特定のテスト信号
がＤＵＴの各ピンへ印加される。これは単一のパルス、
異なる幅の一連のパルス等とすることが可能である。上
述した如く、信号９０８等の不合格又は停止信号を検知
することにより、維持活性モードへエンターすることが
可能である（注意すべきことであるが、図９においてパ
ルスとして多数の信号が示されているが、それらはマル
チビットコード又はその他の信号とすることが可能であ
り、タイミング線図は信号の特定の値ではなくタイミン
グを示すことを意図したものである）。

【００３１】高速セクション２００は、以下の条件のう
ちのいずれか１つが充足される場合に維持活性動作モー
ドへエンターする。即ち、ＤＵＴがシステムによって予
測される通りに応答しない場合（ＦＡＩＬ）、現在の機
能テストが問題なく完了した場合（ＨＡＬＴ）、又は命
令デコーダ２１０がシーケンス制御メモリ２１４からプ
ログラムされているＨＡＬＴ命令をフェッチした場合
（ＨＡＬＴ、尚プログラマが任意の数の理由により一時
的にテストを停止することを所望する場合）である。Ｆ
ＡＩＬ即ち不合格の一例は、ＤＵＴが「マッチモード」
タイプの機能テストに適切に応答しない場合であり、そ
のことは、テスト中の装置がマッチシーケンスに対して
正確に応答しないことを示しており、且つ捕獲メモリは
使用されず、またプログラマは「ノーマッチ（一致な
し）」情報を格納する代わりにテストを停止させること
を所望する。

【００３２】これらの条件のうちの１つが発生すると、
グローバル高速制御回路２０８がライン２５３及び２６
３を介して図５に示したＨＡＬＴ信号又はＦＡＩＬ信号
の何れかを受取る。グローバル高速制御回路２０８はラ
イン２５２上に「維持活性グローバル」（ＭＡＧ）信号
を発生する（図９における信号９１０）。このＭＡＧ信
号に応答して、命令デコーダ２１０はライン２５４上に
「ＴＺタイプ」と呼ばれるテスタサイクルに対する特別
のタイプの資格付け信号を発生する（図９における信号
９１２）。この信号は、高速セクション内の他の要素に
対して、システムが通常のモードにあるか又は維持活性
モード、即ちＴＺ信号が解釈されるべきである状態にあ
るか否かを伝達する。ライン２５４上のＴＺタイプ信号
を検知すると、ランタイムタイミング回路２０４がライ
ン２５６上に「維持活性ローカル」（ＭＡＬ）信号を発
生する（図９における信号９１４）。この信号はアクテ
ィブ低信号であり、それは維持活性動作に対し高速セク
ション２００を介して必要な情報を伝播させるために使
用される。

【００３３】図５の高速セクションは、ライン２５６上
のＭＡＬ信号を使用して、通常のテストベクトルの印加
を阻止し且つ維持活性テストベクトルを印加することを
可能とさせる。テストシステムが維持活性モードにエン
ターすると、通常の機能テスト（シーケンス制御メモリ
２１４内の）に対するＶＴＳ（ベクトルタイプ選択）が
レジスタ２６５内の予め格納されており且つユーザが定
義した維持活性ＶＴＳと置換されねばならない。マルチ
プレクサ２１２への制御入力としてライン２５６上のＭ
ＡＬ信号を使用して、高速セクションは維持活性ＶＴＳ
を選択し且つそれをシーケンス制御メモリ２１４からの
ＶＴＳの代わりにタイミングシステムへ送給する（図９
における信号９１６によって示されている）。このこと
は、実際に、ＭＡＬ信号がマルチプレクサ２１２へ印加
された後の次のクロックで発生し、その場合に維持活性
ＶＴＳは期間メモリ値２１８及び時間値メモリ２１６内
の値を選択し、それらの値は夫々保持用レジスタ２２２
及び２２０へロードされる（図９における信号９１８に
よって示されている）。

【００３４】維持活性ＶＴＳ情報は、時間値メモリ２１
６及び期間値２１８内のユーザによって選択されたタイ
ミング情報をアドレスする。タイミング値がデータ保持
用レジスタ２２０及び２２２内に存在すると、システム
はＭＡＬ信号を使用してデータ保持用レジスタ２２０及
び２２２へのＴＺ信号をディスエーブル即ち動作不能状
態とさせる。このことは維持活性動作期間中にタイミン
グ発生器２２４及び期間発生器２２６によって使用され
る保持用レジスタの内容を凍結させる。

【００３５】図９に示される如く、最後のテスト信号９
０６がＴＺ信号９２２で開始するテスト期間の期間中に
ＤＵＴへ印加される。ＴＺ信号９２４によって示される
その後のテスト期間において、維持活性シーケンス９２
６がその代わりにＤＵＴへ印加される。理解される如
く、このシステムは、ＤＵＴへテスト信号が印加される
ことのない期間は存在しないようにされており、最後の
テスト信号が印加された直後に維持活性テスト信号が印
加される。

【００３６】維持活性モード期間中にパターンメモリ２
２８は必要ではない。何故ならば、ＤＵＴへ供給される
信号のエッジ即ち端部は、パターンメモリを使用するこ
となしに定義することが可能だからである。パターンメ
モリは、テスト期間中に信号エッジの定義を繰返すか、
変化させる等のために使用される。これらの能力は単に
信号励起を維持するためには必要ではない。

【００３７】テストが進行中である状態とは反対に、維
持活性動作期間中に、ＣＰＵは高速システム２００の全
てのメモリへアクセスすることが可能である。従って、
ＣＰＵバスを介して、必要に応じて、シーケンス制御メ
モリ２１４、パターンメモリ２２８、時間値メモリ２１
６及び期間値メモリ２１８内に新たなテストのための情
報をロードすることが可能である。ＴＢＵＳＹ信号は、
通常、テストが開始した場合に、ＣＰＵからのメモリロ
ーディングを禁止する。信号ＭＡＬ又はＭＡＧは、この
機能をオーバーライドし、且つそれらが活性状態である
場合にはＣＰＵからのメモリローディングを行なうこと
を可能とする。ライン２５８上のＴＢＵＳＹ信号（図９
における信号９２０）は、維持活性ＶＴＳがメモリ２１
６及び２１８へ供給された後に、ＣＰＵバス及びＣＰＵ
クロックへスイッチオーバーするために使用される（図
９における信号９３０）。

【００３８】ＡＮＤゲート２４０及び２４２は、ライン
２５６上のＭＡＬ信号が活性状態である場合にのみ、Ｃ
ＰＵへの制御をスイッチするために使用することが可能
であることを確保する（ＭＡＬが維持活性ＶＴＳを選択
させる前にＴＢＵＳＹが選択を行なうことを防止するた
め）。維持活性動作期間中、ライン２５８上のＴＢＵＳ
Ｙ信号はマルチプレクサ２３０の制御入力へ供給され、
ＣＰＵバスがシーケンス制御メモリ２１４及びパターン
メモリ２２８をアドレスすることを可能とする。更に、
ＭＡＬ信号が活性状態である場合には、ＴＢＵＳＹがマ
ルチプレクサ２３２及び２３４を制御して、ＣＰＵが時
間値メモリ２１６及び期間値メモリ２１８をアドレスし
データを供給することを可能とし、且つそれはマルチプ
レクサ２３６及び２３８を制御してＣＰＵクロックをし
てＣＰＵバス上に存在するデータをストローブ入力させ
る。

【００３９】維持活性条件が最早必要でない場合には
（ＣＰＵが新たなテストを開始する準備がされている場
合）、ＣＰＵはモードレジスタ２０６内の開始モードを
アサート即ち活性化させることによって新たなテストの
開始に対する命令を送給する（図１０における信号１０
１０）。この開始信号２６０を受取ると、グローバル高
速制御２０８がライン２５２上のＭＡＧ信号を脱活性化
させ、維持活性動作の終了を伝達する（図１０における
信号１０１２）。命令デコーダ２１０が維持活性タイミ
ング信号を、維持活性モードの終了を表わすためにＴＺ
タイプ信号（図１０における信号１０１４）を変化させ
ることを包含する通常のテストをラン即ち稼動させるた
めに必要な信号で置換するための信号を送給する。ＴＺ
タイプ信号に応答して、ランタイムタイミング回路２０
４はライン２５６上のＭＡＬ信号（アクティブ低）を脱
活性化させる（図１０における信号１０１６）。維持活
性動作の後に使用されるパターン及びタイミング情報
は、維持活性動作期間中にメモリ内にロードされる新た
なテスト又は既存のテストのものとすることが可能であ
る。

【００４０】ＴＺタイプ信号に対する維持活性コード
は、維持活性モードから抜出るための同期信号として作
用する。システム全体にわたりテストをラン即ち稼動さ
せるために必要な情報の伝播を同期させるために、最初
に、ライン２５６上のＭＡＬ信号を同期又は再開信号、
ＴＺタイプに応答するランタイムタイミング回路２０４
によって脱活性化される。ＭＡＬ信号はマルチプレクサ
２１２の制御入力へ供給され、従ってシーケンス制御メ
モリ２１４からの新たなＶＴＳ情報は期間発生器及びタ
イミング発生器へ伝播することが可能である。マルチプ
レクサ２３２乃至２３８の制御入力におけるライン２５
６上のＭＡＬ信号が脱活性化されるので、次のＴＺ信号
は、タイミング情報をしてメモリ（信号１０１８）次い
で保持用レジスタ２２０及び２２２（信号１０２０）、
従ってタイミング発生器２２４及び期間発生器２２６へ
到達させる。これらのステップが完了すると、本システ
ムは通常の態様で機能テストを実施する準備がなされ
る。これらのステップが実施されると、グローバル高速
セクション２０８は信号ライン２６２上に「ＲＵＮ」信
号を発生してテストを開始させる（信号１０２２）。次
のＴＺ期間において、維持活性テスト信号９２６が図１
０に示した如く新たなテスト信号１０２６で置換され
る。注意すべきことであるが、上述したプロセス、即ち
維持活性動作に入ること及びそれから出ることは、一貫
し且つ継ぎ目のない態様で行なわれる。そのプロセスに
おいて、ＤＵＴは何等のストールン即ち盗まれたクロッ
クサイクルに遭遇することはない。

【００４１】別の実施例においては、レジスタ２６５内
に維持活性ＶＴＳを格納する代わりに、それはシーケン
ス制御メモリ２１４内のサブルーチンとすることが可能
である。ＦＡＩＬ又はＨＡＬＴ信号がこのサブルーチン
を選択させる。このサブルーチンに対するアドレスを有
する命令は、サブルーチンアドレスを格納するレジスタ
へ接続した入力を有するマルチプレクサを使用すること
によってシーケンス制御メモリ２１４からのアドレスと
置換させることが可能である。このアドレスは、命令デ
コーダ２１０へ供給され、該デコーダがシーケンス制御
メモリ２１４内のサブルーチンを選択する。このこと
は、更に、マルチプレクサ２１２，２３２，２３３に対
する必要性を取除く。適宜の値が保持用レジスタ２２
０，２２２内にロードされると、それらの入力はＭＡＬ
信号を使用してディスエーブル即ち動作不能状態とさせ
ることが可能であり、且つ全てのメモリはＣＰＵによっ
てアップデートさせることが可能である。

【００４２】ピンスライスアーキテクチュア維持活性構
成 図６はピンスライスアーキテクチュアを使用したＡＴＥ
システム３００を示している。このシステムはＤＵＴを
テストするために「イベントシーケンス」方法を使用し
ている。「イベント」は一対（Ｓ，Ｔ）であり、尚
「Ｓ」は状態であり且つ「Ｔ」はＳへの遷移に関係した
時間である。「イベントシーケンス」はこのような対の
時間順番付けリストである。このシステムは本発明を組
込むべく修正されている。注意すべきことであるが、必
要なＣＰＵ及びテスタシステムのその他の部分は図６に
は反映されていない。そこに示されているものは、本発
明を実施するためのテスタシステムの必要なモジュール
である。

【００４３】図６はグローバルセクション３０２と、
「Ｎ」ピンスライス（ＰＳ）セクション３０４と、ＤＵ
Ｔ３０６とを示している。「Ｎ」の数はＤＵＴが有する
ピンの数によって決定される。何故ならば、テスト中の
全てのピンに対して、１個のピンスライスセクションが
必要とされるからである。グローバルセクション３０２
はシステムの残部によって使用されるグローバル信号を
発生する。例えば、グローバルモジュール３０２は、テ
ストが停止したことを表わす表示を受取ると、あるグロ
ーバル信号を発生する。テストを停止させることとなる
条件は前にリストしたものと同一である。グローバルモ
ジュール３０２は、更に、個々のＰＳモジュール３０４
の維持活性部分によって使用される維持活性信号を発生
する。「グローバル信号」は、信号線３０８を介してＰ
Ｓセクション３０４へ通信される。ピンスライスセクシ
ョン３０４は、信号線３１０−３１３を介してＤＵＴ３
０６へ維持活性シーケンスを供給するためにグローバル
信号を使用する。

【００４４】図７及び８は維持活性能力を有するグロー
バルモジュール３０２及びピンスライスモジュール３０
４の夫々の実施例を示している。テスタの通常動作期間
中、メインシーケンス制御メモリ６１０はテストシーケ
ンスを格納する。このメモリは、逐次的に、図示してい
ない回路によってアドレスされ、バス６３２を介してデ
コード６１４へ供給されるＯＰコードを発生する。更
に、このメモリはマルチプレクサ６３６を介してバス６
３４上のベクタタイプ選択（ＶＴＳ）信号を、イベント
シーケンス開始メモリ６０６及びバス６３８の両方へ供
給し、それは図８の個々のピンスライス回路へ供給され
る。

【００４５】ライン６３２上のＯＰコードは、デコーダ
６１４をしてライン６２４上にＴＺタイプとして通常の
テスト信号を供給させる。バス６３４上のオペランド
は、メモリ６０６内のメモリ位置を選択し、それはその
テストに対するグローバル期間を定義する期間メモリ６
０８に対する適宜のメモリアドレスを供給する。このこ
とは、保持用レジスタ６１２へ供給されるライン６０９
上の出力信号で行なわれる。保持用レジスタ６１２の値
は、テスト期間カウンタ６１８及び期間バーニヤ加算器
６２０の両方へ供給される。テスト期間カウンタ６１８
は、グローバルテストの開始を表わす時間ゼロ（ＴＺ）
信号をライン６２６上に供給する。バーニヤ加算器６２
０は、ライン６４２上に期間バーニヤ値を供給し、それ
は基本的にグローバル期間の変化を可能とするためにＴ
Ｚ信号からのオフセットを与える。図８を参照すると、
ライン６３８上のグローバルＶＴＳ信号がイベントシー
ケンス開始メモリ７０４へ供給される。このメモリ内に
格納されたアドレスは、マルチプレクサ７１６を介して
アドレスレジスタ７１４へ出力され、そこで、それはイ
ベントシーケンス格納メモリ７０８をアドレスする。＋
１加算器７５１が、アドレスレジスタ７１４の出力とマ
ルチプレクサ７１６の入力との間に接続されており、一
連のアドレスを介してシーケンス動作するために使用す
ることが可能である。イベントシーケンス格納メモリ７
０８は、全てのピンスライスに対して異なるようにプロ
グラムすることが可能であり、メモリ位置アドレスは各
ピンスライスに対して異なるものを格納する（メモリ７
０４及び図７のメモリ６０６は、両方とも間接アドレス
動作のための付加的な柔軟性を与えるが、別の実施例の
場合には除去することが可能である）。ピンスライス用
の特定のデータがデータ出力レジスタ７１０へ供給さ
れ、それはフォーマッタ７１２によって解釈されて特定
の記述された波形をライン７３０を介してテスト中の装
置へ供給する。

【００４６】図７のグローバルモジュールからのライン
６２６，６２４，６４６，６４２上のＴＺ、ＴＺタイ
プ、ＣＬＫ及び期間バーニヤ信号は、図８のランタイム
タイミング回路７０２へ供給される。テストの通常の動
作期間中に、ランタイムタイミング回路７０２はランタ
イムシーケンス制御回路７０６へ信号を供給し、それは
ライン７３２上のアドレスクロック出力をマルチプレク
サ７１８を介してアドレスレジスタ７１４へ供給する。
更に、それは、ライン７３４上のデータ出力クロックを
ＡＮＤゲート７２０を介してデータ出力レジスタ７１０
へ供給する。更に、それは、ライン７３６上のクロック
信号をフォーマッタ回路７１２へ供給する。

【００４７】図７の実施例においては、モードビット
「維持活性」がＣＰＵ（ここには図示していない）によ
ってＣＰＵ制御及びモードレジスタ６０２内に書込まれ
る。このモードビットは、図５のモードレジスタ２０６
に書込まれるＭＡＭＥビットと同一である。このモード
ビットは、停止が発生する場合に、図７における回路の
挙動を修正する。このビットがアサート即ち活性化され
ると、それは機能テスト開始／停止モジュール６０４及
びメイン機能デコーダ６１４へ印加される。開始／停止
モジュール６０４が、前に概説した理由のために、ライ
ン６０５又は６０７の夫々の上において不合格（ＦＡＩ
Ｌ）又は停止（ＨＡＬＴ）信号を検知すると、それはメ
イン機能デコーダ６１４へのライン６３０上に維持活性
信号を発生する。不合格（ＦＡＩＬ）信号は、例えば図
８に示した如く、ピンスライスセクションから発生し、
その場合には、ＤＵＴへ接続されている比較及び不合格
回路７４０がライン７４２上に不合格（ＦＡＩＬ）信号
を発生する。図７はライン６０５上に不合格（ＦＡＩ
Ｌ）信号を発生するために、ＯＲゲート６４１において
ＯＲ処理される一連のライン７４２を示している。

【００４８】デコーダ６１４は、ライン６３２上のＭＡ
ＭＥビットが活性化される場合に、ライン６２４上のＴ
Ｚタイプ信号を維持活性モードを表わすように変化させ
ることによってライン２３０上の維持活性信号に応答す
る。更に、ライン６４８上の維持活性選択信号がデコー
ダ６１４によってマルチプレクサ６３６へ供給される。
マルチプレクサ６３６は、その信号に応答して、メイン
シーケンス制御メモリ６１０からの代わりに維持活性Ｖ
ＴＳレジスタ６５０からＶＴＳ値を選択する。これはラ
イン６３８上の維持活性モード期間中に使用するための
予め格納された所定のＶＴＳである。それは、グローバ
ルセクション（図７における６０６）及びピンスライス
（図８における７０４）の両方におけるイベントシーケ
ンス開始メモリをアドレスする。

【００４９】メモリ６０６は期間メモリ６０８をアドレ
スし、それはバス６０９を介して保持用レジスタ６１２
へ維持活性期間値を送給し、そこで、維持活性モードの
期間中に格納され且つテスト期間カウンタ６１８及び期
間バーニヤ加算器６２０へ繰返し印加される。その結
果、維持活性ＴＺ及び期間バーニヤ信号はライン６２６
及び６４２上へ供給される。

【００５０】図８を参照すると、維持活性状態におい
て、ＶＴＳ信号ライン６３８がメモリ７０４内において
維持活性シーケンスのアドレスを格納する位置を選択す
る。このアドレスは、マルチプレクサ７１６を介してア
ドレスレジスタ７１４へ供給され、そこで、それはイベ
ントシーケンス格納部７０８内の維持活性シーケンスを
アドレスする。次いで、この位置におけるこのシーケン
スは、データ出力レジスタ７１０へ供給され、そこで、
それはＤＵＴへ信号を供給するためにフォーマッタ７１
２へ印加させることが可能である。

【００５１】ランタイムタイミング回路７０２が維持活
性モードを表わすＴＺタイプ信号を受取ると、維持活性
モード期間中のライン６２６上のＴＺ信号によって表わ
される如く、その後のある時刻においてライン７３５上
にローカル維持活性信号を発生する。この信号は、マル
チプレクサ７１６をしてＣＰＵバスへ接続された入力７
２６を選択させ、ＣＰＵがイベントシーケンス格納メモ
リ７０８をアドレスすることを可能とする。この信号
は、維持活性アドレスがマルチプレクサを介して最初に
イベントシーケンス格納部７０８へパスすることを可能
とするために遅延される。ローカル維持活性信号もＡＮ
Ｄゲート７２０をディスエーブル即ち動作不能状態とさ
せて、データ出力レジスタ７１０の更なるクロック動作
を阻止し、従ってイベントシーケンス格納部７０８の出
力上の信号は、データ出力レジスタにおける維持活性シ
ーケンスに影響を与えることなしに、変化することが可
能である。従って、ＣＰＵは、データバス７２２上にＤ
ＵＴへ供給される維持活性シーケンスに影響を与えるこ
となしに、イベントシーケンス格納メモリ７０８内に書
込むべき新たなデータを供給することが可能である。

【００５２】維持活性シーケンスに対する所望のタイミ
ングは、図７の保持用レジスタ６１２によって定義され
る如く、グローバルモジュール内のＴＺ及び期間バーニ
ヤ値を使用して供給され、このタイミングはランタイム
シーケンス制御回路７０６へ供給され、該回路はライン
７３６上へフォーマッタ７１２へのクロックを供給する
ことが可能である。

【００５３】別の実施例においては、図７のレジスタ６
５０における特別の維持活性期間及び図８のメモリ７０
８における指定された維持活性シーケンスを使用する代
わりに、本システムは、単に、テストに関するシーケン
ス動作における最後の期間を使用し且つ維持活性期間中
ＤＵＴに対してこのことを繰返すことを維持することが
可能である。このことは特別のレジスタ又はメモリ内の
特別の位置をアドレスすることの必要性を取除く。

【００５４】維持活性動作が進行中に、ローカル維持活
性信号が、上述した如く、ＣＰＵアドレス線及びＥＳＳ
７０８をアドレスするためのＣＰＵクロック入力を選択
するために使用される。このことは、所望される場合に
新たなテストシーケンスがＣＰＵデータバス７２２を使
用した状態で、ＣＰＵがアドレスバス７２６及び再ロー
ドＥＳＳ７０８を介してアドレスレジスタ７１４を介し
ＥＳＳ７０８をアドレスすることを可能とする。ユーザ
は、維持活性モードにおいてメモリ内に新たなテストが
ロードされねばならないか否かを決定する。新たなテス
トがメモリ内にロードされない場合には、本システムは
メモリ内の既存の情報を使用してテストを再開する。例
えば、不合格の状態が発生すると、本システムは、メモ
リ内に新たなテストをロードするか又はロードしない場
合がある。

【００５５】ＣＰＵは、更に、例えばメインシーケンス
制御メモリ６１０、イベントシーケンス開始メモリ６０
６及び期間メモリ６０８等の図７のグローバルモジュー
ル内の種々のメモリを再ロードすることが可能である。
ＣＰＵがそれが所望するメモリをロードするか、又は検
査の結果不合格状態となり且つ維持活性モードの後テス
トを継続して行なうことを決定すると、テスタはテスト
モードに復帰する。

【００５６】ＣＰＵはテストシステムが維持活性モード
にある場合にはテストが再開されるべきであることを表
わすビットをモードレジスタ６０２内に書込む。このこ
とは、開始／停止モジュール６０４へ通信され、それは
維持活性モードからの抜け出すべきであることを表わす
信号をライン６３０を介してデコーダ６１４へ供給す
る。次いで、デコーダ６１４はライン６２４上のＴＺタ
イプ信号を変化させ、テスト動作が再開されるべきであ
ることを表わし、且つライン６４８上に信号を供給して
マルチプレクサ６３６がメインシーケンス制御メモリ６
１０から入力をとるようにスイッチさせる。メモリ６０
８からの新たなテスト期間は保持用レジスタ６１２へ供
給され且つそこから期間バーニヤ加算器６２０内のテス
ト期間カウンタ６１８へ供給されて新たなＴＺ及び期間
バーニヤ値を供給する。この新たなＶＴＳ信号は、マル
チプレクサ６３６を介してメインシーケンス制御メモリ
６１０から供給される。

【００５７】図８を参照すると、テストの再開始時に、
ライン６３８上の新たなＶＴＳ信号が、イベントシーケ
ンス開始メモリ７０４を介してマルチプレクサ７１６へ
供給される。ランタイムタイミング回路７０２へ供給さ
れるＴＺタイプ信号がライン７３５上のローカル維持活
性信号を脱活性化させ、マルチプレクサ７１６をイベン
トシーケンス開始メモリ７０４からの入力を選択する状
態へスイッチバックさせる。このアドレスは、アドレス
ジレスタ７１４を介してイベントシーケンス格納メモリ
７０８へ供給し、且つそこからデータ出力レジスタ７１
０へ供給することが可能である。ローカル維持活性信号
が除去されているので、ＡＮＤゲート７２０は最早クロ
ック信号を禁止することはなく、且つ新たなＴＺ及び期
間バーニヤ値によって供給される如く、クロック信号上
のタイミングはランタイムタイミング回路７０２を介し
てランタイムシーケンス制御回路７０６へ供給される。
この場合にも、維持活性動作へ入るプロセス及びそれか
ら出るプロセスは一貫性があり且つ継ぎ目のない態様で
行なわれる。

【００５８】本発明の方法及び装置は、ＰＬＬを使用す
る装置をテストする場合にも同様に適用することが可能
である。連続的な励起が存在することはＰＬＬ周波数が
ドリフトすることを防止し、ＰＬＬが入力周波数に関す
るロックを失うことを防止する。

【００５９】テストが停止した後にＤＵＴへの励起を維
持する方法及び装置を特定の実施例について説明した。
然しながら、本発明の技術的範囲を逸脱することなし
に、種々の変更を行なうことが可能であることは勿論で
ある。

【図面の簡単な説明】

【図１】 従来技術のセントリ６００に対するマイナー
ループを示した概略図。

【図２】 従来技術の自走クロック回路を示した概略
図。

【図３】 従来技術の包括的自動テスト装置（ＡＴＥ）
システムを示したブロック図。

【図４】 図３のＡＴＥシステムの包括的高速セクショ
ンを示したブロック図。

【図５】 本発明に基づいて修正された図４の高速セク
ションを示したブロック図。

【図６】 本発明を組込んだピンスライスアーキテクチ
ュアを具備するＡＴＥシステムを示したブロック図。

【図７】 図６のグローバルセクションを示したブロッ
ク図。

【図８】 図６の１個のピンスライスセクションを示し
たブロック図。

【図９】 図５の回路に対する維持活性モードへの同期
的遷移を示したタイミング線図。

【図１０】 図５の回路に対する維持活性モードから抜
出す場合の同期的遷移を示したタイミング線図。

【符号の説明】

１０ 自動テスト装置（ＡＴＥ）システム １２ ＣＰＵ １４ 高速セクション １６ テストヘッド ２０ ＤＣサブシステム １００ 高速セクション １０２ モードレジスタ １０４ ステータスレジスタ １０６ フォーマット／応答ブロック １０８ パターンメモリ １１０ タイミング発生器 １２０ シーケンス制御メモリ １２２ 期間発生器 １３４，１３６，１３８ ＭＡＲ ２００ 高速セクション ２０４ ランタイムタイミング回路 ２０６ モードレジスタ ２０８ グローバル高速制御 ２１０ 命令デコーダ ２１２，２３６，２３８ マルチプレクサ ２１４ シーケンス制御メモリ ２２０，２２２ 保持用レジスタ ２４０−２４６ ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 エグバート グリーブ アメリカ合衆国， カリフォルニア 94024， ロス アルトス， アルボール アベニュー 1400

Claims (26)

【特許請求の範囲】
1. 【請求項１】 テスト中の装置（ＤＵＴ）へ機能的入力
   テスト信号励起を与えるテスタシステムにおいてテスト
   停止後に前記ＤＵＴへの励起を維持する方法において、 前記テストの停止を検知し、 前記テストの停止を検知するとメモリ内に格納されてい
   る維持活性信号励起を前記ＤＵＴへ供給し、 再開信号を検知すると前記維持活性信号励起をテスト信
   号励起と同期的に置換させる、上記各ステップを有する
   ことを特徴とする方法。
2. 【請求項２】 請求項１において、更に、前記テスタシ
   ステムがテスト動作を再開する準備がなされている時を
   検知するステップ及び前記再開信号を発生するステップ
   を有することを特徴とする方法。
3. 【請求項３】 請求項２において、更に、維持活性動作
   イネーブルが活性化されたか否かを判別し、且つ前記テ
   ストの停止が検知され且つ前記維持活性動作イネーブル
   が活性化された場合にのみ前記維持活性信号励起を供給
   するステップを有することを特徴とする方法。
4. 【請求項４】 請求項３において、更に、 前記維持活性信号励起が前記ＤＵＴへ供給されている間
   にメモリ内に新たなテストベクトルを格納し、 前記再開信号が検知された後に前記新たなテストベクト
   ルによって表わされる新たなテスト信号励起を前記ＤＵ
   Ｔへ供給する、上記各ステップを有することを特徴とす
   る方法。
5. 【請求項５】 請求項４において、前記格納ステップ
   が、更に、 前記メモリのアドレス入力をＣＰＵアドレスバスへ結合
   させ、 前記メモリのデータ入力をＣＰＵデータバスへ結合さ
   せ、 前記メモリのクロック入力をＣＰＵクロック信号へ結合
   させる、上記各ステップを有することを特徴とする方
   法。
6. 【請求項６】 請求項５において、前記結合ステップの
   各々がマルチプレクサをスイッチングさせることを特徴
   とする方法。
7. 【請求項７】 請求項１において、更に、 前記維持活性信号励起の表示を所定のメモリ位置内に格
   納し、 前記テストの停止が検知されると前記所定のメモリ位置
   へアクセスする、上記各ステップを有することを特徴と
   する方法。
8. 【請求項８】 請求項７において、異なる維持活性信号
   励起が別個に複数個のピンスライスメモリ内に格納され
   ており且つ前記ＤＵＴの各ピンへ供給され、且つ前記異
   なる維持活性信号励起を前記ＤＵＴへ供給させるために
   グローバル維持活性期間が発生されることを特徴とする
   方法。
9. 【請求項９】 請求項８において、更に、前記維持活性
   信号励起の表示を前記ピンスライスメモリから複数個の
   ピンスライスレジスタへ転送するステップを有すること
   を特徴とする方法。
10. 【請求項１０】 請求項１において、更に、前記維持活
    性信号励起として前記テストの信号励起を使用するステ
    ップを有することを特徴とする方法。
11. 【請求項１１】 請求項１において、更に、前記ＤＵＴ
    が前記テストに不合格である場合に前記テストを停止さ
    せるステップを有することを特徴とする方法。
12. 【請求項１２】 請求項１において、更に、前記テスト
    が完了した時に前記テストを停止させるステップを有す
    ることを特徴とする方法。
13. 【請求項１３】 請求項１において、更に、前記システ
    ムによってプログラムされた停止が実行される場合に前
    記テストを停止させるステップを有することを特徴とす
    る方法。
14. 【請求項１４】 請求項１において、前記維持活性信号
    励起が前記ＤＵＴの各ピンへ印加されることを特徴とす
    る方法。
15. 【請求項１５】 請求項１において、前記維持活性信号
    励起が前記ＤＵＴの１個のピンへ印加されることを特徴
    とする方法。
16. 【請求項１６】 請求項１において、前記メモリがレジ
    スタであることを特徴とする方法。
17. 【請求項１７】 請求項７において、前記所定のメモリ
    位置がレジスタであることを特徴とする方法。
18. 【請求項１８】 請求項１において、前記ＤＵＴの全て
    のピンに対して別個の維持活性信号が発生されることを
    特徴とする方法。
19. 【請求項１９】 テスト中の装置（ＤＵＴ）へ機能的入
    力テスト信号励起をを供給しテスト停止後に前記ＤＵＴ
    への励起を維持するテスタシステムにおいて、 前記テストの停止を検知する手段、 前記テストの停止を検知するとレジスタ内に格納されて
    いる維持活性信号励起を前記ＤＵＴへ供給する手段、 前記維持活性信号励起をテスト信号励起と同期的に置換
    する手段、を有することを特徴とするテスタシステム。
20. 【請求項２０】 請求項１９において、更に、前記シス
    テムがテストを再開する準備がされていることを検知し
    且つ前記同期信号を発生する手段が設けられていること
    を特徴とするテスタシステム。
21. 【請求項２１】 請求項２０において、更に、前記テス
    トの停止が検知された場合に前記維持活性信号励起を供
    給する前に維持活性動作イネーブルを活性化させるか否
    かを決定する手段が設けられていることを特徴とするテ
    スタシステム。
22. 【請求項２２】 請求項２１において、更に、同期信号
    が検知され且つ前記維持活性信号励起が取除かれた後に
    前記テスト信号励起を前記ＤＵＴへ供給する手段が設け
    られていることを特徴とするテスタシステム。
23. 【請求項２３】 請求項２１において、更に、 前記維持活性信号励起が前記ＤＵＴへ供給されている間
    に新たなテスト信号励起を格納する手段、 前記同期信号が検知され且つ前記維持活性信号励起が取
    除かれた後に前記新たなテスト信号励起を前記ＤＵＴへ
    供給する手段、が設けられていることを特徴とするテス
    タシステム。
24. 【請求項２４】 請求項１９において、前記ＤＵＴへ前
    記テスト信号励起を供給するためのクロック動作される
    段からなるパイプラインが設けられており、更に、再開
    テスト信号に応答して前記パイプラインを介して前記テ
    スト信号励起を伝播させる手段と、前記テスト信号励起
    が前記パイプラインを介して伝播した場合に前記同期信
    号を発生する手段とが設けられていることを特徴とする
    テスタシステム。
25. 【請求項２５】 請求項２４において、前記パイプライ
    ンが、ベクトル型選択メモリと、前記ベクトル型選択メ
    モリの出力へ結合されているイベントシーケンス格納メ
    モリとを有することを特徴とするテスタシステム。
26. 【請求項２６】 請求項２５において、更に、前記ベク
    トル型選択メモリと前記イベントシーケンス格納メモリ
    との間に結合されてアドレスレジスタが設けられてお
    り、且つ前記アドレスレジスタへ結合した出力とテスト
    クロックへ結合した第一入力とＣＰＵクロックへ結合し
    た第二入力とを具備するマルチプレクサが設けられてい
    ることを特徴とするテスタシステム。