TWI226111B - Semiconductor packaging structure - Google Patents

Description

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五、發明說明（1) 【發明所屬之技術領域】 於 本發明是有關於一 一種具有内引腳及凸 種半導體封裝結構， 塊之半導體封裝結構 且特別是有關 【先前技術】 在封裝晶片成為膠帶載具式封裝結構（tape (chip - -c：；) r i k壬 其特點係利用一有機底材所構成之膠片 V )來取代傳統導線架（lead fr讀） ate) ’以作為安置晶片之基底。並透過 " 動1亍結法（taPe automated bonding，TAB )於連 上成批操作，α進行封裝製程，使得每—晶片被 女装在每一膠片載具上。 、請參照第1目，其繪示乃傳統之半導體封裝結構的俯 視圖在第1圖中，半導體封裝結構1 〇例如是一膠帶載具 式封裝結構，半導體封裝結構10係包括一膠片載具（t^pe carrier) 12及一晶片14。晶片14具有相連之一主動表面 14a、晶片側面141)、14c、14d及14e。主動表面14a上具有 數個輸出 / 輸入（inpUt/output，1/〇)銲墊（Ai pads )，且此些輸出/輸入銲墊上覆蓋有數個第一金凸塊 (gold bump ) 18及數個第二金凸塊20。此些第一金凸塊 1 8及此些第二金凸塊2 〇係交錯排列，且對於接鄰於個別晶 片側面14b、14c、14d或14e之此些第一金凸塊18及此些第 一金凸塊20而言，此些第一金凸塊18較此些第二金凸塊2〇

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五、發明說明（2) 更送離個別接鄰之晶片側面Η b、1 4 c、1 4 d或1 4 e。 膠片載具12具有一底材15、置晶穴16、數個第一内引 ，（^1^!'1“(1)22及數個第二内引腳24。需要注意的 是，若半導體封裝結構丨〇為薄膜黏晶式封裝結構時，膠片 載具12上並不需要有置晶穴16的設計，晶片14係置於膠片 載八12上 置曰曰八16用以容納晶片14，此些第一内引腳22 係與此些第二内引腳24交錯排列。第一内引腳22及第二内 引腳24之末端係暴露於置晶穴丨6之開口中，用以分別和第 金凸塊1 8及第二金凸塊2 〇銲接。晶片1 4得以配置於膠片 載具12中，且晶片14可以藉由第一内引腳22及第二内引腳 2 4與外界電路電性連接。 需要注意的是，待晶片1 4植入置晶穴1 6後，可執行内 引腳銲結法（inner lead bonding，ILB )將第一凸塊ι8 及第二凸塊20分別與第一内引腳22及第二内引腳24銲接。 請參照第2圖，其繪示乃第1圖之部分之半導體封裝結 構的放大示意圖。舉例來說，在第2圖中，若第一金凸塊 18之寬度係與第二金凸塊2〇之寬度相等，而第一内引腳。 及第二内引腳24皆為等寬長條狀。第一内引腳22之寬度係 與第二内引腳24之寬度相等，且第一金凸塊18之寬度係大 於第一内引腳2 2之寬度。相鄰之第一金凸塊18及第二金凸 塊20之間的間距（pitch )為a，而第一金凸塊18及第二金 凸塊20的寬度（width )皆為B。第一内引腳22及第二内引 腳24的寬度皆為c ’且相鄰之第一内引腳22及第二金凸塊 20之間的間隔（gap )為D。例如a、b及c之值分別為37、 第6頁 TW1239F 倚景).ptd 1226111

(_)時’D之值則為9微米（㈣）。 金凸塊18及第二金凸塊2〇分別和第_内引腳^ 腳24之末端對位準確並銲結時，相鄰之 内 二金凸塊20間的間隔為9微米（am)。 當第-金凸塊1 8及第二金凸塊2 〇分別一内 二内引腳24之末端對位偏移而銲結時，由於 為均勻等覓的帶狀結構，加上相鄰之第一内引 金凸塊20間的間隔很小，導致第一内引腳22將 =二金凸塊2G電性連接，造成嚴重的短路現' 導體封裝結構1 0的電性品質甚矩。

36及20微米 說，當第一 及第二内引 引腳22及第 然而， 引腳22及第 一内引腳22 腳22及第二 會與鄰近之 象，影響半 【發明内容】 有鑑於此，本發明的目的就是在提供一種半導體封裝 結構。其第一内引腳中鄰近於第一凸塊之部分結構之寬度 小於第一内引腳之末端之寬度的設計，可以減少第一内引 腳於晶片和載具對位偏移時與第二凸塊產生電性連接的機 會，而防止短路現象之產生，並維持半導體封裝結構的電 性品質。 根據本發明的目的’提出一種半導體封裝結構，至少 包括一晶片及一載具。晶片具有相連之一主動表面及一晶 片側面’主動表面上具有數個第一凸塊（bump )及數個第 二凸塊，第一凸塊及第二凸塊係交錯排列，且此些第一凸 塊較此些第二凸塊更遠離晶片側面。載具具有一底材及數 個第一内引腳（inner lead )，第一内引腳具有相連之一 瞧

Hfi TW1239F 倚景).ptd 第7頁 部之寬度係 一凸塊銲接 鄰兩第二凸 數個第一凸 錯排列，且此些第一凸塊較 末端銲接部 配置於載具 塊之間之部 五、發明說明（4) 本體部及一太# />θ ^ ^ .螭鲜接部，本體 之I度。末端銲接部 於載具上，且久士用以與第 4日4备丄各本體部位於相 T據本發明的再一目的， 至少包括一晶片只 -晶片側面，载具。晶 ^動表面上具有 U —凸塊及第二凸塊係交 ^第一凸塊遠離晶片側面。 」：’各第_内引腳具有一 以與第-凸塊銲接，使得晶片 一内引腳之位於相鄰兩第二凸 小於各末端銲接部的寬度。 ^為讓本發明之上述目的、 僅，下文特舉一較佳實施例， 明如下： 小於末端銲接部 ’使得晶片配置 塊之間。 提出一種半導體封裝結構， 片具有相連之一主動表面及 塊及數個第二凸 載具具有一底材及數個第一 。末端銲接部用 上。其中，各第 分結構的寬度係 特徵、和優點能更明顯易 並配合所附圖式，作詳細說 【實施方式】 實施例一 请參照第3 Α圖，其繪示乃依照本發明之實施例一之半 裝部分俯視圖。在第3A圖中，半導體封裝結 構310係一膠帶載具式封裝結構（tape carrier package，TCP)，半導體封裝結構31()至少包括一載具 (carrier ) 312及一晶片314。晶片314具有相連之一主動 表面3143及晶片側面3141)，主動表面31“上具有數個第一 1226111 五、發明說明（5) 凸塊（bump ) 318及數個第二凸塊3 20，此些第一凸塊318 係與此些第二凸塊3 2 0交錯排列，且此些第一凸塊3 1 8較此 些第二凸塊320遠離晶片側面314b。載具312具有一底材 315、一置晶穴316、數個第一内引腳（inner lead)322 及數個第二内引腳324，置晶穴316用以容納晶片314，第 一内引腳322係與第二内引腳324交錯排列。 本發明之特徵在於，第一内引腳322具有相連之一本 體部322a及一末端銲接部322b，且本體部322a的寬度係小 於末端銲接部32 2b的寬度。此些第一内引腳3 22之末端銲 接部322b及此些第二内引腳324之末端係暴露於置晶穴316 之開口中，用以分別和此些第一凸塊31 8及此些第二凸塊 320銲接。晶片314得以配置於載具312之置晶穴316中，且 第一内引腳322之本體部322a位於相鄰兩個第二凸塊320之 間。其中，晶片314可以藉由第一内引腳322及第二内引腳 324與外界電路電性連接。 此外，第一凸塊318之寬度係可大於第一内引腳322之 末端銲接部322b的寬度，第二凸塊320之寬度係可大於第 二内引腳324之末端的寬度。第二内引腳324可為等寬長條 狀’其寬度並與第一内引腳322之末端銲接部322b的寬度 相等’以達較佳之實施效果，但其並非作為限定實施例一 之實施方式。 睛再參考第3 A圖’舉例來說，若相鄰之第一凸塊31 8 及第二凸塊320之間的間距（pi tch )為μ，而第一凸塊31 8 及第一凸塊320的寬度（width)皆為Ν。第一内引腳322之 1226111 五、發明說明（6) 末端銲接部322b及第二内引腳324的寬度皆為〇， 内 =2之本體部322a的寬度為p，且相鄰之第一内引腳犯 ，本體部322a及第二凸塊32〇之間的間隔（gap)為χ。例 口、N、〇及P之值分別為37、36、2〇及8微米（_)時， 之一值則為15微米（心）。也就是說，當第一凸塊318及 一 一凸塊320分別和第一内引腳322之末端銲接部322&及第 一内引腳324之末端對位準確並銲結時，相鄰之第一内引 腳322之本體部322a及第二凸塊32〇之間的間隔為15微米 ("m )，比第2圖之傳統上相鄰之第一内引腳22及第二凸 塊20之間的間隔還要大。需要注意的是，本發明之第一内 引腳322的末端銲接部322b的寬度設計，是要來配合與第 一凸塊318之電性連接的效果及共金結構的強度。 、所以，本發明便將第一内引腳322中與第一凸塊接 觸=外之結構寬度縮小，即將末端銲接部322b以外之結構 的寬度設計比末端銲接部322b之寬度還要小，以增加相鄰 之第二内引腳322及第二凸塊320之間的間隔。如此一來， 可以減少第一内引腳322於晶片314及載具312對位偏移時 與鄰近之第二凸塊32〇產生電性連接的機會，而防止短路 現象之產生’並維持半導體封裝結構31〇的電性品質。 實施例二 、請參照第3B圖，其繪示乃依照本發明之實施例二之半 導體封/裝結構的部分俯視圖。在第3β圖中，半導體封裝結 構350係’專膜黏晶式（chip on f i lm，COF )封裝結構，

第10頁 Μ TW1239F 倚景).ptd 1226111 五、發明說明（7) 灵細*例二之半導體封裝結構3 5 〇與實施例一之半導體封裝 結構310不同之處在於，半導體封裝結構35〇之載具352不 具有置晶穴之設計，但仍具有一底材365、數個第一内引 腳322及數個第二内引腳324。所以，晶片314係可直接配 置於載具3 52上。至於半導體封裝結構3 5〇與實施例一之半 導體封裝結構3 1 0之相同處在此不再贅述。 實施例三 明參照第4 A圖’其繪示乃依照本發明之實施例三之半 導體封裝結構的部分俯視圖。在第4A圖中，半導體封裝結 構410係一膠帶載具式封裝結構，其至少包括一載具412及 一晶片41 4。晶片41 4具有相連之一主動表面4 j “及晶片側 面414b，主動表面414a上具有數個第一凸塊418及數個第 二凸塊420，此些第一凸塊418係與此些第二凸塊42〇交錯 排列，且第二凸塊420係位於第一凸塊418和晶片侧面4Hb 之間。載具412具有一底材415、一置晶穴416、數個第一 内引腳422及數個第二内引腳424，置晶穴416用以容納晶 片414，此些第一内引腳422係與此些第二内引腳424交錯 排列。 本發明之特徵在於，第一内引腳422具有一延伸部 422a、一本體部422b及一末端銲接部422〇，本體部42讣係 連接延伸部422a及末端銲接部422c。本體部422b之寬度係 小於末端銲接部422c之寬度，而延伸部422a之寬度係大於 本體部422b之寬度，延伸部422&之寬度係與末端銲接部

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422c之寬度相等。第一内引腳a?之太# a -向hi α. 1聊4ΖΖ之末、銲接部422c及第 一内引腳424之末端係暴露於置晶穴416之開口中用以分 第一凸塊418及第二凸塊420銲接。晶片414得以配 t於載具412之置晶穴416中，且第一内引腳m之本體部 42 2b位於相鄰兩個第二凸塊42〇之間。其中，晶片414可以 藉由第一内引腳422及第二内引腳424與外界電路電性連 接0 此外，第一凸塊418之寬度係可大於第一内引腳422之 末端銲接部422c的寬度，第二凸塊420之寬度係可大於第 二内引腳424之末端的寬度。第二内引腳424可為等寬長條 狀’其寬度並與第一内引腳422之末端銲接部422c的寬度 相等，以達較佳之實施效果，但其並非作為限定實施例三 之實施方式。其中，相鄰之第一内引腳422之本體部422b 及第二凸塊420之間的間隔比第2圖之傳統上相鄰之第一内 引腳22及第二凸塊20之間的間隔還要大。需要注意的是， 本發明之第一内引腳422的末端銲接部422c的寬度設計， 是要來配合與第一凸塊41 8之電性連接的效果及共金結構 的強度。 所以，本發明便將第一内引腳422中與第二凸塊420鄰 近之部分結構的寬度縮小，以減少第一内引腳422於晶片 414和載具412對位偏移時與鄰近之第二凸塊420產生電性 連接的機會，而防止短路現象之產生’並維持半導體封裝 結構410的電性品質。

TW1239F(奇景).ptd 第 12 頁

五、發明說明（9) 一施 ^ 請參照第4β圖，其繪示乃依照本發明之實施例四之半 ^體封裝結構的部分俯視圖。在第4β圖中，半導體封裝結 ^45 0係一薄膜黏晶式封裝結構，實施例四之半導體封裝 二構4 5 〇與貫施例二之半導體封裝結構4 1 〇不同之處在於， :導體封裝結構450之載具452不具有置晶穴之設計，但仍 具有一底材465。所以，晶片4丨4係可直接配置於載具452 上。至於半導體封裝結構45 〇與實施例三之半導體封裝結 構4 1 〇之相同處在此不再贅述。 j熟悉此技藝者亦可以明瞭本發明之技術並不侷限在 、例如，此些第一凸塊可以是數個金凸塊、數個錫錯凸 2或數個無鉛凸塊，此些第二凸塊亦可以是數個金凸塊、 凸塊或數個無鉛凸&。此外，晶片及載具係以自 =膠片銲結法（tape automated bonding，TAB )銲接在 一起’底材例如是聚醯亞胺（p〇lyimide，pi)。 本發明上述實施例所揭露之半導體封裝結構，其 内引腳中鄰近於第一凸塊之部分結構之寬度小於第_ :2末端之寬度的設計，可以減少第一内引腳於晶片和載 蹊偏：時與第二凸塊產生電性連接的機會，而防止短 路現^之產生，並維持半導體封裝結構的電性品質。 缺使t所述，雖然本發明已以一較佳實施例揭露如上， :發明艮定本發明’任何熟習此技藝者，在不脫離 本發明之保護範圍當視後附之中請專利 =此

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第13頁 1226111 五、發明說明（ίο) 準。

TW1239F 倚景).ptd 第14頁 圖式簡單說明 [圖式簡單說明】 第1圖繪示乃傳統之半導體封萝6士 第？阆笙八 〇構的俯視圖0 系z圖緣不乃第1圖之部分之丰道 意圖。 导體封裝結構的放大示 之半導體封裝結 第3 A圖繪示乃依照本發明之實施 構的部分俯視圖。 第3 B圖，其繪示乃依照本發明之眘 裝έ士说 貫施例二之半導# 4十 衣結構的部分俯視圖 < 干等骽封 第4Α圖繪示乃依照本發明之實施例三 構的部分俯視圖。 《牛導體封裝結 第4Β圖繪示乃依照本發明之實施例四之 構的部分俯視圖。 篮對裝… 圖式標號說明 曰曰片側面 10、310、350、410、450 :半導體封裝結構 12 :膠片載具 1 4 、31 4、41 4 :晶片 14a、314a、414a ··主動表面 14b 、 14c 、14d 、14e 、 314b 、 414b 15、315、365、415、465 :底材 1 6、3 1 6、41 6 :置晶穴 18 :第一金凸塊 20 :第二金凸塊 22、322、422 :第一内引腳

TW1239F 倚景).ptd 第15頁 1226111 圖式簡單說明 24 、324、424 ··第二内引腳 312、362、412、462 :載具 318、418 :第一凸塊 320、420 ··第二凸塊 322a、422b :本體部 322b、422c :末端銲接部 4 2 2 a :延伸部

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Claims (1)

1226111 ’、申睛專利範圍 1 · 一種半導體封裝結構，至少包括： 一晶片，具有相連之一主動表面及一晶片側面，該主 動表面上具有複數個第一凸塊（bump )及複數個第二凸 塊’遠些第一凸塊及該些第二凸塊係交錯排列，且該些第 凸塊較該些第二凸塊更遠離該晶片侧面；以及 一載具，具有一底材及複數個第一内引腳（inner lead) ’各該第一内引腳具有相連之一本體部及一末端銲 接1 ’該本體部之寬度係小於該末端銲接部之寬度，該些 f端焊接部用以與該些第一凸塊銲接，使得該晶片配置於 4載具上，且各該本體部位於相鄰兩該第二凸塊之間。 2·如申請專利範圍第1項所述之半導體封裝結構，其 中各該第一凸塊之寬度係大於各該第一内引腳之該末端銲 接部的寬度。 )上、如申請專利範圍第1項所述之半導體封裝結構，其 居載具更具有複數個第二内引腳，該些第二内引腳係與 "亥些第一内引腳交錯排列，該些第二内引腳之末端用以與 該些第二凸塊銲接。 /、 4·如申請專利範圍第3項所述之半導體封裝結構，其 中各該第二内引腳為等寬長條狀。 、 ^如申請專利範圍第4項所述之半導體封裝結構，其 中各该第二内弓丨腳之寬度係與各該第一内引腳之該末端銲 接部的寬度相等。 二6·如申請專利範圍第1項所述之半導體封裝結構，其 中該些第一凸塊為複數個第一金凸塊，該些第二凸塊為複

TW1239F 倚 g：).ptd 1226111 六、申請專利範圍 數個第二金凸塊。 7·如申請專利範圍第1項所述之半導體封裝結構該， 其中該第一内引腳具有與本體部連接之一延伸部，該延伸 部之寬度係大於該本體部之寬度。 8. 如申請專利範圍第1項所述之半導體封裝結構，其 中該晶片及該載具係以自動膠片銲結法（tape aut〇mated bonding 5 TAB )銲接在一起。 9. 如申請專利範圍第1項所述之半導體封裝結構，其 中該半導體封裝結構係—膠帶載具式封裝結構（tape carrier package ， TCP ) 〇 10·如申請專利範圍第1項所述之半導體封裝結構， 其中該半導體封裝結構係一薄膜黏晶式（ch n film， COF )封裝結構。 一種半導體封装結構，至少包括： 曰曰片’具有相連之一主動表面及一晶片側面，該主 動表面上具有複數個第一凸塊及複數個第二凸塊，該些第 一凸塊及該些第二凸塊係交錯排列，且該些第一凸塊較該 些第一凸塊遠離該晶片側面；以及 ’具’具有一底材及複數個第一内引腳，各該第一 内引腳^有一末端銲接部，該些末端銲接部用以與該些第 一凸塊1于接，使得該晶片配置於該載具上，其中，各該第 ^内之位於相鄰兩該第二凸塊之間之部分結構的寬度 係小於各該太被 ^ 禾鳊鋅接部的寬度。 •如申請專利範圍第1 1項所述之半導體封裝結構，

1226111 :、申請專利範圍 其中各該第一凸塊之寬度係大於各該末端銲接部的寬度。 13 ·、如申請專利範圍第丨丨項所述之半導體封裝結構， 其 >中該,具更具有複數個第二内引腳，該些第二内引腳係 與該些第一内引腳交錯排列，該些第二内引腳之末端用以 與該些第二凸塊銲接。 1 4·:如申請專利範圍第丨3項所述之半導體封裝結構， 其中各該第二内引腳為等寬長條狀。 I Φ ^ 申-請專利範圍第1 4項所述之半導體封裝結構， 等。^弟二内引腳之寬度係與各該末端銲接部的寬度相 苴中3此Ϊ申請專利範圍第11項所述之半導體封裝結構， 複數個第二金凸塊。 ^二弟一凸塊為 其中利範圍第11項所述之半導體封裝結構， ，該載具係以自動膠片銲結法銲接在一起。 立中該半導利範圍第11項所述之半導體封裝結構， 彳：ϊ 構係一膠帶載具式封震結構。 盆中該半導體ϊ ϊ ΐ範圍第11項所述之半導體封裝結構’ ί D亥丰導體封裝結構係一薄膜黏晶式封裝結構。