TWI223151B - Apparatus for implementing a buffered daisy-chain ring connection between a memory controller and memory modules - Google Patents

Apparatus for implementing a buffered daisy-chain ring connection between a memory controller and memory modules Download PDF

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TWI223151B TW090123039A TW90123039A TWI223151B TW I223151 B TWI223151 B TW I223151B TW 090123039 A TW090123039 A TW 090123039A TW 90123039 A TW90123039 A TW 90123039A TW I223151 B TWI223151 B TW I223151B
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Jim M Dodd
Chung Lam
Randy M Bonella
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Description

1223151 A7 _____B7_ 五、發明説明（1 ) 發明範疇 本發明係關於一種電腦系統中的記憶體系統。特別的 是，本發明係關於一種於記憶體控制器和記憶體模組間實 施緩衝鍊環連接之裝置。 發明背景 類似雙排記憶體模組（Dual In-Line Memory Module， DIMM)之類的記憶體模組已經變成一種普遍的記憶體套件 設計。DIMMs係配置多個記憶體裝置的小型印刷電路板。 〆 與之前的產品單排記憶體模組（single in-Line Mem〇ry Module，SIMM)，其只具有印刷電路板一邊的電子連接 器，的不同之處是，DIMMs具有可以透過印刷電路板兩邊 的電子連接器存取的導線（lead)。DIMMs係插入於以銲錫固 疋於較大型的印刷電路板，或是主機板上的小型插槽連接 器中。通常會利用連接至與該記憶體控制器的記憶體端耦 合的§己憶體匯流排的多重下降連接（drop connections) 直接將多個記憶體模組連接到記憶體控制器。該記憶體控 制器可以透過該記憶體匯流排傳送及接收記憶體資料。每 個記憶體模組包括多個安裝於該記憶體模組上的記憶體裝 置。該a己憶體裝置通常是動態隨機存取記憶體（Dynamic Random Access Memory, DRAM) ° 圖3所示的係介於一記憶體控制器i π及兩個記憶體模組 2 10- 2 11之間的傳統式多重下降繞線圖的一端。記憶體匯流 排3 10會透過枝狀物（stub)連接到每個記憶體裝置2 10a與 2 1 Ob。枝狀物3 10a會將匯流排3 10與記憶體裝置2 10a相連 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1223151
接。枝狀物310b會將匯流排31〇與記憶體裝置⑽相連接。 枝狀物會在經由匯流排3 1〇被傳送到記憶體裝置Η。與21比 的信號中產生電容性負載的不連續性。另夕卜，該枝狀物會 直接連接到該記憶體裝置而不需要任何中間的信號調整， 包括電壓轉變。 、.呈由夕重下降連接直接將記憶體模組連接到記憶體匯流 排的其中一項缺點是在記憶體裝置及記憶體控制器之間沒 有電壓準位阻隔。沒有電壓阻隔的話一方面不允許在記 憶體裝置輸入與記憶體控制輸出之間有變動發生，另一方 面也不允許在記憶體裝置輸出與記憶體控制輸入之間有變 動發生。因此，在記憶體控制器的信號準位低於該記憶體 裝置所容許的範圍的系統中，該記憶體裝置便無法辨識輸 入’而且記憶體裝置的輸出會超出該記憶體控制器或是耦 合的CPU的安全操作準位。 經由多重下降連接直接將記憶體模組連接到記憶體匯流 排的另一項缺點是在該多重下降匯流排與該記憶體裝置之 間沒有電容性的負載阻隔，使得與沒有該多重下降線電容 性負載的情況相比，記憶體裝置的運算變得較慢。 經由多重下降連接將記憶體模組耦合到記憶體匯流排的 另一項缺點是，因為在多點式的匯流排中非連續性的阻抗 會隨著頻率而增加，因此在該記憶體匯流排上每條線路的 最高資料率會變得較小。每條線路的最高資料率較小，對 一點對點的連接而言，對一信號來說，與記憶體模组相連 接的針腳數目的層數會比較多。 _ -5- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X297公釐) 五、 發明説明（3 )
Mi 根據一具體實例，一記憶體模組包括至少— 及—接合電路。該接合電路具有-第-埠從另^裝置 =器及一其它的鍊環記憶體模組耦合至一匯流排。U: 電路具有一第二埠以耦合至該記憶體裝置，及—第r ° 另—記憶體控制器或是一其它的鍊環記憶體模：淳從 =排：該接合電路會將從該第_埠所接收到的資 第：埠及该第三埠，將從該第二埠所接收到的資料： :到該第一蜂及該第三璋，及從該第三埠所接收到 达到該第二埠及該第一埠。該接合電路也包括一阻隔 路用以提供與該第—埠及該第三埠的點對點連接，及—次 料同步電路與該第一埠，該第二埠，及該第三埠形成電： 通連以將輸入至該第一埠的資料與輸入至該第三埠的資 進行同步。 〆 訂 簡單說明 本發明係利用隨附的圖式中的實例予以解釋，而非予以 限制，其中： 圖1所示的係實施本發明實例的電腦系統方塊圖； 圖2所示的係根據本發明實例安裝於主機板上之記憶體系 統； 圖3所示的係介於一記憶體控制器及兩個記憶體模組之間 的傳統式多重下降繞線圖的一端；_ 圖4所示的係根據本發明實例的記憶體系統之匯流排繞線 (routing)及配線（wiring)拓樸； -6 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1223151 A7 B7 五、發明説明（4 ) 圖5所示的係根據本發明實例的接合電路。 詳細說明 圖1所示的係一電腦系統100，於其上可以實施本發明的 具體實例。參考圖丨，該電腦系統1〇〇包括一處理器1〇1用以 處理資料信號。該處理器101可以是一複雜指令集電腦 (complex instruction set computer，CISC)微處理器，簡單 才曰令集電腦（reduced instruction set computing，RISC)微處 理器 超長才曰令子組（very long instruction word，VLIW)微 處理器，實施複合式指令的處理器，或是其它的處理器裝 置。圖1所示的係實施於單處理器電腦系統1 〇〇上的本發明 實例。不過，本發明當然也可以實施於具有多個處理器的 電恥系統上。该處理器丨〇 1會轉合到中央處理單元匯流排 110 ’该匯流棑係於該電腦系統丨〇〇中的處理器1 〇丨及其它元 件之間傳送資料信號。 該電腦糸統100包括一記憶體系統丨丨3。該記憶體系統J ^ 3 包括動態隨機存取記憶體（DRAM)裝置，同步直接隨機存記 憶體（SDRAM)裝置，二倍資料率（DDR) SDRAM，四倍資 料率（QDR) SDRAM，D3DDR SDRAM，或是其它記憶體裝 置（圖中未顯示）。該記憶體系統113會儲存該處理器1〇1所 執行由資料信號所表示的指令及程式碼。根據該電腦系統 100的具體實例，該記憶體系統i i 3包括多個記憶體模組 210-212 (圖2中所示），所示的竺三個記憶體模組作為實 例。通常每個印刷電路板係作為二子板（daughter b〇ard)以 運作，插入於與該電腦系統100相連的插槽連接器中。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223151 A7 _B7_ 五、發明説明（5 ) 橋接記憶體控制器1 1 1係耦合至該CPU匯流排1 1 〇及該記憶 體113。該橋接記憶體控制器n i會將資料信號導入該電腦 系統100的處理器1 〇 1，記憶體i丨3，及其它的元件之間，並 且在CPU匯流排11 〇，記憶體1 1 3，及第一 1/ 〇匯流排12〇之間 橋接該資料信號。該處理器丨〇 1，CPlJ匯流排丨丨〇，橋接/記 憶體控制器1 11，及記憶體系統n3通常係一起安裝於一公 用主機板上，並且統稱為圖2所示的電腦晶片組（Chipset) 200 〇 該第一 I/O匯流排120可以是單匯流排或是多個匯流排組 合。舉例來說’該第一 1/ 〇匯流排120包括周圍元件連接 (Peripheral Component Interconnect，PCI)匯流排，個人電 月自ό己憶體卡國際協會（pers〇nai Computer Memory Card-international Association， PCMCIA) 匯 流排， NuBus ， 或是 其它的匯流排。該第一 I/O匯流排12〇提供該電腦系統loo中 元件之間的通信連結。網路控制器12 1係耦合至該第一 1/ 0 匯流排120。該網路控制器121會將電腦系統1〇〇連結到一電 腦網路中（圖1中未顯示），並且支援機器之間的通信。顯示 裝置控制器122係輕合至該第一 1/ 〇匯流排120。該顯示裝置 控制器122可以讓顯示裝置（圖中未顯示）耦合至電腦系統 100 ’並且當作顯示裝置與電腦系統100之間的介面。該顯 示裝置控制器122可以是單色顯示（monochrome display adapter，MDA)卡’彩色圖形顯丰（c〇i〇I· graphics adapter， CGA)卡’強化圖形顯示（enhanced graphics adapter，EGA) 卡’延伸圖形顯示（extended graphics array，XGA)卡或是其 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1223151 A7 ___ B7_ 五、發明説明（6 ) 它的顯示裝置控制器。該顯示裝置可以是電視機，電腦螢 幕’平面顯示器，或是其它的顯示裝置。該顯示裝置會經 由該顯示裝置控制器122從處理器ιοί中接收資料信號，並 且將該資訊及資料信號顯示給該電腦系統丨〇〇的使用者。視 訊照相機123係耦合至該第一 1/ 〇匯流排丨2〇。 第二1/ Ο匯流排130可以是單匯流排或是多個匯流排組 合。舉例來說，該第二I/O匯流排13〇包括PCI匯流排， PCMCIA匯流排，NuBus，及工業標準架構（Industry Standard Architecture，ISA)匯流排，或是其它的匯流排。 該第二1/ Ο匯流排13 0提供該電腦系統1 〇〇中元件之間的通信 連結。資料儲存裝置13 1係耦合至該第二u 〇匯流排丨3〇。該 資料儲存裝置131可以是硬碟機，磁碟機，CD-ROM裝置， 快閃記憶體裝置或是其它的大型儲存裝置（mass storage device)。鍵盤介面132係耦合至該第二1/0匯流排13〇。該鍵 盤介面132可以是鍵盤控制器或是其它的鍵盤介面。該鍵盤 介面132可以是專屬裝置或是常駐（reside)於另一種裝置 内，例如匯流排控制器或是其它控制器。該鍵盤介面132可 以使得鐽盤（圖中未顯示）耦合至該電腦系統1〇〇並且從鍵盤 傳送資料信號到該電腦系統100。語音控制器133係耦合至 該第二I/O匯流排130。該語音控制器133係用以協調聲音的 記錄及播放同時耦合至該第二1/0匯流排13〇。匯流排橋接 器124會將該第一 I/O匯流排12y馬合至該第二〖/〇匯流排 130。該匯流排橋接器124係用以緩衝並且橋接將該第一 〇 匯流排120與該第二I/O匯流排130之間的資料信號。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223151 A7 _____B7 I、發明説明（7~~ ^ " 圖2所示的係根據本發明實例之記憶體系統丨13。參考圖 2 ’通常該記憶體系統113會常駐於該電腦系統丨〇〇的主機板 2 0 0上。0玄主機板2 0 0係一印刷電路板用以連接該電腦系統 100中的元件，例如，橋接記憶體控制器丨丨i，處理器i 〇 i及 其它元件。該記憶體系統113包括多個記憶體模組2 j〇-212。每個記憶體模組210_212包括安裝多個記憶體裝置 2 10b-2 12b的印刷電路板210a-212a。該記憶體系統通常還包 括多個安裝於主機板200上的插槽連接器22〇-222。該記憶 體模組210-212係可插入於插槽連接器22〇-222中。該記憶 體模組上的電子連接器會與該插槽連接器中的電子接點介 接。該電子連接器及該電子接點可以讓主機板2〇〇上的元件 存取該記憶體模組上的記憶體裝置。必須了解可以將任意 數量的插槽連接器安裝於該主機板上以接收任意數量的記 憶體模組。同時必須了解可以在每個記憶體模組中安裝任 意數量的記憶體裝置。該記憶體系統113可以實施於一電腦 系統中，其分割I/O結構與圖丨所示的結構不同。 圖4所不的係本發明中具有一個以上記憶體模組的實例的 匯流排繞線及拓樸，此處所示的係鍊環式記憶體模組3i〇a 及310b，其中每個記憶體模組係根據此處所示的介面以鍊 環方式連接，而且其中該鍊環式記憶體模組31(^及31补係 以環狀方式與該記憶體控制器lu連接。在該鍊環中的第一 圮憶體模組310a會透過分離的匯寶排32〇於第一埠3丨乜連接 到該記憶體控制器m，而在該鍊環中的最後記憶體模組 3_會透過分離的匯流排33〇於第三槔31讣連接到該記憶
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體控制urn。該匯流排32G會傳送—第一資料集到該鍊環 中的記憶體模組及從該鍊環中的記憶體模組接收第一資料 木’第-貝料集包括至少為記憶體·資料線及非記憶體-資 ^線的其中-個。該匯流排33〇會傳送一第二資料集到該鍊 環中的記憶體模組及從該鍊環中的記憶體模組接收第二資 料集’第二資料集包括至少為記憶體_資料線及非記憶體· 資料線的其中-個。該非記憶體-資料信號包括至少為位址 線，命令線，及時脈線中的一個。 該記憶體模組310a包括該接合電路312a ,亦稱之為緩衝 态。該匯流排320係耦合至接合電路312a的第一埠31乜。該 接合電路3 12a係透過從接合電路3 12a的埠3 13a到記憶體裝置 31 la的埠3 16a的匯流排耦合至記憶體裝置3Ua，其中該埠 3 16 a係代表位於該記憶體模組3丨丨a中的每個分離記憶體裝 置。接合電路312a尚會透過匯流排325於接合電路312a的埠 315a與接合電路312b的埠314b之間耦合。從匯流排32〇輸入 到接合電路312a的資料會經由接合電路312a繞線到埠315&並 且經由匯流排325傳送到接合電路312b。從接合電路3121^輸 入至接合電路312a的埠31 5a的資料會經由埠315a繞線到匯流 排 320。 該記憶體模組310b包括接合電路312b。該接合電路320b 係經由一匯流排從埠313b耦合至記憶體裝置311b，其中該 瑋3 16 b ir、代表位於§亥記憶體模組3 1 〇 b中的每個分離記憶體 裝置。從接合電路3 12a輸入到接合電路3 12b的槔3 14b的資 料會經由接合電路3 12b繞線到埠3 15b並且經由匯流排330傳 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1223151
五、發明説明（9 ) 一一~~ 送到/己隐體控制态111 ^從該記憶體控制器i丨丨經由匯流排 330輸入至接合電路312b的資料會經由埠^讣輸入並且繞線 到匯流排325。傳送到接合電路312b的資料及從接合電路 312b傳送的資料會經由匯流排33〇繞線到該記憶體控制器
Hi或是從該記憶體控制器ln繞線。從該記憶體裝置3iia 及3 11 b傳送的資料會經由匯流排32〇作為資料確認繞線到該 第一指令集，以及經由匯流排33〇作為資料確認繞線到該 二指令集。 •J风坑is现琛的冤容性阻隔。 及540所代表處理功能的順序 圖5所示的係根據本發明實例的接合電路5〇〇的方塊圖， 亦稱之為緩衝器。參考圖5 ,該接合電路5〇〇當然包括該技 藝中所热知的其它電路，例如信號再生電路及信號同步電 路。每個方塊510，520，530 ,及540代表本發明的分離電 路功能。不過，相同的電路元件當然可以執行一個以上的 功能，例如電壓轉變電路同時提供信號線的電容性阻 因為方塊530代表的是電壓轉變電路，所以當然包括電壓 另外，方塊 510，520，530， 當然可以改變。
"-〜τ «狗孩貰料路徑中的不同位 置。 一 該多工/解多工方塊540所代表的解多工功能最好是在方
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裝 ij Φ
五、發明説明（q ' 的$又佳貫例係互斥的（exclusive)並且共同組成該記 憶體裝置560所需要的全部資料線。 。己隐體匯流排57〇係耦合至該接合電路的瑋5〇3。該記憶 體Ε μ排570包括多條線路其包括至少為記憶體-資料線及 ^dd/cmd線路得一種。該記憶體匯流排57〇會傳送第三組 貝料線（圖中未顯示）到該接合電路500 (以及其它的記憶體 模組上的其它記憶體裝置（圖中未顯示）與該記憶體控制器 未·員示））°亥5己憶體匯流排5 7 0會從該接合電路5 〇 〇 (、及，、匕的5己憶體模組（圖中未顯示）與該記憶體控制器 (圖中未顯示））接收第四組資料線（圖中未顯示）。第三組資 料線及第四組資料線的較佳實例係互斥的幼並且 $同組成該記憶體裝置560所需要的全部資料線。該第一組 資料線，第二組資料線，第三組資料線及第四組資料線共 同組成該記憶體裝置56G (及該環狀上所有其它的資料裝置） 所需要的全部資料線的傳送及接收。 該匯流排550及570各自會耗合至_由方塊別所代表的電 容性阻隔電路將接合電路5〇〇與該匯流排55〇及57〇阻隔開 來，因此會在該環狀拓樸鍊環上的接合電路5〇〇與其它記憶 體模組及記憶體控制器之間形成點對點的連接，而不是如 圖3所示的具有多個記憶體模組之電路的傳統式多重下降社 構。從該匯流排57G傳送到該接合電路则的資料會繞線到 匯流排503a並且於匯流排57〇上厚送到鍊環接合電路的埠 5〇1。來自該鍊環接合電路的^會被接合電路綱於匯流 排570的埠503處接收’並且繞線到埠5〇1到匯流排55〇。該 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公& 五、發明説明（12 ) 電容性阻隔電路510可以終止該匯流排55〇並且因為該匯流 排550上非常有限的阻抗不連續性所以可以使得該匯流排 550達到較高的頻率。阻抗不連續性會造成波形的反射限制 了該匯流排550上的最大頻率。該匯流排上不連續性較少的 話，該^排的頻率可以在現存的多重下降記憶體匯流排 上向上提高許多。同時，假設該接合電路5〇〇緩衝包含所有 的高速介面的話，該記憶體裝置56〇便不需要具有高速邏輯 的負擔，並且製造成本可以較便宜。該阻隔電路5丨〇係透過 匯流排51〇a耦合至資料同步電路52〇，以及透過匯流排5〇“ 耦合至輸出埠503。 該實例中的匯流排510a會傳送資料到該記憶體裝置56〇的 資料同步電路520。因為來自匯流排55〇及57〇的所有資料傳 送組成了該記憶體裝置56G的所有資料信號，所以該同步電 路=0會將從匯流排55G所接收的f料與從匯流排別所接收 的資料進行同步。因為來自匯流排55〇及57()的資料在被記 憶體接合電路_接收之料會經過不—定要相等數量的記 憶體模組(如果有的話）’而且因為經過一記憶體模組至少 需要一個時脈延遲’所以它們到達的時間會不相同。該資 料同步電路會隨著該資料各自被接合電路5〇〇接收之前輸入 到痒训及503因為經過其它中間的記憶體模組數量所造成 的=達時間差異對該兩個資料串進行同步，並且將同步後 的資料經由此實例中的電壓轉變—電路傳送到該記憶體裝置 中一因為同y最好A對要傳送到該記憶體裝置的資料來 吁斤乂 °玄貫例中的匯流排5 1 Ob會從該記憶體裝置中將 -15- 本紙張尺度適财ϋ 8家標準(CMS) Α4規格(210X297公爱 1 1223151
資料傳送到該阻隔電路5丨〇。 该實例中的匯流排520a會將資料傳送到該記憶體裝置56〇 的電壓轉變電路530 ,以及該匯流排51〇b會將資料從該記憶 體裝置560傳送到該阻隔電路51〇。該電壓轉變功能53〇包括 一電壓上升電路用以將從匯流排55〇 (隨著該解多工電路的 位置而改變）輸入到该接合電路5〇〇的每個分離信號的電壓 範圍從與傳送自記憶體控制器或是cpu相同的範圍提高到 與輸入到该圮憶體裝置560相同的範圍。該電壓轉變功能 530包括一電壓下降電路用以將從該記憶體裝置（隨著該解 夕工電路的位置而改變）輸出的每個分離信號的電壓範圍從 與傳送自記憶體裝置相同的範圍下降到與輸入到該記憶體 控制器或是CPU的相同電壓範圍。 此實例中的該匯流排530a會將資料從該電壓轉變功能53〇 傳送到該多工/解多工功能540的解多工電路，以及將資料 從該多工/解多工功能54〇的多工電路傳送到該電壓轉變功 能530。該解多工電路會處理一具有n條線路的輸入，並且 為該輸入進行解多工使得該輸出具有m條線路，其中n小於 m (可以以p與q表示爪與幻。因此，每條線路上的輸入位元 率會下降n/m比例以維持該解多工電路輸入端的頻寬與輸出 端的頻寬相同。因此，本發明可以使得輸入到該接合電路 500的資料線數量小於記憶體裝置56〇的資料線數量，只需 要較乍連接用的匯流排550與570二。另外，因為只有部份的 資料會在匯流排550與570上接收~及傳送，因此所需要的頻 寬較低線路數量較少。這可以降低該記憶體模組56〇上所需 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1223151
要的針腳數量。另外，本發明也會使得該輸入匯流排5〇ι上 的頻率較低，戶斤以可以降低損耗於電容負載的功率。此實 7中的該匯流排540a會將資料從該接合電路埠5〇2傳送到該 ^工/解多工功能540的多工電路，以及將資料從該多工/解 多工功能540的解多工電路傳送到該接合電路埠5〇2。該多 工電路會處理-具h條線路的輸A，並且為該輸入進行解 多工使得該輸出具有n條線路，其小於m。因此，每條線 路上的輸入位元率會提高m/n比例以維持該多工電路輸入端 的頻寬與輸出端的頻寬相同。因此，本發明可以使得輸入 到該接合電路500的資料線數量小於記憶體裝置56〇的資料 線數量，這可以降低該記憶體模組上所需要的針腳數量。 另外，本發明也會使得該輸入匯流排50 1上的頻率較低，所 以可以降低損耗於電容負載的功率。 從接合電路埠502，資料係透過個別的匯流排56〇a_56〇h輸 入及輸出該記憶體裝置560，而ADD/CME^#料則係在匯流 排5 6 0 i上輸入至该έ己憶體裝置。當然，必須對個別的 ADD/ CMD線路進行信號調整，而對記憶體資料信號線的信 號調整並不相同，因為與電壓轉變及多工/解多工相關的條 件並不相同。因此，必須考慮對每種情況要使用不同的多 工器，解多工器，及電壓轉變電路。另外，本發明不同的 貫例中可月b不會對記憶體資料及ADD/ CMD資料使用阻隔功 能，電壓轉變功能，或是多工/解^多工功能。此外，本發明 的貫例中可能不會從接合電路5〇〇埠5〇1傳送add/CMD資 料，因此不需要對返回的ADD/ CMD信號使用阻隔功能，電 ____-17- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

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第090123039號專利申請案 中文申請專利範圍替換本(93年2月） 六、申請專利範圍 1· 一種記憶體模組，包括： 至少一種第一記憶體裝置； 一種接合電路’轉合至一第-埠與-第二埠並且柄合 至-記憶體埠，其中該記憶體埠耦合至該至少一個第一 記憶體裝置’以及其中該接合電路至少具有阻隔、該第 一埠與該第二埠之資料同步、電壓轉變、及多工/解多 工等功能中的一種功能；及 其中该第一埠與該第二埠具有與通信匯流排功能的連 接。 2·如申請專利範圍第1項之記憶體模組，尚包括： 一前端（front- end)匯流排線與該第一埠通連；及 後( back- end)匯流排線與該第二埠通連。 3·如申請專利範圍第2項之記憶體模組，其中該後端匯流 排線係置放於至少一第一記憶體裝置與至少一第二記情 體裝置之間。 4·如申請專利範圍第2項之記憶體模組，尚包括： 一長5己憶體匯流排搞合於至少一第二記情、體穿置之 間，及 其中該前端記憶體匯流排線與該長記憶體匯流排係輕 合至一記憶體控制功能。 5· —種第一記憶體模組，包括： 至少一種記憶體裝置； 一種接合電路，具有一第一璋從一記憶體控制器與至 少一與鍊環式記憶體模組中之至少一者耦合至一匯流 O:\72\72904-930212.doc - 1 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)' ' ' ------—- — 1223151 申請專利範園 1 丨丨__ i.uii 排，该鍊環式記憶體模組包括第一資料線其特徵在至少 -記憶體資料線及至少一非記憶體資料線中的至少二 者’·一第二埠耦合至該記憶體裝置；一第三埠從一記 體控制器與至少一鍊環式記憶體模組中的至少一者耦: 至一匯流排，前述鍊環式記憶體模組包括第二資料線： 特：在：少-記憶體資料線及至少-非記憶體資料線中 :::者；將從該第一埠接收的資料傳送到該第二埠 ^ :將從該第二琿接收的資料傳送到該第一埠 及该第三埠，及將從該第三埠接收的資料傳送到該 琿’以及包括： :阻隔電路，用以提供該第一埠與該第三埠的點 連接；及 一資料同步電路’與該第-埠，該第二埠，及該第三 槔形成電子通連’以將輸人至該第—槔的資料與輸入I 该第三蟫的資料進行同步，該同步化係依據輸入到第一 埠之資料與資料輸人到第二埠之資料在輸人到該接人電 路之前所經過之中間其它記憶體模組的數量所造成的資 料輸入到第一蜂與資料輸入到第二埠的抵達時間之差異，' 並且將同步後的資料傳送到該第三埠。 一 6·如申請專利範圍第5項之記憶體模組，纟中該接合電路 尚包括一第一電壓轉變電路用以將該第一埠與該第三埠 的輸入上及δ亥第2埠的輸出上每條線路的電壓圍從與 傳运自記憶體控制器相同的電壓範圍提高到與該記憶體 裝置相同的範圍，以及用以將該第二埠輸入及該第一埠 -2- O:\72\72904-930212.doc 本紙張尺度itif] t闘緖準(CNS)T^i^ x 297公釐）
/、、申清專利範圍 相同的範圍下γ $1丨〇v电/生粑固從興記憶體搜置 _ p +人该圮憶體控制器所接收的相同電犀 :圍埴該電厂堅轉變電路會與該第一淳，該第二痒，= 第二埠形成電子通連。 ° 7·==專利範圍第5項之記憶體模組，其中該接合電路 电路與該第 埠，及該第二埠，及該第 月午夕工 形成電子通連，用以將傳送到該第_槔與㈣ 記憶體資料線上的信號輸人其具有—第—頻寬於 2線上傳达，每條輸入線具有m個位元率，解多工至一 資料信號具有該第一頻寬於n條主要的輸入線上傳送具 有m個主要的位疋率，其中η小於η主要的而㈤則大於瓜主 要的；及 -多工電路與該第一埠，該第二埠，及該第三埠形成 電子通連，用以將傳送到該第二埠的該記憶體資料線上 的信號輸入其具有一第一頻寬於η條主要的輸入線上傳 送，每條輸入線具有爪個主要的位元率，解多工至一資 料信號具有該第一頻寬於η條輸入線上傳送具有m個位元 率其中n小於η主要的而m則大於m主要的。 8·如申請專利範圍第5項之記憶體模組，其中該接合電路 尚包括： 一解多工電路與該第一埠，該第二埠，及該第三埠形 成電子通連，用以將傳送到該第一埠與該第三埠的該非 記憶體資料線上的信號輸入其具有一第一頻寬於q條輸 O:\72\72904-930212.doc -3- .， Λ 8 .. .-H : / . :.C8 六、申利範s ^~ ~— 入線上傳送’母條輸入線具有p個位元率，解多工至一 資料信號具有該第一頻寬於q條主要的輸入線上傳送具 有p個主要的位元率，其中q小於q主要的而？則大於口主 要的；及 一多工電路與該第一埠，該第二埠，及該第三埠形成 電子通連，用以將傳送到該第二埠的該非記憶體資料線 上的信號輸入其具有一第一頻寬於q條主要的輸入線上 傳送，每條輸入線具有p個主要的位元率，解多工至一 資料信號具有該第一頻寬於q條輸入線上傳送具有p個位 元率，其中q小於q主要的而p則大於p主要的。 9· 一種記憶體系統，具有多個記憶體模組 其中每個記憶體模組包括： 至少一種記憶體裝置；及 一種接合電路，具有一第一埠從一記憶體控制器與 至少一鍊環式記憶體模組中的至少一個耦合至一匯流 排，該鍊環式記憶體模組包括第一資料線其特徵在至少 一記憶體資料線及至少一非記憶體資料線中至少一者； 一第二琿耦合至該記憶體裝置；一第三埠從一記憶體控 制器與至少一鍊環式記憶體模組中至少一個鵪合至一匯 流排，前述鍊環式記憶體模組包括第二資料線其特徵在 至少一記憶體資料線及至少非記憶體資料線中的至少一 者；將從該第一埠接收的資料傳送到該第二埠及該第三 埠，將從該第二埠接收的資料傳送到該第一埠及該第三 埠，及將從該第三埠接收的資料傳送到該第二埠與該^ O:\72\72904-930212.doc -4 - 1223151
申請專利範圍 一埠，以及包括： 一阻隔電路，用以提供該第一埠與該第三埠的點對 點連接；及 一資料同步電路，與該第一埠，該第二槔，及該第 三璋形成電子通連以將輸入至該第一埠的資料與輸入至 该第三埠的資料進行同步，該同步化係依據輸入到第一 埠之資料與輪入到第二埠之資料在輸入到該接合電路之前 所$過之中間其它記憶體模組的數量所造成的資料輸入 到第一埠與資料輸入到第二埠的抵達時間之差異，並且將 同步後的資料傳送到該第三埠； 其中該記憶體模組係連接成一鍊環，其包括一記憶 體模組第三埠藉由一匯流排耦合至後面的記憶體模組第 一埠，其中該鍊環中的該第一記憶體模組的第一埠係藉 由具有第一專用資料線集之第一匯流排耦合到一記憶^ 控制益的第一皡’而該鍊環中的最後一個記憶體模組的 第三埠係藉由具有第二專用資料線集之第二匯流排耦合 到該記憶體控制器的第二埠。 10·如申請專利範圍第9項之記憶體系統，其中該接合電路 尚包括一電壓轉變電路用以將該第一埠與該第三埠輸入 及該第二埠輸出上每條線路的電壓範圍從與傳送自記憔 體控制器相同的範圍提高到與該記憶體裝置相同的範 圍，以及用以將該第二埠輸入及該第—埠與該第三埠^ 出上母條線路的電壓範圍從與該記憶體裝置相同的範圍 下降到與該記憶體控制器所接收的相同電壓範圍，該電 O:\72\72904-930212.doc -5-
申清專利範圍
a年為1 壓轉變電路會與該第一埠，該第二槔，及該第三埠形成 電子通連。 U·如申請專利範圍第9項之記憶體系統，其中該接合電路 尚包括： 一解多工電路與該第一埠，該第二埠，及該第三埠形 成電子通連，用以將傳送到該第一埠與該第三埠的該記 憶體資料線上的信號輸入其具有一第一頻寬於n條輸入 線上傳送，每條輸入線具有m個位元率，解多工至一資 料L號具有該第一頻寬於η條主要的輸入線上傳送具有瓜 個主要的位元率’其中η小於η主要的而m則大於m主要 的；及 一多工電路與該第一埠，該第二埠，及該第三埠形成 電子通連，用以將傳送到該第二埠的該記憶體資料線上 的信號輸入其具有一第一頻寬於n條主要的輸入線上傳 送，每條輸入線具有m個主要的位元率，解多工至一資 料信號具有該第一頻寬於n條輸入線上傳送具有m個位元 率，其中η小於η主要的而m則大於m主要的。 12.如申請專利範圍第9項之記憶體系統，其中該第一接人 電路尚包括·· 一解多工電路與該第一埠，該第二埠，及該第三槔形 成電子通連，用以將傳送到該第一埠與該第三埠的該非 記憶體資料線上的信號輸入其具有一第一頻寬於輪 入線上傳送，每條輸入線具有P個位元率，解多工至 資料信號具有該第一頻寬於q條主要的輸入線上傳送具 O:\72\72904-930212.doc -6 -
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六、申請專利範圍 其中q小於q主要的而p則大於p主 有p個主要的位元率 要的；及 一多工電路與該第一璋 早 5亥第二埠，及該第三埠形成 電子通連，用以將傳送刭兮笛- I j 5亥弟一槔的該非記憶體資料唆 上的信號輸入其具有^ 弟一頻九於q條主要的輸入線上 傳送，每條輸入線具有個 _ 個主要的位元率，解多工至一 資料信號具有該第一頻寶於。玫认 ^ ^ 々見於q條輸入線上傳送具有ρ個位 元率，其中q小於q主要的而p則大於p主要的。 O:\72\72904-930212.doc 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐) ' ' ----
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