TW589683B - Semiconductor device and method of manufacturing same - Google Patents

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Teiichiro Nishizaka
Toshikatsu Jinbo
Takaki Kohno
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Nec Electronics Corp
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Description

五、發明說明 —、【^明所屬之技術領域】 具有^發明係關於半導體裝置及其製造方法，特別係關於 製造方^對準石夕化物構造之非揮發性半導體記憶裝置及其 —、【先前技術】 電區::將記憶單元陣列之位元線設於基板表面之雜質導 之i曰Ϊ成之半導體記憶裝置中，因無用以分離記憶單元 記憶g雷，之分離區而可縮小記憶單元之尺寸，故適用於 形成位二谷之增加。然而，因於設於矽基板之雜質導電區 速動作疋線，故以位元線之電阻值或寄生電容無法適應高 動作爭^而因記憶體電容增加使得位元線便長，而使高速 線之雷‘：難。此夕卜，因位元線長之增加，亦有使依位元 對此門:施加至記憶單元之寫入電壓下降等之問題。 末公開)接中請人於特願2(m-3942 1 6號(本案申請時 2 J徒案一種用以解決此問題之半導體裝置。 之重：下I參考圖4 ’說明閘極電介質構造為_三層構造 之ίρ二^„以，以作為本發明之背景技術 氧化石夕膜，於/化^之料擴散層124間之通道上，形成 石夕臈，此外丨更於苴卜、t ’、7成用作為電子捕獲膜之氮化 於其上，带# ^ 形成氧化矽膜，而構成ΟΝΟ膜1 22， 單^記個位Λ1Λ閑極f極125。圖4係為於1個記憶 。匕隱Z個位7〇之構成之略圖。 由於：極：ΐ::ί:?之複晶矽因其比電阻較大’故藉 曰曰 宜積焉融點金屬或準貴金屬之矽化物 第7頁 589683 五、發明說明（2) (M〇Si2、WSi2、TiSi2、CoSi2等），以達成閘極膜電阻之低 電阻化。 、此外，為了抑制因微縮化而導致之閘極電阻、汲極· 源極電阻’一種作為閘極電極之低電阻化及可降低源極· 汲極電阻之技術，其以卜欠製程，與閘極電極同時使源 極•汲極成矽化物化之自行對準矽化物（Se 1 f _A1 Si 1 icide)構造備受矚目。 將此自行對準矽化物技術應用於非揮發性半 ^置（、其以設於石夕基板之雜質導電區（N+擴散層）構成位元思 線，亚具備作為閘極電介質膜之0N0膜）時，於閘極電極 成區以外之雜質導電區間之矽基板表面，和閘極 = 同與高融點金屬反岸，而忐在々 灵曰曰夕八
接人m : 成為矽物’而無法發揮藉由PN p " 凡件为離之功能，使得N+擴散層間產生短路之 問通。關於此問題於後詳述。 發明欲解決之課題 因此，本發明欲解決之課題在於提供一種半 ㊁：其製造方法，其於使用利用雜質之導電層之半導； I因D Ϊ自行對準石夕化物構造之閘極電極形成時，可防 止表面之矽丨物化所造成之導電層^ 亚k升良率及可靠度。 座生 三、【發明内容】 解$上述課題之至少其一之本發明之一態 程，於美献μ 1^ ^I万凌其具有·絕緣膜形成製 、土板上，形成以苐丨氧化膜、氮化膜及第2氧化膜之 第8頁 589683 五、發明說明（3) 順序所疊積而成之絕緣膜；及自行對準矽化物制 =緣膜上，形成自行對準石夕化物構造之 ：=該 為：藉由於該基板上之該閘極電極正下方以 其特徵 殘留該絕緣膜，而於該自行對準矽化物製程二，，亦 物化對象外區域之該基板表面之矽化物反應。方止矽化 本發明之其他態樣之方法，係包含：^製程 反上，形成以第1氧化膜、氮化膜及第2氧化膜 ；土 ^成之絕緣膜；第2製程，選擇性地去除形成於成序為所疊 之表面之該絕緣膜，形成複數條平行延伸於 去除忒絕緣膜之區域之由雜質所成之導電區；及 ； ，，於該絕緣膜上，形成自行對準_化物構造衣 =’亦”以相鄰2條相互平行之該導電區作為源極二 和之5己fe早兀電晶體之閘極電極，其 憶單元電晶體之間極電極正下方之通道區以外3:，己 =該絕緣f該第3製程中，防切化物—亦 區域之與該基板表面之矽化物反應。 卜 本發明中，該第1氧化膜係以ISSG(In — Situ ste㈣ Gen^ation)法氧化而形成。本發明中，該第2氧化膜除 <1 可耩由氧化該氮化膜而形成外，亦可以ISSGUn-Sit/' Steam Generation)法氧化而形成。 f發明之其他態樣之裝置係為一種半導體裝置，其且 有於基板上包含第1及第2氧化膜、夾於該第1及第2氧化膜 之亂化膜之絕緣膜，形成可覆蓋該絕緣膜之自行對準矽化 物構k之閘極電極’其特徵為：於該基板上之該閘極電極
589683
外之區域亦設置該 本發明之其他態樣之 象胰。 複數條平行延伸於成 ^ f係為一種半導體裝置，具備 質所成之導電區，以二〜早元陣列區之基板表面之由雜 憶單元電晶體，A #其ί|導電區作為源極及汲極之記 膜、夹於該第！及第;亡，具傷包含第^第2氧化 極電極正下方之電人浙、之虱化膜之絕緣膜，以作為閘 石夕化物構造之間極。絕緣膜上’具備自行對準 之閘極電極正下方之、s、音;：特破為：於該記憶單元電晶體 膜。 區以外之區域，亦具備該絕緣 本發明中，該絕緣膜殘 元陣列之該導電區之形成區 該絕緣膜殘留於該記憶單元 區間之區域。 留於除了該通道區及該記憶單 以外之區域。本發明中，最好 陣列之至少該基板表面之導電 疊積成三層之膜中之 本發明中，該殘留之絕緣骐包含 至少該第1氧化膜及該氮化膜。 四、【實施方式】 以下，纟兄明本發明之膏播；形自t 形態係於基板上具有以第丨氧化膜占。"本發明之一較佳實施 Jlls i令弟1虱化膜、氮化膜及第2氧化膜之 =豐積而成之_冑，而形成自行 Γ極電極之半導體裝置中’於基板上之間極電極（圖冓^ 10)正下方以外之區域，亦設置ON〇膜（圖1之122)。本發 2中，具備複數條平行延伸於成為記憶單元陣列區之基板 表面之由雜質擴散層所成之導電區（圖 589683 五、發明說明（5) 2條之V電區作為源極及汲極之記憶單 =下=:介質膜係於基板表面上，形電二之= 成:行:2Λ化膜所成之絕緣膜(122)，^^^^ =導體裝置之製造方法中，藉由於記憶單 二正下方之通道區以外之區域，亦殘留該心膜甲香 象夕之/域"?美7/準石夕化物製程中’防止石夕化物化對 Λ 之矽化物反應，藉此，可避免導電 1 04)彼此短路。 t A守电 之其ΐ ΐ1’具備複數條平行延伸於成為記憶單元陣列區 區質所成之導電區(104)，以2條之該導電 、9 土板上層之配線（105)或基板表面之導電區 回之〇4Α)而連接，而構成1組之副位元線。又，於盥 曰冓成字凡線。1組副位元線介著所對應之選擇電 : 2連接至主位元線（101)。複數個選擇電晶體 ^己憶單元陣列兩側相對配置，分別連 =-側，複，選擇電晶體之複數組副位元線己，= 会 至该，己憶單疋陣列他側之複數個選擇電晶體之複數 所L位元線，相互交錯配置。記憶單元電晶體之閘極電介 係於基板表面上，形成由疊積第1氧化膜、氮化膜、 虱化膜所成之絕緣膜（〇肌膜：122)，於該絕緣膜上形 、自行對準石夕化物構造之閘極電極。於此構造之可程式之 非揮t性半導體記憶裝置中，於記憶單元陣列之閘極電極
第11頁 589683 五、發明說明（6) f I方以外之區域，藉由殘留該絕緣膜（122)，而於該自 : '準矽化物製程中，防止導電區（1〇4)間之基板表面之 石夕化物化，而避免發生短路。 、、、本發明之實施形態中，該絕緣膜（122)殘留於除了該 f道區及該記憶單元陣列之該導電區（丨〇4)形成區以外之 1域。本發明中，該絕緣膜（122)最好殘留於該記憶單元 ρ列之至少該基板表面之導電區（1 0 4 )間之區域。 人本發明之製造方法，於其一較佳實施形態中，係包 合：於基板上，形成以第丨氧化膜、氮化膜及第2氧化膜之 順序所疊積而成之絕緣膜（圖5 (D)之2〇7)之製程；選擇性 地去除形成於成為記憶單元區之基板表面之該絕緣膜，而 ，成複數條平行延伸於去除該絕緣膜之由雜質所成之導電 區（圖、6 (A )之2 1 3 )之製程；以相鄰2條之相互平行之該導電 區作為源極及汲極之記憶單元電晶體之閘極電極，其係於 該絕緣膜上，形成自行對準矽化物構造（圖丨〇 (A )之2丨2)之 閑極電極之自行對準矽化物製程，藉由於該記憶單元電晶 體之閘極電極正下方之通道區以外之區域亦殘留該絕緣 膜，而於該自行對準矽化物製程中，防止構成該閘極電極 之金屬，與矽化物化對象外之區域之基板表面之矽化物反 應。 於此貫施形恶中，對於構成〇 N 0膜之第2、第1氧化膜 之製膜，亦可以 ISSG(In-Situ Steam Generation)法加 以氣化而形成。藉由使用I S S G氧化法，可特別改盖μ 〇 n 0 S 構成之半導體記憶裝置特有之寫入/消去之重複壽°命。 第12頁 589683
毛明中’該殘留之絕緣膜包含疊積成三層之膜中至 少下層之氧化矽膜及其上之氮化矽膜。 [實施例] 為了更詳細說明上述之本發明之實施形態，以下參考 圖式說明本發明之實施例。圖丨係本發明之半導體記憶裝 置之配置構成之一例之略圖，顯示將本發明應用於可重寫 之非揮發性半導體記憶裝置時之記憶單元陣列之部分（區、 塊）。如圖1所示，本發明之一實施例之構成上之特徵之一 係於記憶單元MC之閘極電極11 〇正下方之通道區以外之區 域，亦殘留ΟΝΟ膜1 2 2。以下，參考圖1，說明此實施例之 構成。 一 參考圖1，複數個記憶單元MC配置成陣列狀之記憶單 兀陣列’具有由主位元線及副位元線所成之階層位元線構 造’其中，副位元線例如將藉由形成於ρ型矽基板表面上 之Ν+擴散層所形成之導電區（亦稱「Ν+埋設線」）1〇4，平 行延伸複數條而形成。由鋁配線等所成之主位元線1 〇 1如 圖案形成於第2配線層（2 A1 )，介著將選擇控制線輸入閘極 而加以啟動•關閉控制之選擇電晶體（亦稱「方塊選擇器 電晶體」、「方塊選擇電晶體」）丨〇 2，而與副位元線相 接。 詳言之’於基板表面之記憶單元陣列區上，具備複數 條從記憶單元陣列之一側往相對之側平行延伸所成之第1 群之導電區1 〇 4 (例如a、b、e、…），並具備複數條從記憶 單元陣列之該他側往該一側平行延伸所成之第2群之導電
第13頁 589683 五、發明說明（8) 區 1 0 4 (例如 c、d、· · ·）。 於此等導電區104之延伸方向相垂直之方向，相互平 行延伸所成之複數條（N調）閘極電極丨丨〇形成於ΟΝΟ膜122 上0 導電區1 04中將屬於同一群之2條導電區成1組作為副 位元線，而成為副位元線之2條導電區之一側，與選擇線 連接於閘極之選擇電晶體1 〇 2之擴散層1 〇 8相連接，而第2 配線層之主位元線1 0 1藉著通孔丨〇 9及未圖示之接觸孔，連 接至選擇電晶體102之其他之擴散層IQ?。
相互離間且以2條成為一個副位元線之各對導電區 1 0 4，其位於選擇電晶體1 〇 2側之端部彼此藉由接觸孔 111 ’連接至第1配線層（1 A 1 )之一之配線1 〇 5。 於成1組副位元線之第丨群之2條導電區a、a間，分別 配置2條導電區對b、e及2條導電區對c、d共4條。其中， 4 2條成為副位元線之導電區對b、e係介著選擇電晶體分 別連接至位於該1組副位元線介著選擇電晶體所連接之主 位元線兩側之2條主位元線；而該2條成為副位元線之導電 區對c d則係；|著與该1組副位元線所連接之選擇電晶體 為相反側之選擇電晶體，分別連接至相鄰之2條主位元
Η ϊίΓ上，介著剛膜122，於複晶石夕閘極（未圖示） 化之Λ散層之兩側自行對準地形成⑷ 盥導電=目 造之複數⑴条)個閉極電極110 /、—電£1〇4相父又而相互平行排列。此等閘極電極ιι〇 589683
成為字元線，選擇性地對以行解碼器（未圖示）所指定之 行’施予預定電壓。 又，閘極電極1〇3(稱「選擇閘極電極」）橫跨擴散層 1 〇 7及擴散層1 〇 8地分別排列於n條閘極電極11 〇兩側（圖1之 圯fe單το陣列之上下兩側）。形成以選擇閘極電極丨〇 3作為 閘極而以擴散層1 〇 7 / 1 〇 8作為汲極/源極之選擇電晶體 1 〇 2。選擇閘極電極丨〇 3係由在複晶矽閘極（未圖示）上形成 金屬秒化物之自行對準石夕化物構造所成。
少 本發明之一實施例中，選擇電晶體丨〇 2間之元件分離 係，場氧化膜1 06進行。藉由如此構成，與利用藉離子植 入等所形成之雜質區之元件分離相比，可使選擇電晶體 1 0 2高耐壓化，可抑制供應至寫入時之寫入對象之記憶單 元導電區之電壓下降。 於構成δ己t思早元MC之電晶體中，於每一行（j*ow)共同 配置之閘極電極11 〇成為字元線，此字元線由行解碼器（未 圖不）選擇性地加以活化。選擇電晶體丨0 2於記憶單元陣列 兩側各選擇閘極電極1 〇 3成為共通，而此選擇閘極電極1 〇 3 成為選擇控制線。 一 主位元線1 〇 1形成於第2鋁配線層（2 A1)上，基於未圖 不之列解碼器接受列選擇信號，而選擇性地被活化。亦 即’對應位址資料，如指定2條主位元線，分別施加電源 電位及接地電位，並啟動連接至所指定之主位元線丨〇 1之 選擇電晶體1 0 2，使成為副位元線之導電區1 〇 4連接至主位 元線1 0 1 ’而使相鄰2列之導電區丨〇 4被選擇性地活化。
第15頁 589683 、發明說明（10) 設於基板上層之第2鋁配線層（2A1)之主位元線ιοί， 介著通孔（ΤΗ) 1 09連接至第1鋁配線層（1 A1)，並介著未圖 示之接觸孔，與選擇電晶體丨〇2之擴散層1〇7相連，選擇電 晶體1 0 2之擴散層1 〇 8直接延伸於基板表面内，而形成成為 副位元線對之導電區1 〇 4之一侧。此導電區1 〇 4與擴散層 107、108同時形成於基板表面。 ’、曰 舌己憶單元M C於相鄰導電區1 〇 4之空隙之通道區，具有 由第1氧化矽膜、氮化矽膜及第2氧化矽膜重疊而形成之 ONO (oxide-nitride-。記憶單元亂之閘極電 極正下方之0N0膜122係用為電子捕獲用膜並形成記憶節 點。於0Ν0膜122之第2氧化矽膜上之朝與導電區1〇4之縱長 方向成直交之方向，閘極電極11〇共同形成一行之複數個 記憶單元，而構成字元線。 如上所述，於MONOS型之記憶單元中，於c〇自行對 矽化物構造之閘極電極之形成時，源極/汲極擴散層間之 基板表面與c〇反應而成矽化物，而產生P_N接合短ς之 題。 口 因此，於此實施例中，使0Ν0膜亦殘留於閘極電極正 下方以外之㈣，以防止基板表面之矽化物化。於此實施 例中，於基板表面之由Ν+擴散層所成之導電區1〇4 、 區域，殘留0Ν0膜122。 < 圖3係為圖1所示之本發明 之電路結構圖。圖3中，1 〇丨為 體，1 03為選擇控制線SL，1 之一實施例之記憶單元陣列 主位元線，1 〇 2為選擇電晶 為副位元線（導電區），丨〇 5
589683 五、發明說明（11) 為連接副位元線之導電區之配線，丨丨 - ?!位元線之N+擴散層其記憶單元間以單位子 選擇控制線SL於H i gh位準時，選埋$ 表不 元線與副位元線相連接丰於寺介=晶體102導通，主位 置成陣列狀之記憶單元陣列數雜個記：單元_ 線之ΐΐΐί:二 元線Α相連之成為1組副位元 =:電£對a、a間之區域，與連接 ::匕 電區對令之右導電區b及左導電區e之 π分別設於導電區對a、a之内 導電區對中ί導電巴！：：線c、D之成為2組副位元線之 區對b、e:;: 右導電^之各1條，則設於導電
TrB、f ^置於§己憶單元陣列之—側之其他選擇電晶體 其他選擇ΪΪ之導電區對b、e，於其間亦具有配置4條與 ^導電區料日日體相連之導電區（連接至一側之選擇電晶體 之各1條1纣各1條，連接至他側之選擇電晶體之導電區對 荽宰之構造，而4組副位元線交替配置之配置構成沿 、h =、方向重複。例如’選擇字元線WL8及，以導電區 構成之記憶單元MC1時，將選擇閘極電極儿設為 v ，準遥擇该區塊’將字元線WL8設為預定之正電壓 S 2對主位70線A、B供應預定之正電壓Η或接地電位L。 此’依據本實施例，以藉由配線丨〇 5相互連接之2條
589683 五、發明說明（12) 導，區104構成1組副位元線，並藉由交錯西己 兀線，而使從選擇電晶體102至遠端是數，、且副位 少，並對記憶體電容之增加可抑制晶粒 ^電阻值減 外，依據本發明’藉由以場氧化膜進行選擇曰^。此 分離，可達成選擇電晶體之高耐壓化，可=體之兀件 記憶單元之寫入電流（寫入電壓）下降。 彳寫入時之對 圖4係MONOS型之記憶單元Mc構成之略圖。於 板121上，設置成為源極或汲極之N+擴散層124，、夕土 成絕緣氧化膜123，橫跨基板121露出面及絕緣氧化二形 之側緣部形成0N0膜122，於〇NO膜122上， j 層！24之縱長方向相垂直方向延伸之自行對準^化與= 擴造政 Ϊ ΐ 3 ,二。_膜之各N+擴散層1 24端部成為捕獲電 。己丨思即點126，並於一個單元儲存2位元之資訊。 膜122係由第1層之氧化膜（例如氧化矽膜）、第2層°之氮化 ，（例如氮化矽膜）及第3層之氧化膜（例如氧化矽^膜）所構 ，。關於具備0Ν0膜之記憶單元之寫入、讀出之詳細内 谷，如參考特表200 1 _5 1 229〇號公報或特願2〇〇ι_3942ΐ6號 之記載。 、圖2(Β)係圖1之以（Α)所示區域（記憶單元區以外之區 域）之導電區1 04間中之基板之沿著與導電區1 04之縱長方 向相垂直方向之剖面略圖。亦即，圖2 (Β )中，} 2 4係對應 圖1之導電區1 04。於此實施例中，於2條導電區丨24間，於 閑極電極11 〇 (參考圖1)正下方之通道區以外亦設置〇 N 〇膜 122。 、 589683 五、發明說明（13) 比車父例如圖2 ( A )所示，於閘極電極1 1 〇正下方之2條導 電區124間之通道區以外之區域未設置训〇膜之情形時，於 Co自行對準矽化物構造之閘極電極形成時，2條導電區1 24 間之基板表面形成Co矽化物（自行對準矽化物），無法進行 P-N分離而短路，造成不良。 如此’本實施例中，於N+擴散層丨24間之閘極電極正 下方之通道形成區所形成之卯0膜122，殘留於元件分離之 N+擴散層1 24間，此外，於基板上，亦可殘留於N+擴散層 之形成區以外之任意區域。 、
其次，參考圖5至圖1 〇，說明本發明之一實施例之半 導體記憶裝置之製造方法之一例。圖5至圖丨〇係本發明之 一實施例之製造方法之主要製造製程之剖面製程順序略 圖。又，圖5至圖1〇係為圖式作成時之分圖。又，圖5至圖 1 0中，圮憶單元係表示記憶單元之元件區（記憶單元陣 列）’ Η V係表§己憶體之周邊電路之高耐壓系（亦稱「η v 系」，或Vpp系」），Vcc係表示一般電源系（亦稱「vCc 系」）之元件區，HVp、HVn、Vccp、Vccn之p心分別表种 通道及n通道之電晶體元件區。又，選擇電晶體配置於記 憶單元區之端部。
、如圖5(A)所示，於ρ型矽半導體基板2〇1上，為了形成 非活性區，如藉由L0C0S(Local Oxidetion of Sili⑶ 法，選擇性地形成場氧化膜2〇2。場氧化膜2〇2之膜厚如設 為。藉由場氧化膜2〇2所分離之元件區，例如分 成圮憶單兀、周邊電路之高耐壓系電晶體（HV系）、一般電
第19頁 589683 五、發明說明（14) 源糸電晶體（Vcc糸）之各部分。 赤共子植入及回火於?型石夕半導體基板如形 成井、。於此貝她例，形成N井及p井之雙井。 r/m(B)戶斤示’於p型矽半導體基板201之露出 區域，如以1〇-3〇nm膜厚形成犧牲氧化膜 ： 2 03之成膜以一般之乾氧仆士 γ > 饿杜乳化膜 、 祀虱化或蒸况乳化進行。其後，於其 板上之P通道電晶體形成區以外夕p # 、土 ，面# ^ 风L u外之£域，以光阻2 0 4選擇相： 地覆盍，而於未形成遮罩之區域，以植入能量 7〇〇_5〇〇KeV、注入量1Ε13μ2(但是，ΕΧ係10的又次方，1Εχ f^iox)植入p(^)離子，而形成NwN_weu)2〇5。此 打離子植入之此里设定為不穿透光阻2〇 膜202。 才处琢虱化 其後，為了將p通道電晶體之臨界值控 值:到井m區表面，進行p (磷）那⑷之離子γ入之 此係因井内之M0S電晶體昨灭μ & |^ Λ 曲線相關， 體l界值與井内之雜質濃度之量變 其次，如圖5(C)所示，以光阻2〇4選擇性地 電晶體形成區以外…，於未形成光阻之η通道電晶通體道 形成區’以植入能量3〇〇 — 2〇f)Kpv λ ^ 11? 1 〇 ~ 工d里UU M〇Kev、注入買lE13Cm2植入6離 子，形成P井（P-well) 206。此時，植入能量設 光阻204而穿透場氧化膜2〇2。 牙运 其後，為了將η通道電晶體之臨界值控制為所 值，於Ρ井m區表面，進行離子之植入。又 之丘 同對Ν井、Ρ井進行熱處理。 /、
IM 第20頁 589683 五、發明說明（15) ，著’將光阻204以如電漿中之灰化等加以去除，而 石夕"¥體基板201上之犧牲氧化膜2〇3則以如緩衝氟酸加以 去除於以下說明中’光阻去除係藉由於電漿中之灰化等 而進行。 ，次’如圖5(D)所示·於矽半導體基板2(Π形成〇N〇膜 20 7氧化矽膜、氮化矽膜、氧化矽膜）。以2〇7所示之⑽〇 膜係由下層氧化矽膜、氮化矽膜、上層氧化矽膜3層之疊 積構造所構成。 y下層氧化矽膜之形成係於750 -850 °C之氧化環境下， 形成如膜厚6-1 〇nm。或下層之氧化矽膜亦可藉由 ISSG(In^Situ Stea, Generation Si〇2)^,^ 0 ,uss 化法可芩考如文獻（IEEE Electr〇n Deyice Leu 虱 ν:υ〇Λρ43Γ432’ 2_之記載。藉由使用1ssg氧化 法，可望更為改善MONOS結構之半導體記憶裝置特有礼化 去之重複壽命。此係因藉由ISSG氧化使得電 =
J少：而於重複動作時，使被_膜記憶節點 ：J 子之置隨之減少，藉此可使特性變動變小。 < 電 0N0膜207中，下層氧化矽膜上之氮化矽膜藉由 CVD(Chemi cal Vapor Deposition)法所形成。9 膜厚於考慮形成於其上層之氧化矽膜形成時所氧 f之 將最終氮化石夕膜之膜厚調整為如2 ~ 1 〇 nm。 夏， 0N0膜207上層之氧化石夕膜氧化氮化碎 時，如於1 000- 1 1 50 〇C之氧化環境中，將，、 >成。此 化而形成。0N0膜207上層之氧化矽膜之宜鼠1夕膜加以氣 胰之其他成膜法，當铁 589683 、發明說明（16) ，可藉由I S S G氧化法加以氧化。上層氧化石夕膜之膜厚最好 设為3-l〇nm。 、 其次，如圖6 ( A )所示，於記憶單元區中，除區將來成 為N+擴散層之區域之0N0膜2〇7。此時，記憶單元區中之成 為N+擴散層區以外之0N0膜2 0 7藉由以光阻2〇4加以覆蓋， 而直接殘留。又，周邊電路側之高耐壓系及一般電源系電 晶體之區域則以光阻2 04加以覆蓋。記憶單元區中之將來 成為N+擴散層之區域上之_〇膜2〇7之去除，係於CF4或 C H F 3 + 〇 2系之氣體環境下藉由電漿|虫刻而進行。
其後，以植入能量30-6 0Kev、注入量IE15cm2將矽基板 2 01植入As(砷）離子，而形成n+擴散層213。 記憶單元區之N+擴散層213除了對應圖}之記憶單元虹 之導電區104外，並對應圖}之選擇電晶體1〇2之擴散層 107、1〇8。又，圖1中，選擇電晶體1〇2之擴散層1〇7、曰1〇8 之縱向剖面（沿主位元線101之縱長方向之剖面），係盥圮 憶單元MC之2條導電區104之橫向剖面（沿閘極電極丨1〇之縱
長方向之剖面）相互垂直，但於圖6至圖丨〇中，則將此等模 式地表於相同圖内。 、 ^其次，設置光阻204，使周邊電路側之高耐壓系（HV
糸）及一般電源糸（VCC系）之雷曰-μ 1ν 尔7 <电曰曰體區及，將來成為 晶體區之ΟΝΟ膜露出。 其後，如圖6(B)所示，以光阻2〇4作為遮罩，對將來 形成選擇電晶體（選擇器部）區之擴散層213上之〇Ν〇膜，及 形成周邊電路部之電晶體區之0Ν0膜，於電漿環境下進行
第22頁 589683 五、發明說明（17) I虫刻加以去除。 麵膜 1 著7去除光阻204。其後，如圖6(C)所示，將殘留之 ΟΝΟ膜20二以場氧化膜2〇2作為遮罩’將矽半導體基板2〇1 化，而形成如10-20_膜厚之矽氧化膜（稱為 「弟1閘極氧化膜」）2 〇 8。 ιίΐ/二圖6⑻所示，於記憶單元區、選擇電晶體、 I η及ρ通道電晶體區上，選擇性地設置光 =二?阻2°4作為遮罩’將形成-般電源系(Vcc 糸）之電曰曰體區之第1閘極氧化膜2〇8加以蝕刻去除。 丰圖7(Α)所示，將形成Vcc系之電晶體區之石夕 士 =基板「2〇1，於氧化環境下，形成如3，⑽膜厚之矽 ^化膜第2閘極氧化膜」）2G9。此時，高耐壓系（hv 二)之電=形成區之閘極氧化膜（高耐壓電晶體問極氧化 ^)，因先丽形成之第1閘極氧化膜2〇8尚未去除， 第2閘極氧化膜2 0 9之形A ’可4吏膜厚Μ第極‘ 夕膜更厚。Vcc系之閉極絕緣膜之膜厂; 、、-巴緣膜之膜厚，分別對應電晶體之動作電壓而設定。 政^次，於基板上，使用CVD法沈積摻雜磷之複晶矽。 薑膜厚如設O〇-2〇〇nm。其後，以光阻（未圖示)作為遮 ’於電漿垓境下進行蝕刻，如圖7(B)所示，形成閘極電 極電極）21〇。此時，於記憶單元區，將刪膜 中之至少亂化矽膜及下層氧化矽膜加以殘留。圖 ，以A1所圍之區域係表示，從圖j之如選 所見之從圖k箭頭線X方向之端面所見之2條問極電：2側 第23頁 589683
11 Ο (A1之複晶矽閘極2 1 ο )。 其$ ’如圖7(C)所示，以光阻2〇4覆蓋周邊電路部， 以記憶單το之N+擴散層2 1 3間之元件分離為目的，植入 (硼）離子。此時，選擇不會透過複晶矽閘極電極2丨〇或場 氧化膜20 2之植入能量。b離子之植入能量如以15Kev、注 入量5E12-5E13cm2左右為佳。 ^ 其次，塗佈光阻204，並進行曝光•顯影，將高耐壓 系（HV系）及一般電壓系（vcc系）之η通道電晶體區之光阻加 以去除，如圖8(A)所示，為了形成高耐壓系（Ην系）及一般 電源系（Vcc糸）之η通道電晶體之LDD(Lightly Doped Drain)構造之低濃度區（rLDD區」，或亦稱「擴張 區」），以如植入能量30Kev、注入量5E13cm2左右植入 P(構）。 接著，如圖8 (B)所示，為了形成高耐壓系（η V系）及一 般電源系（Vcc系）之ρ通道電晶體之LDD構造之低濃度區， 以如植入能量15Kev、注入量5E13cm2左右植入B(硼）。又， 亦可與記憶單元之N +擴散層之元件分離用之b植入（參考圖 7 (C))兼用。 於去除光阻後，如圖8 (C)所示，藉由周知方法，形成 閘極袓晶石夕電極2 1 〇之側壁（s i d e w a 1 1 )間隙壁2 11。亦 即’例如’以C V D法等沈積具有等方的（c ο n f 〇 r m a 1 )之步階 覆蓋之石夕氧化膜，進行異向性餘刻並殘留側壁部。側壁間 隙壁2 11之膜厚係決定成為與源極/汲極擴散層之通道之電 性接合部之低濃度區之寬度，於此實施例中，如設為
589683 五、發明說明（19) 50-200nm 左右 其次，如圖9(A)所示，以光阻2〇4覆蓋記憶單元區及n 通道電晶體區，而形成p通道電晶體之源極、汲極擴散層 2 1 4 (LDD構造之接觸區）。其時，最好以如植入能量 15Kev、注入量1E15-lE16cm2左右植入BF2離子。
其次，如圖9(B)所示，以光阻2〇4覆蓋記憶單元區及p 通道電晶體區，而形成11通道電晶體之源極、汲極擴散層 215(亦稱接觸區）。其時，以如植入能量50Kev、注入量 1E15-lE16cm2左右植AAs(砷）。其後，必要時於實施熱處 理後，去除存於進行自行對準矽化物化處表面之氧化矽膜 +接著，如圖10(A)所示，以濺鍍法於基板表面形成如 膜厚8-20nm左右之Co。亦即，此(；〇濺鍍膜形成於基板全 面。其後，為了自行對準矽化物化，藉由實施回火（燈回 火），而於Co與矽及複晶矽相接觸部分形成⑼^?。另一方 面，於側壁間隙壁21 1等之氧化矽膜（Si〇2)與⑺濺鍍膜相接 之區域，則什麼皆未產生。一般而言，燈回火以如 650-720 °C進行11-60秒。藉此，閘極電極之複晶矽21〇表 面與源極/沒極之擴散層（接觸區）214、215同時被矽化物 化，而形成Co自行對準矽化物212。 其後’進行去除與Si 02相接之側壁間隙壁211表面等之 基板上之自行對準矽化物未反應之c〇之處理。側壁間隙壁 2 11上之Co濺鍍膜藉由濕處理等加以去除。 此貫施例中’於上述自行對準矽化物製程中，殘留
第25頁 589683 五、發明說明（20) ΟΝΟ膜20 7之處，Co無法與矽基板反應，可避免擴散層N+彼 此短路。 其次，如圖10(B)所示，形成層間BPGS(Bor〇-Phospho Silicate Glass)膜216，並形成接觸孔217。 於接觸孔217中填充W插塞218，於基板全面沈積金屬 膜，藉由光阻 '蝕刻製程，形成圖案，而形成金屬配線層 219 〇 圖11係為本發明之其他實施例之半導體記憶裝置 置圖。參考圖11，此實施例與圖1之結構相異，構成副位 元線之1對導電區1 〇 4之端部彼此以導電區1 〇 4 A相連，而主 位元線101係設於第1鋁配線層（1A1 )，藉由接觸孔而與選 擇電晶體1 0 2之擴散層相連。 又，此貫施例中，0N0膜1 2 2亦於除了閘極電極1丨〇正 下方之通道區外，亦殘留於除Ν+擴散層之任意區域。參考 圖11，此實施例之半導體裝置具備沿基板表面中之一方向 而相互分離且平行延伸之複數條導電區104，以2條導電區 1 乂籌對（例如a、a)，使導電區對之一端彼此於基板表面 "者設於與導電區（104)垂直方向之導電區1〇4A相連，而 成為1組副位元線。導電區1〇4與導電區1〇“皆由形成於p =矽半導體基f表面之N+擴散層所成，而1組副位元線之2 ^凡形狀則設為U字形狀圖案。對應丨組副位元線之與主位 兀線1 0 1相連之選擇電晶體丨02，其分 兩側，與配置⑨記怜單开· W目J配置6己k、早70陣列 ^ ^ z 己匕早兀陣列一側之選擇電晶體1 02相連 接之複數組副位元線’ 與配置於記憶單元陣列他側之連選 589683
擇電晶體1 Ο 2相連接之複數組副位元線相互交錯配置。、 本實施例中，未圖示之周邊電路之電晶體之閘極電極鱼於 擇電晶體102之閘極電極1〇3亦設為c〇自行對準矽化物^ k 造，又，以ΟΝΟ膜作為閘極電介質膜之記憶單元之閘極 極11 0亦設為C 〇自行對準石夕化物構造。 ° “ 此實施例之構成，亦於閘極電極丨丨〇之自行對準矽化 物，程中，2條導電區104間之矽基板表面因以〇N〇膜加以 覆蓋，而無法成為Co矽化物化，可避免導電區丨〇4之短 路。 以上以上述貝^例說明本發明，但本發明並不限於 上述實施例之構成，於本案專利申請範圍之各請求項之發 明，圍内，業者所作的各種變形或修正，當然亦屬本發明 之範圍。例如，以上以可程式之可讀出之非揮發性半導體 ^己憶裝置為例說明，但亦可適用於讀出專用之半導體記憶 ，置。又’以上，說明具備有2個將2位元獨立記憶成之1 單兀之電子捕獲區之0N0膜之記憶單元，但本發明並不限 於此構成，亦可為將1位元記憶成丨單元之構成，此外，亦 可適用於任意之MONOS型電晶體。又，設於基板上層之配 線並不限於鋁配線，低電阻之任意金屬配線當然亦可適 用0 又’本發明並不限於C〇自行對準矽化物，亦可適用於 如Τι自打對準矽化物等之可低電阻化之任意高融點金屬或 準貴金屬之自行對準矽化物構造。 發明效果
第27頁 589683 五、發明說明（22) 如上所述，依據本發明，於具有ΟΝΟ膜之半導體裝置 中，因於通道區以外區域亦殘留0Ν0膜，故於該區不會產 生於自行對準矽化物製程中之金屬與矽基板之反應，可避 免由雜質擴散層所成之2條導電區間之基板表面之石夕化物 座品艮率 化，此結果，可提升元件可靠度 有，依據本發明，將記憶單元中之用為電子捕獲膜之 0Ν0膜’直接用為基板之矽化物化保護膜，故於製造製 程，不用另外附加特別製程，於自行對準矽化物製程χ 可確實防止由雜質擴散層所成之導電區 ^ ， 化物化，可抑制萝裎、成士 >祕★ 门之基板表面之石夕 j ?卩剌I私、成本之增加，可提升元件之可靠 再者 ISSG氧化 裝置特有 此上 導電區構 置，可減 可抑制對 依據本發 離，可實 憶單元之 攸爆尽發明 二.π ", 肤々示丄、第2氧化膜倍你田 法，精此，可更加改善M0N0S構 …、使用 寫入/消去之重複壽命。 成之+導體記憶 述效果外，依據本發明，藉由以相 成1組副位元線，並將複數組副位連接之2條 少從選擇電晶體至遠端部之導電几線交錯配 記憶體電容增加所導致之晶粒面二:電阻值，^ 明’藉由以場氧化膜進行選擇、^加°此外’ 二選擇電晶體之高财壓化，可；;之元件分 寫入電流（寫入電壓）之下降，龙电‘田入時之對奋 一具用價值極高。 589683 圖式簡單說明 五、【圖式簡單說明】 圖1 :本發明之一實施例之配置構成圖。 圖2 :圖1之A區之剖面略圖，（B)為比較例，（A)為本 發明之一實施例之說明圖。 圖3:圖1之等價電路圖。 圖4 :具備ΟΝΟ膜，具有2位元記憶節點之記憶單元之 構成略圖。 圖5 :本發明之一實施例之製程之主要部之製程順序 之剖面略圖（其1 )。 圖6 :本發明之一實施例之製程之主要部之製程順序 之剖面略圖（其2 )。 圖7 :本發明之一實施例之製程之主要部之製程順序 之剖面略圖（其3 )。 圖8 :本發明之一實施例之製程之主要部之製程順序 之剖面略圖（其4)。 圖9 ··本發明之一實施例之製程之主要部之製程順序 之剖面略圖（其5 )。 圖1 0 :本發明之一實施例之製程之主要部之製程順序 之剖面略圖（其6)。 圖11 ··本發明之其他實施例之配置圖。 元件符號說明： 101 主位元線 102 選擇電晶體（方塊選擇電晶體）
第29頁 589683 圖式簡單說明 103 閘極電極（方塊選擇線SL) 104 導電區（副位元線） 105 配線 106 場氧化膜 107 >108 擴散層 109 通孔（TH) 110 閘極電極（字元線WL) 111 接觸孔 112 配線 113 酉己線 121 半導體基板 122 ΟΝΟ膜 123 絕緣氧化膜 124 Ν+擴散層 125 閘極電極 126 記憶節點 201 Ρ型矽基板 202 場氧化膜 203 犧牲氧化膜 204 光阻 205 Ν井 206 Ρ井 207 0Ν0膜 208 第1閘極氧化膜
第30頁 589683 圖式簡單說明 209 第2閘極氧化膜 210 閘極複晶矽 211 侧壁間隙壁 213 N +擴散層 214 擴散層（源極/汲極） 215 擴散層（源極/汲極） 216 層間BPSG膜 217 接觸孔 218 接觸孔W插塞 219 金屬配線
第31頁

Claims (1)

  1. 589683 申請專利範圍 1· 一種半導體裝置之製造方法，包含： +繞緣膜形成製程，於基板上，形成依第丨氧化膜、氮 化膜及第2氧化膜之順序疊積而成之絕緣膜；及 自仃對準矽化物製程，於該絕緣膜上，形成自行對準 石夕化物構造之閘極電極； 其特徵為·· 藉由於該基板上之該閘極電極正下方以外之區域，亦 殘留該絕緣膜之方式，而於該自行對準矽化物製程中，防 止矽化物化對象外區域之該基板表面之矽化物反應。 2. —種半導體裝置之製造方法，包含：
    絕緣膜形成製程，於基板上，形成以第丨氧化膜、氮 化膜及第2氧化膜之順序疊積而成之絕緣膜； 性去除製程’選擇性地去除形成於成為記憶單^ 區之基板表面之該絕緣膜； 第2製程，形成複數條平行延伸於去除該絕 域之由雜質所成之導電區；及 、°° ，第3製程，於該絕緣膜上，形成以相鄰2條相互 該導電區作為源極及汲極之記憶單元 其特徵為： 早-電曰曰體之閘極電極;
    藉由於該記憶單元電晶體之閘極電極正下方 以外之區域，亦殘留該絕緣膜之方式，而於形 元電晶體之閑極電極之製程中’防止石夕化物化對= 域之该基板表面之石夕化物反應。 ° 3. 一種半導體裝置之製造方法
    589683 六、申請專利範圍 於構成記憶單元陣列區之基板表面，平行延伸形成複 數條由雜質所成之導電區； 以2條該導電區為_對，利用基板上層之配線或基板 又面之V電區加以連接，而構成丨組副位元線，· 條門=副位元線之縱長方向成直交之方向，形成複數 條閘極電極，而構成字元線； 該1組副位元線介著選擇電晶體連接至主位元線； 複數個該選擇電晶體於該記憶單元陣列之兩側對向配 Si ， >刀別連接至孩&己憶單元陣列一側之複數個選擇電晶體 ^複數組副位元線’及分別連接至該記憶單元陣列他側之 複數個L擇電晶體之複數組副位元線，彼此交錯配置； 設置於記憶單元電晶體之閘極電介質膜上之閘極電極 具有自行對準矽化物之構造； 其特徵為： —有··於該基板表面上，形成以第1氧化膜、氮化膜 f 2氧化膜之順序疊積而成之絕緣膜，以作為該 質膜之製程； 於忒絶緣膜上，形成自行對準矽化物構造之閘極電極 之自行對準矽化物製程； 藉由於該記憶單元電晶體之閘極電極正下方之通道區 卜之區域，亦殘留該絕緣膜之方式，而於該閘極電極之 ::準矽化物化製程中，防止矽化物化對象外區域之該 悉坂表面之矽化物反應。 589683 六、申請專利範圍 4·如申請專利範圍第1項之半導體裝置之製造方法，其 中，該第1氧化膜及/或該第2氧化膜係以ISSG(In-Situ Steam Generation)法氧化而形成。 5 ·如申請專利範圍第2項之半導體裝置之製造方法，其 中，該第1氧化膜及/或該第2氧化膜係以ISSG(In-Situ St earn Generation)法氧化而形成。 6 ·如申請專利範圍第3項之半導體裝置之製造方法，其 中，該第1氧化膜及/或該第2氧化膜係以ISSG(In-Situ St earn Generation)法氧化而形成。 7. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該第2氧化膜係藉由將該氮化膜氧化而形成。 8. 如申請專利範圍第2項之半導體裝置之製造方法，其 中，該第2氧化膜係藉由將該氮化膜氧化而形成。 9. 如申請專利範圍第3項之半導體裝置之製造方法，其 中，該第2氧化膜係藉由將該氮化膜氧化而形成。 1 0.如申請專利範圍第3項之半導體裝置之製造方法，其 中，該絕緣膜殘留於除該通道區及該記憶單元陣列之該導 電區形成區以外之處。 11.如申請專利範圍第3項之半導體裝置之製造方法，其 中，該絕緣膜殘留於該記憶單元陣列之至少該基板表面之 導電區間之區域。 1 2.如申請專利範圍第1項之半導體裝置之製造方法，其 中，該殘留之絕緣膜包含疊積成三層之膜中之至少該第1 氧化膜及該氮化膜。
    第34頁 589683 六、申請專利範圍 " ' 1 3 ·如申請專利範圍第2項之半導體裝置之製造方法，其 中’该殘留之絕緣膜包含疊積成三層之膜中之至少該第1 氧化膜及該氮化膜。 1 4·如申請專利範圍第3項之半導體裝置之製造方法，其 中，该殘留之絕緣膜包含疊積成三層之膜中之至少該第j 氣化膜及該氮化膜。 15.、種半導體裝置，其於基板上具有包含第丨及第2氧化 π缝暄：於°亥第1及第2氧化膜間之氮化膜之絕緣膜，於該 、、、巴緣=具備自行對準梦化物構造 其特徵為： 絕緣膜。"基板上之该閘極電極正下方以外之區域亦設置該 板表面種上半平導體裝置’具備有於構成記憶單元陣列區之基 表面上，具備包含第隐早70電晶體，其於基板 化膜間之氧仆赠 ^弟2虱化膜、和夾於該第1及第2氧 質膜，於該咆S ? 以作為閘極電極正下方之電介 極， 有自仃對準矽化物構造之閘極電 其特徵為： 丨，區卜亦具：=之間極電極正下方之通道區以外 板表面上平行Ϊ;:複數：=構成記憶單元陣列區之基 ^_ 保由雜質所成之導電區；
    589683
    六、申請專利範圍 以2條该導電區成一對，以基板上層之配線或灵板表 面之導電加以連接’而構成1組副位元線； 於與該副位元線之縱長方向成直交之方向，配設複數 條閘極電極，而成為字元線； 該1組副位元線介著選擇電晶體連接至主位元線· 複數個該選擇電晶體於該記憶單元陣列之兩側對向配 置； … 分別連接至該記憶單元陣列一側之複數個選擇電晶體 之複數組副位元線，及分別連接至該記憶單元陣列他側之
    複數個選擇電晶體之複數組副位元線，相互交錯配置； 記憶單元電晶體於基板表面上，具備包含第1及第2氧 化膜、與夾於該第i及第2氧化膜間之氮化膜之絕緣膜，於 4絕緣膜上，形成自行對準矽化物構造之閘極電極； 其特徵為： 於忒圯f思單兀陣列之閘極電極正下方之通道區以夕丨 區域’亦具備該絕緣膜。 ^殘如留申;^專利範、圍第1 6項之半導體裝置，其中，該絕 以外之處f、该通道區及該記憶單元陣列之該導電區形居
    ^ ^ f ^ 4 t r. 以外之處。ι道區及該記憶單元陣列之該導電區形居 該絕 導電區， 膜殘留申於;專纪利Λ圍第15項之半導體裝置’其中 U早元陣列之至少該基板表面之
    第36頁 589683 六、申請專利範圍 間。 2 1.如申請專利範圍第1 6項之半導體裝置，其中，該絕緣 膜殘留於該記憶單元陣列之至少該基板表面之導電區之 間。 2 2.如申請專利範圍第1 5項之半導體裝置，其中，該殘留 之絕緣膜包含疊積成三層之膜中之至少該第1氧化膜及該 氮化膜。
    23.如申請專利範圍第1 6項之半導體裝置，其中，該殘留 之絕緣膜包含疊積成三層之膜中之至少該第1氧化膜及該 氮化膜。 2 4.如申請專利範圍第1 7項之半導體裝置，其中，該殘留 之絕緣膜包含疊積成三層之膜中之至少該第1氧化膜及該 氮化膜。
    第37頁
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