TW584899B - Planar metal electroprocessing - Google Patents

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TW584899B TW091116130A TW91116130A TW584899B TW 584899 B TW584899 B TW 584899B TW 091116130 A TW091116130 A TW 091116130A TW 91116130 A TW91116130 A TW 91116130A TW 584899 B TW584899 B TW 584899B
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electrolyte
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Bulent M Basol
Homayoun Talieh
Cyprian E Uzoh
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Nutool Inc
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Description

584899 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【發明所屬之技術領域3 發明領域 本發明係有關半導體積體電路之製造，尤其是有關用 5 於導電層之平面沈積和拋光的方法。 t先前技術：3 發明背景 傳統半導體裝置通常包括一塊半導體基板、例如矽基 板’以及多個連續成形之介電中間層、例如二氧化碎和以 10 導電材料製成的導電通路或互連線路。銅和銅合金近來頗 受注意’其等可作為互連材料，原因在於卓越之電致遷移 和低電阻特性。互連線路通常係利用金屬化方法，將銅填 充於’丨電層内所餘刻之特徵圖案或孔穴中。銅金屬化之較 佳方法為電鍍法，於一積體電路中，多層互連網路相對基 15板表面朝侧面延伸，連續層中形成之互連線路可利用通孔 或接觸孔通電。 在一典型製程中，首先於半導體基板上面形成一絕緣 層，並進行圖案製作及蝕刻製程，以在絕緣層中形成特徵 圖案或孔穴、例如溝槽及通孔，接著將一阻障/膠合層沈 20積在已形成圖案之表面上方，並鍍上類似銅這種導體，以 填充所有的特徵圖案。然而，除了以銅填充特徵圖案之外 ’電鑛製程亦會在基板頂面沈積多餘的銅，此多餘的銅稱 為“過覆蓋層，，，且必須在隨後步驟中將之移除。在標準電 鍍製程中，由於電化學沈積（ECD)製程係以保形方式在晶 6 584899 玖、發明說明 圓上面塗佈較大之特徵圖案，故此過覆蓋銅具有較大的一 個形態。舉例而言，一塊具0·5微米深特徵圖案之晶圓可 利用標準ECD製程塗佈〇.8微米厚的銅，以確保所有特徵圖 案都能完整而無瑕地填充，包括那些寬度大於5微米者。 5較大特徵圖案上方所形成的銅表面可能會有大約0.5微米 梯的一個形態。傳統上，於鍍上銅後，首先利用CMp方 法將此形態表面整個平坦化，接著將過覆蓋銅層之厚度降 至阻障層表面的高度，隨後移除之，僅將導體留在孔穴内 。CMP係一昂貴而耗時之方法，cMP製程中使用之高壓亦 1〇有損低介電常數的介電質，而使其機械強度較氧化矽為低 。因此，在整合製程中將CMp步驟減至最小乃所有IC製造 業者的一個目標。晶圓上面的形態亦使CMP製程中產生問 題，具體而言，較大之階梯、例如上述範例中位於類似 1〇〇微米寬溝槽或接合墊這種大型特徵圖案上方的〇.5微米 15 ^梯，於CMP之後會產生凹陷瑕疫，因此，同時考量到成 本及授權特色，能夠減少晶圓上之表面形態而產生較薄銅 沈積層的方法相當引人注目。 於銅電沈積製程中，使用了經過特別調製之電鍍液或 電解液，這些電解液通常含有水、酸（例如硫酸）、銅離子 20 、氣離子和某種能夠影響沈積材料性質與電鍍性能之添加 ^。典型之電解槽含有三種市售添加劑如加速劑、抑制劑 和平整劑其中至少兩種，應該注意的是，這些添加劑有時 名稱會不同。舉例而言，加速劑可能在文獻中被稱作光亮 劑而抑制劑被稱作懸浮劑。這些添加劑在電解液中的功能 7 584899 玖、發明說明 和氯離子所扮演角色於相關領域中廣為所知（例如灸看 2〇01年9月出版之«科技第97頁，由Z.W.Sun與⑽沾合 著之“用於無㈣鋼沈積之最絲電鍍槽㈣”），然其所 包含之詳細卿可能無法完全瞭解或同意。 10 15 電沈積製程必須填滿基板上面的所有小型和大型特徵 圖案，第1Α®_解方式繪示了具有若干塗佈-層阻障/ 種晶層13之高深寬比通孔1〇、一條中深寬比溝槽u與一個 小深寬比焊墊12的示範晶圓表面橫截面圖，其中為簡化圖 形起見阻障/種晶層乃繪示成一層。如相關領域令所知 ’深寬比係特徵圖案之深度d對其較小側向尺寸或寬度讀 比值’雖然某些用途如封裝應用中可使用較㈣特徵圖案 ’在吾等範例中d的範圍可能從〇」微米至2 G微米。通孔1〇 寬度可能達次微米尺寸，且其深寬比（d/w)範圍可能介於卜 10，溝槽11之深寬比可能為(U]，而焊墊12之深寬比可能 小於0·1。例如對〇·5微米的一個特徵圖案深度而言，通孔 寬度可能為0.1微米，溝槽η寬度可能為2微米，而焊墊寬 度可能為20微米。 第1Β圖繪示了第1Α圖之基板利用習知技藝方法完成 銅沈積之後的圖解，實線15表示典型ECD製程中利用含有 20加速劑與抑制劑兩種添加劑的一個添加劑包裝所形成之典 型銅薄膜形態，已知這些添加劑有助銅在高深寬比之通孔 10中由下而上填充，然而，由下而上填充之機制會隨特徵 圖案的深寬比變小而逐漸失效，且沈積形狀會更均勻，此 結果繪不於第1B圖之中型尺寸特徵圖案或溝槽丨丨上方的一 8 584899 玖、發明說明 個小階梯D1與大型特徵圖案或焊墊12上方的一個大階梯 D2。應該注意的是，這些位於各種不同尺寸之特徵圖案上 方的階梯至少和特徵圖案深度(1 一樣大，繪示於密集通孔 陣列上方之過滿層〇通常可在利用含有此例中兩種成分添 5加劑包裝的電解液沈積而成之銅薄膜中觀察出，由第⑺圖 中可以看出，銅薄膜之表面形態相當大，而此意味著前述 之CMP步驟中所遇到的挑戰。 前技方法中已經提出數種開發方案，以改良如第1]3圖 之實線15所示的銅形態，欲減少或消除過滿層〇，可將第 1〇三種添加劑、亦即平整劑加入電解液配方中，藉由小心控 制添加劑之濃度，則密集通孔1〇陣列上方的銅輪廓可加以 平坦化，如第1B圖中的虛線16所示。美國專利6,346,479 B1發表了 -種在非保形電鍍製程中沈積銅以填滿部分特徵 圖案的方法。接著進行第二電鑛製程，以保形方式將銅沈 15積於開口或特徵圖案的剩餘未填滿部分中，這種方法可在 密集的小型特徵圖案陣列如吾等範例之通孔1〇上方以及在 中型尺寸特徵圖案如吾等範例之溝和上方形成一個爲平 輪廓，分別如虛線16及17料。然而如美國專利6,34M79 B1中所揭不’第二電鍍製程係以保形方式將銅沈積於基板 2〇上方，因此無法消除大型特徵圖案，如吾等在第1B圖範例 中、，、曰7F之焊塾12上面的大階梯於。美國專利則 中敘述了 -種在溝槽中電鍍鋼之方法，其中第一銅沈積步 驟中具有第一光亮劑對平整劑濃度比例，而第二銅沈積步 驟t具有小於第一光亮劑對平整劑濃度比例之第二光亮劑 9 584899 玖、發明說明 對平整劑濃度比例，其提供之方式能減少第1B圖中繪示的 階梯D1。如相關領域中所熟知，銅電鍍添加劑在具有非常 小深寬比之極大特徵圖案中不具效力，例如第1B圖之焊墊 12。因此，利用這種方式將無法大大地減少或消除階梯 5 ，D2僅於所電鍍之極厚銅層其厚度接近晶圓上面最大特徵 圖案之寬度的一半時才能減少或消除（例如參看1993年十 月26曰出版之美國專利5,256,565)，然而若考慮到許多互 連設計將涉及遠在10微米之上的特徵圖案尺寸時，此並不 實用。 1〇 如上述評論所示，有些針對在圖樣化晶圓表面上獲得 相對平坦之銅形態的習知技藝可能適用於具有較大或中等 深寬比特徵圖案之晶圓等級，然而，許多IC互連線路設計 在特定之晶圓表面上卻含有各種不同深寬比的特徵圖案， 尤其是在多階互連結構中，當高載流線之深寬比在較高接 5線间度處減少時，其寬度會增加，因此需要一種能夠減少 或消除大範圍深寬比之特徵圖案上方形成之銅表面形態的 方法。 對:所有特徵圖案尺寸而言，能夠減少或完全消除鋼 表面形悲的一個技術為電化學機械加工方法（EcMpR)，此 2〇技術能夠消除㈣圖範例中緣示之階梯⑴、⑴及過滿層〇 ’並於工件表面上提供薄層的平坦導電材料，或甚至提供 不具任何或幾乎沒有過多導電材料之工件表面。利用這種 方式可將CMP製程減至最少或甚至消除。“電化學機械 加工方法（ECMPR)，，-詞乃同時包含了電化學機械沈積 10 584899 玖、發明說明 (ECMD)製程和電化學機械蝕刻（ECME)，其亦稱為電化學 機械研磨（ECMP)。應該注意的是，ECMD及ECME兩者通 常係稱為電化學機械加工方法（ECMPR)，原因在於兩者均 涉及工件表面上的電化學製程和機械作用。第1B圖之扁平 5 虛線繪示了利用ECMPR所形成的一個扁平銅表面輪廓範例 〇 由下列諸項專利、已發表之專利申請案以及審理中的 專利申請案中，可獲知各種不同ECMPR方法之說明，其等 均屬本發明之受讓人所共同持有：標題為“用於電化學機 10 械沈積之方法和裝置”的美國專利第6,126,992號、於2001 年12月18曰歸檔並於2002年2月21曰以專利申請案第 20020020628號出版成為美國專利申請案之標題為“利用外 部感應在沈積於工件頂面與孔穴表面上的添加劑之間形成 差異的電鍍方法和裝置”之美國專利第09/740,701號、以及 15 2001年9月20日歸檔之標題為“用於控制工件預定部分上面 之沈積的電鍍方法和裝置”且序號為09/961，193之美國專利 申請案。2001年9月20日歸檔之標題為“光罩板設計”且序 號為09/960,236的美國專利申請案，2002年5月23日歸檔之 標題為“低強度電化學機械加工方法和裝置”的美國專利申 20 請案第10/155,828號，這些方法可利用平坦化方式將材料 沈積於工件上的孔穴部分内或上方。 【發明内容】 發明概要 本發明係有關利用一種ECMPR技術，於工件表面上形 11 玖、發明說明 成一層平坦或幾乎平坦之導電材料例如銅的方法。 本發明一方面包括使工件前表面緊鄰工件表面感應裝 置，其後將含有導電材料之電鍍液經由工件表面感應裝置 中的通道流向工件前表面，於工件與電極之間施加某個電 5位，兩者實際上均與電鍍液接觸，以利用電化學沈積製程 使導電材料在工件前表面上成形。在隨後之電化學機械沈 積製程中，當施以某個電位並使用電鍍液時，利用工件表 面感應裝置的一個頂面掃刮或研磨工件前表面，於下一個 步驟中，將極性與電化學沈積製程及電化學機械沈積製程 10中使用之電位相反的一個電位施於工件和電極上。 另一方面，本方法最好使用至少兩種不同之化學電鍍 4液，以在表面上具有特徵圖案或孔穴之半導體基板上面 形成一層平坦或幾乎平坦的銅。 於第一階段中，完成了最適於小型特徵圖案之無缺陷 15填充的-個電艘製程，在此階段中，電錢製程係於非接觸 模式中完成，晶圓表面上並無任何機械式掃刮程序，並使 用了針對最佳間隙填充性能做過最佳化之具有第一種化學 添加劑的第-電鍍液，此化學製品可能含有加速劑和抑制 劑’並可選擇添加平整劑。 2〇 第二階段中使用了 ECMPR接觸式製程，通常包含至少 -項ECMD製程，其中第二電鍍液具有第二種化學添加劑 ’乃特別針對此平面沈積或平坦化步驟做過最佳化。舉例 而言，此第二化學製品可能僅含用於第一階段之三種添加 劑的其中一種或兩種。 12 玖、發明說明 圖式簡單說明 下文將參看諸幅附圖並透過本發明之非限制性實施範 例，詳細說明本發明之上述和其它特色與優點，其中類似 之參考數字代表所有視圖中的類似元件，且其中·· 5 第1A圖例示了需要在其上方塗佈導體之示範晶圓的一 個橫截面圖； 第1B圖例示了第1A圖之示範晶圓的一個橫截面圖， 其上方以傳統方法塗佈了一種導體； 第2圖例示了第1A圖之示範晶圓的一個橫截面圖，其 10 上方利用本發明之方法塗佈了一種導體； 第3圖例示了示範性ECMPR系統的一部份，其可用以 實施本發明； 第4圖繪示了工件前表面上所形成之第一結構； 第5圖例不了沈積於孔穴中及工件頂面上的第一層； 15 第6A、6B及7圖例示了可能完成的各種不同輪廊； 第8A及8B圖例示了缺陷之形成； 第9圖例示了生長中沈積層之進一步平坦化； 第10圖例示了使用非接觸式電蝕刻製程時的一個輪廊 20 第11圖例示了進一步使用接觸式電蝕刻製程時的一個 輪廊， 第12圖例示了以導體進行填充的一個雙重鑲嵌結構； 第13 A-13C圖例示了本發明之各階段製程中的示範晶 圓輪廊， 13 584899 玖、發明說明 第14A及14B圖例示了利用本發明之各種不同方式加 工的晶圓聚焦離子束影像； 第15圖例示了 一個模組系統，其可用以實行本發明之 方法；以及 5 第16圖例示了使用單一加工模組的一個製程供應系統 〇 C實施方式3 較佳實施例之詳細說明 本叙明之方法係有關利用一種ECMPR技術如£CMD， 1〇於一工件表面上形成一層平坦或幾乎平坦之導電材料、例 如銅，本發明之方法最好使用至少兩種不同之化學電鍍溶 液，以在表面上具有特徵圖案或孔穴之半導體基板上面形 成層平坦或幾乎平坦的銅。本發明之獨具特色在於其能 應用於具有各種不同形狀及尺寸之特徵圖案或孔穴的基板 15上，舉例而言，基板可能具有較高深寬比之小尺寸特徵圖 案、例如次微米尺寸的通孔或溝槽，以及非常低深寬比的 特徵圖案、例如大於10微米寬之溝槽和大於20微米尺寸的 焊墊或通道，此例之晶圓甚至可能具有5〇〇微米以上的特 徵圖案。於本發明之第一階段中，充分執行了電鍵程序， 20使小特徵圖案得到完美無瑕地填充，在此階段中，電鑛係 X非接觸方式完成，晶圓表面上並未進行任何機械式到除 ^序。非接觸式製程使用了具有第一種化學添加劑之第一 電鍍心液，使其具有最佳之間隙填充性能，此化學添加劑 可此a有加速劑或抑制劑，並可選擇添加平整劑。在此階 14 584899 玖、發明說明 段中，小型或中型尺寸之特徵圖案完全以銅進行填充，而 較大尺寸之特徵圖案則部分或全部以保形方式塗上一層鋼 。第2圖中繪示了本發明第一階段所形成之鋼層輪廓”範 例，應該注意的是，所有小型特徵圖案均以銅進行填充， 5中型尺寸之特徵圖案上方有一個小階梯，而大型特徵圖案 上方有一個大階梯。本發明之第一階段可持續到最大特徵 圖案上方之銅高度大體上與絕緣層頂面的高度相等為止， 在此例中，較小之階梯可以減少，而大特徵圖案上方之階 梯大體上維持相同。 10 本發明之第二階段使用了通常包括至少一個 程之ECMPR接觸式製程，其中第二電錢溶液具有第二種化 學添加劑，特別適用於此平坦化沈積或平坦化步驟。舉例 而言，此第二種化學添加劑可能僅含第一階段中使用之三 種化學添加劑的其中-種或兩種，所得到的銅輪靡是否大 15致平坦（如輪廓31所示）或絕對平坦（如輪廓32所示）乃取決 於接觸步驟持續之時間，隨著接觸步驟持續之時間增加， 表面會變的越來越平坦，在任何情況下，相較於第i㈣之 習知技藝大型形態，第2圖中的輪廓31及32具有較小且較 平坦之形態，其增加了 CMp製程之效率，並減少cMp所造 20 成的相關缺陷、例如凹陷及侵餘。 第3圖繪示了能夠用以實施本發明之職_統觸範 例ECMPR系統包括有一個工件表面感應裝置（㈣^ 1 〇2 如一塊光罩、焊塾或刮除器、一個用以固定工件ι〇6如晶 圓之載頭H)4以及—根電極刚。晶圓可以是—塊欲利用 15 584899 玖、發明說明 ECMD製程鍍上銅之矽晶圓，當晶圓1〇6前表面11〇與WSID 102頂面112之間有實體接觸和相對運動時，於至少部分 ECMD期間會使用到WSID 102。在ECMD期間，WSID之頂 面112會掃過晶圓1〇6表面110，同時電極1〇8與晶圓表面之 5間會產生一個電位。另外在有些情況中，WSID表面1 i2掃 過晶圓表面110之後會立即產生電位，換言之，如上文引 用之前一申請案中所詳述，電位之形成與WSID在基板表 面之掃刮程序不需同時或連續發生。WSID之通道114允許 加工溶液116如銅電解液流向晶圓ι〇6表面。 10 如上所述，本發明一方面係利用電化學沈積進行非接 觸式加工，接著利用電化學機械沈積進行接觸式加工，此 加工程序可於接觸和非接觸式加工中採用相同溶液或不同 溶液，因此將對兩者分別加以敘述。然而應該注意的是， 使用相同溶液之加工順序在某些方面可用於使用不同溶液 15 之加工程序，反之亦然。 相同溶液之加工程序 當整個加工程序使用相同溶液時，可以銅電鑛液作為 銅基底溶液，例如含有CuS〇4、h2S〇4、cr及添加劑之溶 液。添加劑通常係指抑制劑、加速劑、平整劑和光亮劑等 20化學製品，其等會影響小型特徵圖案之晶粒尺寸、形態和 真充以及沈積銅之平滑度，這類添加劑在銅電鑛業中相 田著名纟發月中使用之銅電鑛液亦可含有其它化學添加 d其中種化學添加劑揭示於審理中的美國專利申請案 第09/544,558號、標題為“用於電鑛及平坦化與利用其等進 16 584899 玖、發明說明. 行加工之改良式電鍍液，，中，其屬本發明之受讓人共同持 有。其它化學製品、作用劑亦可和本發明之電鍍液一起使 用，以影響沈積材料之性質，且在本發明實施例之範圍内 〇 5 現在將敘述實施本例之較佳方法，第4圖繪示了第3圖 中所示之工件106前表面11〇上形成的第一結構4〇〇。第一 結構400係由底層上面所形成的一個圖案層4〇2構成，其最 好為絕緣層、例如氧化矽，第一結構4〇〇可根據金屬互連 没計規則利用著名的圖案製作及蝕刻技術形成，在此實施 1〇例中，絕緣層402包含了孔穴或間隙，亦即第一孔穴4〇4、 第二孔穴406和第三孔穴408，由中間層區域41〇互相隔開 ，每個孔穴404、406、408均由一塊底壁412和一塊側壁 414界疋其範圍。中間層區域41〇之厚度乃隨底璧412或底 層110頂面與中間層區域41 〇頂面416間的距離決定，於此 15例中，中間層區域410之厚度等於孔穴4〇4、4〇6及4〇8之深 度。中間層區域410之頂面416亦稱為場效應區。 在此實施例中，孔穴404、406、408可做成使第一孔 穴404成為一個通孔或一條溝槽，第二孔穴4〇6成為一條中 型尺寸溝槽或大通孔，而第三孔穴4〇 8成為一條溝槽或一 20塊焊墊。關於此點，第一孔穴404之寬度可能小於丨微米， 第一孔穴406之寬度可能為ι·5微米，而第三孔穴4〇8之寬 度可能大於5微米。孔穴之深度可能大於〇3至1〇微米，但 最好是0.3-5微来。在此方法中，雖然圖中並未示出，通常 可利用已知技術中的著名方法沈積一層或更多層較薄之阻 17 584899 玖、發明說明 障層或膠合層材料，例如Ta、TaN、Ti、TiN或WN，作為 阻障層或膠合層。亦可由不同材料構成多層阻障層，例如 連續沈積Ta和TaN或Ti和TiN而形成雙層阻障層，接著在阻 障層頂部沈積一層銅薄膜作為種晶層，供其後之鋼層電鍍 5用。銅種晶層提供了一個底層，使後續沈積層能在其上面 成核和生長。 參看第5圖，第一層418係沈積於孔穴404、406、408 中與頂面416上，沈積過程利用上述之示範系統1〇〇進行， 已知銅電鍍液含有添加劑，有助於在狹窄的特徵圖案/孔 10穴中由下而上進行電鍍。當具有各種不同尺寸特徵圖案之 工件利用這些電解液將銅塗佈於其上時，較小之特徵圖案 、亦即通常小於1微米之特徵圖案可由孔穴底部朝其頂端 輕易而迅速地鍍滿銅，較大之特徵圖案則以保形方式塗佈 ，原因在於添加劑可能毫無阻礙地朝此特徵圖案内外方向 15擴散。中型尺寸之特徵圖案所呈現反應大約介於這兩種極 端之間。 於操作時，首先將第3圖中繪示之前表面！1〇進行電鑛 ’但不可接觸到光罩板1〇2(亦即電鍍期間使工件ι〇6靠近 光罩板102而移動），於此加工階段期間，晶圓前表面與光 2〇罩板表面之間的空隙最好大約為1-4毫米（mm)，此加工步 驟將於下文中稱為非接觸式’’電艘。往回參看第5圖，在 此加工階段中，構成第一層418之沈積材料透過由下而上 之填充製程徹底填滿第一孔穴404，並以保形方式蓋住第 三孔穴408之底壁及側壁。再者，於加工期間，沈積於第 18 584899 玖、發明說明 二孔穴406内之材料略以由下而上之方式將其部分填滿， 在此加工階段中，雖然一部份之第一層418僅部分地填滿 第二孔穴406而使其變的更小，其餘開口仍維持高深寬比（ 深度D/寬度W)(亦即D>W)。可以瞭解的是，第二孔穴4〇6 5可為任何經過部分填充之孔穴，並能用以判定D>W條件是 否存在，只要D>W條件存在於任何孔穴中，即可持續進行 非接觸式電鍍。只要D>W條件存在，最好不要啟動接觸式 電鍍程序。下文即將敘述，若接觸式電鍍隨D>w條件之存 在而開始進行，可能會形成缺陷。 10 因此，如第6A及7圖中所示，接觸式電鍍並不會導致 第二層420具有兩種表面輪廓、亦即分別為平面輪廓（第6八 圖）與過滿層輪廓（第7圖），視使用之加工參數而定。如第 6A圖繪示之較佳平面輪廓中，隨著非接觸式電鍍程序持續 進行且將第二層420塗佈於第一層418上，第二孔穴4〇6之 15深寬比會變的更小，而使孔穴之寬度W比深度D大，亦即 W>D條件存在，此條件亦可由選擇之沈積層區域厚度與該 選擇厚度的對應生長速率加以表示。如第犯圖中所示，若 rb係從第二孔穴406底壁開始之生長速率，而〜係從第二孔 穴406侧壁頂端開始之生長速率，則上述條件w>D亦可大 2〇約表不為霤〇-21^>(1：)()-1^)，其中W〇及D〇為孔穴於沈積之前 的起始寬度及深度，而t為沈積時間。應該注意的是，為 了清楚起見，阻障層與種晶層並未示於任何圖中。 參看過滿層輪廓（第7圖）之情況，隨著非接觸式電鍍程 序填滿第一孔穴404，可能會有一個類似凸塊之過滿層特 19 584899 玖、發明說明 徵圖案421於第一孔穴404上方形成。在銅電鍍加工期間， 這類凸塊可能會因孔穴之過滿而形成。雖然無法完全瞭解 這種機制，吾人相信這種凸塊乃因小型孔穴内之生長加速 添加劑種類的優先或加速吸附作用而形成。在這種形態中 5 ’相對於扁平輪扉之情況而言，由於凸塊於隨後之接觸式 電鍍階段中出現，需要一層較厚的沈積層填充孔穴4〇6、 4〇8並覆蓋住凸塊421，此乃相當費時，且會降低系統效率 ’故於此實施例中，扁平輪廓乃較佳之表面輪廓。然而， 若凸塊形成，則第二階段之製程可藉使表面平坦化而將之 1〇 >肖除。 往回參看第6八圖，第二層420之平面度可利用各種不 同技術而達到’例如在電解液中使用平面度強化製劑，或 使用一個脈衝電源供應器供電給陽極和陰極。平面度強化 製劑可以平整劑為例，平整劑乃電鍍技術中著名之化學藥 15 σσ，可有效地抑制凸塊於沈積層上面生長。脈衝電源供應 器或可變電壓電源供應器亦可減少或消除過滿凸塊。可利 用一種稱為反向脈衝電鍍加工之技術於小型特徵圖案上方 得到扁平的表面輪廓，在此方法中，電壓脈衝使工件表面 疋期變成陰極，以在其上面沈積銅，並於較短時間内變成 20陽極，以將部分之沈積材料往回蝕刻，使其能達到沈積層 之平面度，亦可於本發明之第二步驟或接觸式電鍍步驟及 第三步驟或電蝕刻步驟中使用脈衝電源供應器。往回參看 第6Α及6Β圖，一旦其餘所有特徵圖案（亦即中型尺寸及大 型特徵圖案）均滿足W(p2rwt>(D()-rbt)條件，則繼續進行“接 20 584899 玖、發明說明 觸式”電鍍階段之加工，或者進行第二階段之加工，以徹 底填滿孔穴。於“接觸式’’電鍍階段中，前表面11〇會接觸 到光罩板102之頂面，同時繼續進行沈積製程。若未滿足 W>D條件即開始進行接觸式電鍍，可能會形成缺陷。 5 第8A及8B圖例示了這類缺陷之形成。如第8A圖中所 示’當開始進行接觸式電鍍時，光罩板102會掃刮或機械 性地影響第一層418之頂部418A，而非内部418B與蓋住第 二層406侧壁及底壁的口部418C，相較於内部418B及口部 418C兩者，此將依序減低頂部418A之生長速率；再者， 10相較於内部418B而言，機械性影響增加了口部4丨8C的銅 生長速率，原因在於其和内部之間形成了額外之差動。此 狀況可於第8B圖中看出，隨著諸連續層419A、419B、 419C利用接觸式電鍍進行塗佈，位於覆蓋口部4丨8C處之 各層419A-419C會比覆蓋内部418B處生長更加快速。部分 15蓋住頂部418A之層419A-419C會因接觸光罩板造成的機械 性影響而生長緩慢，此種非保形生長圖案最後會形成一個 缺fe 423，通常是一個孔，使電解液於電鍍時落入，此乃 不希望發生的一個情況。 如第9圖中所示，由接觸光罩板102產生的機械性影響 20可將生長中的沈積層進一步予以平坦化，且若使用過滿輪 廊’則機械性影響亦可移除凸塊421(見第7圖），此將於工 件106上面形成大致平坦之第三沈積層424。此製程之接觸 步驟可利用這種方式進行，而使工件1〇6間斷地（亦即以不 連續方式）接觸光罩板102，這仍然會形成平坦層，並使頂 21 玖、發明說明 、、、平⑺再者，這種接觸及非接觸作用可重複多次。 ";下列加工階段中，藉由改變電極之極性（亦即將負 電位作用於陽極而正電位作用於工件），可將第三層424向 *進仃電蝕刻’以達到中間層上方的一個預定厚度。於此 5第三步驟中，電餘刻製程可利用與電沈積階段相同之電解 液及上述相同系統進行，如同電沈積之情況，電姓刻亦可 利用“非接觸式，，電钱刻與“接觸式，，電姓刻加工步驟完成。 口此如第10圖中所示，利用非接觸式電钱刻方法，則第 s 424之厚度d可以平坦化方式降至厚度A。如第11圖 10中所不，利用接觸式電餘刻方法，則接觸光罩板ι〇2可以 平坦化方式將第三層424之厚度降至B。 接觸及非接觸式電餘刻可連續使用多次，並可使用相 同或不同之加工參數，例如使用不同電流等級、不同晶圓 壓力等級和不同旋轉及橫向速度。若接觸及非接觸式電餘 15刻製程係以多重方式進行，則可以接觸式電餘刻作為最終 製私。如上所述，接觸步驟可使各層變平滑，厚度B可能 小於孔穴404、406及408之深度D〇，且最好小於孔穴深度 的一半（D〇/2)。第三步驟可於沈積製程中使用之相同電解 質或電解液中進行，再者，此步驟可於其中沈積程序乃緊 2〇接沈積製程之後完成的栢同加工模組中進行。 上述實施例之方法倉U真充任何形狀及型式之孔穴，例 如第12圖中緣示的一個雙重鑲嵌結構500。雙重鑲欲結構 500在絕緣體506内形成了一個通孔5〇2和一條溝槽5〇4，通 孔502可以是-個狹孔，而溝槽5()4可以是—條中型尺寸或 22 玖、發明說明 更大之溝槽。若使用上述製程，則於製程之第一步驟或非 接觸步驟中，沈積材料會填充通孔502，並以保形方式將 第一層508塗佈於溝槽504上。於該製程之第二步驟或接觸 式步驟中，沈積材料會以第二層5 1〇完整地填滿溝槽，而 5接觸到光罩板102所產生的機械性影響將使生長中的第二 層5 10平坦化。於第三步驟中，將連續沈積層5〇8及5 所 形成的層512向下進行電蝕刻，以達到如第12圖中繪示的 一個預定厚度“C，，。 不同溶液之加工程序 1〇 現在將敘述使用不同溶液以電化學沈積進行非接觸式 加工和以電化學機械沈積進行接觸式加工的實施例。 第13A圖繪示了晶圓106前表面11〇利用第一種電鍍液 120進行電鍍之情形，表面11〇可能包含了若干特徵圖案 122、一個中型尺寸特徵圖案124和一個大型特徵圖案126 15 。小尺寸之特徵圖案寬度可能小於一微米，而中型尺寸之 特徵圖案其寬度範圍可能介於丨至5微米之間，大型特徵圖 案之寬度可能大於10微米。特徵圖案122、124及126係於 半導體晶圓106上面所形成的一個絕緣層内形成，有一阻 障層130如Ta、TaN或其等之混合物Ta/TaN將特徵圖案内側 20與絕緣層128頂面132塗佈。頂面132亦稱為“場效應區”。 有一種晶層（未示出）例如一層薄銅層塗佈於種晶層上面， 於加工期間，晶圓1〇6係遠離WSID(非接觸式電鍍），而當 晶圓被轉動並朝側面移動時，第一電鍍液會流經wsid以 濕潤晶圓106前表面110, 一旦於晶圓與電極、亦即陽極之 23 584899 玖、發明說明 間（緣示於第2圖幻施以某個電位，會形成第一銅層ma。 第-銅層134禮以由下而上之方式填滿小型和中型尺寸的 特徵圖案’但以保形方式塗佈大型特徵圖案，原因在於其 寬度較大。 " 於該製程之第一階段中，WSID乃作為一塊型板，重 要的是WSID之通道不僅允許加工溶液流向晶圓表面，並 疋電鑛電机饴度，因而決定沈積銅層輪麻之最終厚度。 諸開口之分佈、形狀及尺寸可於WSID上方形成較低、中 等和較高沈積速率之區域，於加工期間藉由推動這些區域 1〇上方之晶圓，則沈積層可得到預期厚度之輪廓，例如均勻 厚度之輪廓。厚度輪廓控制的一個示範製程揭示於2〇〇 i年 1月17日歸檔、標題為“用於基板上均勻薄膜之電沈積的方 法和裝置”之美國專利申請案第09/760,757號中，該申請案 屬本發明之受讓人共同持有。假使有需要，若能提供其它 15方式形成均勻沈積層，可不需WSID即可完成此電鍍步驟 〇 在此實施例中，第一電鍍液120可能包括至少兩種添 加劑’以強化由下而上之小型特徵圖案填充效果，使其不 會形成任何孔隙、接縫和其它缺陷，舉例而言，可購自 20 West Haven，CT 之 Enthone-OMI⑧公司、含有 〇 8-2 ml/1 Cubath® ViaForm™加速劑的強酸電鍍液和同一公司所銷 售之6-12 1111/1(：：1^&1;11@\^?〇1：111頂抑制劑可用於含有硫酸 、硫酸銅、水及氣離子的驗性化學電錢槽中。弱酸型式之 電鍍化學製品可能需要濃度大不相同之加速劑和抑制劑（ 24 584899 玖、發明說明 例如對Enthone弱酸化學製品的情形而言，濃度大約4-8 ml/1之加速劑與濃度為2_4 ^1/1之抑制劑）。於加工期間， 加速劑使銅在小型特徵圖案内由下而上生長並迅速填滿， 特徵圖案減緩了其内之銅生長速度，因而避免這些通道過 5早封閉和形成孔隙。除了加速劑與抑制劑種類之外，亦可 添加平整劑，以減少或消除本申請案之前討論的過滿現象 。平整劑於電鍍表面上之高電流密度區域會優先吸收，並 有助減少此電流密度，因而減少突出部分部分之形成。除 了上述範例所述之強酸化學製品中的加速劑和抑制劑外， 10可使用、/辰度為〇·5-2 1111八之平整劑。平整劑的一個範例為 Enth_-OMI®公司所販售、品牌名稱為Cubath⑧ ViaFormTM2平整劑 〇 如第13B圖中所示，一旦利用第一電鑛液完成非接觸 式電鍍，則於ECMD接觸式電鍍階段中利用第二電鍍液136 15以非保形方式形成第二層134b而塗佈於第一銅層上，並沈 積更多的材料於孔穴中及更少材料於WSID掃過之表面區 域上。在此接觸式電鍍製程期間，隨著第二電鍍液136被 送往第一銅層134a，WSID會接觸並以機械方式掃刮位於 場效應區上面與小型及中型尺寸特徵圖案上方的部分第一 20層134a。WSID之掃刮作用結合第二電鍍液化學製品可減 緩場效應區上面及已經填滿之小型特徵圖案上方的銅層生 長並加速大型特徵圖案内之銅層生長，因而使整個銅沈積 平坦化。應該注意的是，若達到完全平坦化時的平坦化程 度足以簡化緊接沈積製程之後的過覆蓋移除製程、例如一 25 584899 玖、發明說明 ， CMP製程，則本方法之接觸式電鍍階段可於達到完全平坦 化之前即終止。在此實施例中，第二電鍍液之化學添加劑 乃針對接觸式電錢步驟做過最佳化，舉例而言，第二電鍍 液可能不含任何平整劑，再者，第二電解液中加速劑對抑 5制劑比例可能高於第一電解液中的比例。往回參看上述之 強酸電解液範例，第二電解液中的加速劑濃度範圍可能為 2-10 ml/1，而抑制劑濃度可能為2_8 mi/i，此係可行的，原 因在於所有小型特徵圖案均已利用第一電鍍步驟填充於晶 圓上面，因此利用這些新的添加劑濃度不會導致這些特徵 10圖案中形成孔隙之危險，而若在第一階段製程中使用，會 使小型特徵圖案無法達到最佳填充效果。第二電解液可能 僅含一種添加劑，例如加速劑。本發明者觀察到，雖然可 於ECMD製程中利用僅含抑制劑或僅含加速劑之單一添加 劑電解槽進行平坦化，相較於僅含抑制劑之電解槽，僅含 15 加速劑之電解槽對於平坦化更有效率。 第14A圖繪示了利用ECMD裝置及含有Enthone Via-Form強酸VMS溶液和8 ml/1 Cubath® ViaForm™平整劑之 硫酸銅電解液在已塗佈了銅之晶圓表面上形成的5微米寬 溝槽之聚焦離子束影像（FIB)，在此製程期間，有一個4A-20 min的電荷通過直徑為2〇〇 mm之基板與一根銅陽極之間， 並有一個WSID和以50 rpm速度旋轉之晶圓接觸。從第14A 圖之影像中可以看出，沈積於特徵圖案内之銅遠多於沈積 在基板頂面上的銅，表示已達到部分平坦化。第丨4B圖繪 示了取自同一晶圓之相同位置的fib橫截面圖，其係以類 26 584899 玖、發明說明 似方式進行加工，而這次在另一種硫酸銅電解液中卻含有 Enthone Via-Fom 強酸 VMS 溶液和 2 2 瓜㈧ Cubat_
ViaForm加速劑，顯然此例中銅沈積於特徵圖案内之比 例南於第5a圖中的情況，表示達到較佳的平坦化效率。第 4b圖之5微米溝槽中的銅薄膜係完全平坦，此例說明了化 子/合液可經過最佳化，而使基板在本發明之接觸式電鍍階 段期間達到最佳平坦化效果。 10 本發明允許化學製品分別針對第一階段和第二階段製 程做最佳化，此乃相當重要’原因在於雖可將同一化學製 品用於上述專利及專財請案所述之ecmpr第—和第二階 段兩者’若能分別針對兩個階段將化學製品最佳化乃甚具 吸引力及助益，下文將進一步加以說明。 八 15 用於附屬製程第一階段之添加劑濃度與類型可能極度 取決於添加劑性質、小型特徵圖案性質、阻障/種晶層性 質等舉例而s ’有些含硫叙加速_類會與較稀薄的 種晶層發生反應，對特定晶圓而言，若通孔側壁上的種晶 層非常缚’可能需要在進行此特定晶圓之塗佈時，降低第 一階段製程中電解液内之加速劑對抑制劑比例，至於具有 其它類型種晶層之晶圓’可能需進一步調整添加劑的相對 濃度’以獲得最佳之«填紐能。若於錢之小型特徵 圖案陣列上方的過滿層出現問題’可能除了加速劑和抑制 劑之外，還需要將平整劑加入進行調製。 當進行平坦化時’經過調製而最適用於第一階段間隙 填充的化學電㈣可能„最適料第二階段製程，舉例 27 20 584899 玫、發明說明 而言’已知平整劑對晶圓表面上之高電流密度區域甚真吸 引力，然而相較於利用WSID掃刮之晶圓頂面而言，ECMd 製程卻能藉由增加孔穴中的沈積電流密度而加速這些位於 基板表面上之孔穴中的生長。因此，電解液中用於第二階 5段製程之平整劑可能降低平坦化效率，此乃何以加工電解 液中添加劑（例如平整劑）之存在有利於第一階段製程（非接 觸式步驟），而於第二階段（接觸式電鍍步驟）中卻為非必要 或不需要的一個範例。同樣地，如前所述，第二階段中可 能需要比第一階段製程需要更高的一個加速劑對抑制劑比 1〇例。第14B圖之實驗顯示雖然僅含加速劑種類的一個電解 液可能無法成功地用於第一階段，這種調製卻可成功地用 於第二階段製程令。於第二加工步驟中僅使用一種添加劑 可減少添加劑之消耗、簡化添加劑測定及控制系統、降低 成本和提升整個平坦化效率。亦可利用這種方法減少沈積 I5 薄膜的整體雜質含量。 很像本發明之原 20 工模組或多重加卫模組中實施，若利用相同加卫模組之方 式進行實施兩個階段，則第一及第二階段乃依序實施，且 第一溶液用於第-P皆段而第二溶液用於第二階段。如上所 詳述，第一化學溶液含有加強晶圓上之特徵圖案由下而上 填f能力的添加劑’而第二化學溶液僅含三種添加劍的其 i種或兩種’其可m階段，且特別經過最佳化以 得到-層平坦的銅。若使用多重加工模組，則第一階段可 於具有第一化學溶液之第-或第—組加工模組令完成，而 28 584899 玖、發明說明 而第二階段可利用具有第二化學溶液之第二或第二加工模 組70成。於疋成二階段沈積後，將晶圓洗淨，並利用cMp 或其它（地如電研磨）移除方法除去平坦或幾乎平坦的銅過 覆蓋層。銅過覆蓋層可於退火步驟之前或之後移除。 5 應該注意的是，完成本發明之第二階段後，可選擇利 用第三甚至第四步驟減少銅過覆蓋層之厚度。於第二階段 製程之後，銅移除程序可視為使用電化學蝕刻或研磨階段 或ECME(電化學機械蝕刻）階段之第三階段製程而予以實 施。移除程序亦可依序以兩個階段作為第三及第四階段而 10實施，例如其後緊接著接觸式ECME之非接觸式蝕刻步驟 或緊接著非接觸式餘刻的ECME步驟。可於第一及第二階 丰又中利用ECMD技術首先沈積一層平面層而獲得較薄之平 面沈積層，接著將所施電壓反轉，利用相同電解液或一種 電蝕刻溶液將此平面薄膜進行電蝕刻，於是沈積厚度亦可 15利用平坦化方式獲得減少，事實上，蝕刻程序可持續到場 效應區上面的所有金屬均被移除為止。這些技術可於第二 階段之後實施，並於反轉所施電壓的極性時，以第二溶液 作為電蝕刻溶液，而使工件表面比電極更適合做為陽極。 另外，可於第三階段和第四階段製程、例如其後緊接著接 觸式ECME(第四階段）之非接觸式電儀刻（第三階段）製程中 矛J用由電姓刻洛液組成之第二溶液取代第二溶液，關於此 點，可使用第四洛液貫施第四階段、例如接觸式ECMe階 段。 第15圖例示了使用多重加工模組a、b、c及D的一個 29 584899 玖、發明說明 系統150，於此示範結構中，模組A及B可為利用第一加工 溶液實施第一階段製程的ECD或ECMD模組；第二階段製 程可於模組C中進行，其亦可為使用第二加工溶液的一個 ECMD模組；模組D可以是一個ECME模組，以利用第二加 5 工溶液或第三加工溶液進行上述之第三階段、例如非接觸 式電蝕刻或ECME階段，或者利用第三階段使用之加工溶 液或第四加工溶液如電蝕刻溶液實施第四電蝕刻階段、例 如接觸式ECME。另外，模組A、B、C及D可為利用前述 兩種不同溶液完成第一及第二階段製程的ECD和ECMD模 10 組。各模組之數目將取決於第一及第二階段製程的產量， 可利用一條機械手臂於各種不同模組之間移送晶圓。 第16圖例示了將單一加工模組用於二段式製程的一個 較佳系統200。如第16圖中所示，系統200包括有第一加工 模組（PM1)202和第一加工溶液模組（PSM1)204。PM1含有 15 一個加工容器206，以容納工作溶液和一根電極（陽極）208 ，加工容器之容積可能小於兩公升，最好小於一公升。加 工容器的一個上開口 210係以WSID 212封閉著，有一塊欲 以本發明之方法進行加工的晶圓214利用晶圓載架217固定 於WSID 212上方。PSM1包括有一個加工溶液供應裝置216 20 、第一閥218、第二閥220和一個排水口 222。供應裝置216 係透過第一閥218供應新的加工溶液給加工容器，來自加 工容器206之使用過溶液則透過第二閥220往回送至供應裝 置或送往排水口 222。 參看第16圖，供應裝置216包含了用以儲存第一階段 30 584899 玖、發明說明 製程之第一溶液的第一液槽224、用以儲存第二階段製程 之第二溶液的第二液槽226，上文中已說明了第一溶液、 第二溶液、第一階段及第二階段。當使用過之溶液由裝置 216接收時，會檢查其添加劑和化學電鍍液，然後再裝滿 5 使液槽224、226始終裝有含正確化學製品之加工溶液。供 應裝置216亦含有一個清洗槽228，用以儲存DI水。DI水係 於各階段製程開始之前用以清洗加工容器206，DI水可直 接來自一條DI管線而非一個液槽。液槽224、226及228係 透過供應管線224’、226’及228’接至閥218，閥218則透過 10 —條管線230接至加工容器206。再者，使用過之溶液（第 一、第二及清洗液）乃透過管線232輸往閥220，第一溶液 則透過管線234輸往第一液槽，而第二溶液透過管線236輸 往第二液槽，來自閥220之清洗液則輸往排水口 222。 在一示範之加工順序中，來自PSM1之第一液槽224的 15 第一加工溶液於第一階段製程中透過閥218輸往PM1之加 工溶液容器206中，並透過回流管線往回循環，晶圓214完 成加工之後，閥218被轉向DI供應裝置，來自清洗槽228之 DI水則透過閥218輸往加工容器206，以洗淨殘留了第一溶 液之加工容器。於清洗期間，閥218可定期關閉，閥220則 20 開啟，以將使用過之清洗液導向排水口 222，清洗完畢之 後，同第一階段般實施第二階段製程，但使用來自第二液 槽226之新的第二溶液，並將使用過之第二溶液往回送至 第二液槽226，以將其再度裝滿並儲存。第二階段製程結 束之後，再次清洗加工容器，接著利用本發明之方法加工 31 584899 玖、發明說明 晶圓。應該注意的是，有許多方式可將各種不同溶液注入 加工模組中，本文所述範例僅為多種可能性之一，若本例 中使用的兩種溶液能夠相容，可忽略其間的清洗步驟，且 兩種溶液之間容許少量互相混合。 5 當然，應該暸解的是，前文乃說明了本發明之諸項較 佳實施例，且可加以變更，並不會偏離本發明之精神與範 圍。 【圖式簡單說明】 下文將參看諸幅附圖並透過本發明之非限制性實施範 1〇例’詳細說明本發明之上述和其它特色與優點，其中類似 之參考數字代表所有視圖中的類似元件，且其中： 第1A圖例示了需要在其上方塗佈導體之示範晶圓的一 個橫截面圖； 第1B圖例示了第1A圖之示範晶圓的_個橫戴面圖， 15 其上方以傳統方法塗佈了 一種導體； 第2圖例示了第1A圖之示範晶圓的一個橫截面圖，其 上方利用本發明之方法塗佈了一種導體； 第3圖例示了示範性ECMPR系統的一部份，其可用以 實施本發明； 20 第4圖繪示了工件前表面上所形成之第一結構· 第5圖例示了沈積於孔穴中及工件頂面上的第_屏. 第6A、6B及7圖例示了可能完成的各種不同輪廊· 第8A及8B圖例示了缺陷之形成，· 第9圖例示了生長中沈積層之進一步平垣化· 32 584899 玖、發明說明 第ίο圖例示了使用非接觸式電蝕刻製程時的一個輪廓 ， 第11圖例示了進一步使用接觸式電蝕刻製程時的一個 輪廓； 5 第12圖例示了以導體進行填充的一個雙重鑲喪結構·， 第13A-13C圖例示了本發明之各階段製程中的示範晶 圓輪廓； 第14A及14B圖例示了利用本發明之各種不同方式加 工的晶圓聚焦離子束影像； 10 第15圖例示了 一個模組系統，其可用以實行本發明之 方法；以及 第16圖例不了使用I -加工模組的一個製程供應系統 33 584899 玖、發明說明 【圖式之主要元件代表符號表】 10、 502···通孔 11、 504…溝槽 12…焊墊 13…阻障/種晶層 15…實線 16、17、18···虛線 30、31、32···輪廓 100."ECMPR 系統 102、212…工件表面感應 裝置、光罩板 104…載頭 106、214…工件、晶圓 108、208···電極 110···前表面、底層 112、132、416…頂面 114…通道 116…加工溶液 120、132、136···電鍍液 122、124、126…特徵圖案 128···絕緣層 13 0…阻障層 202…加工模組 204…加工溶液模組 206···加工容器 210…開口 216···供應裝置 217…載架 218、220···閥 222···排水口 224、226···液槽 228…清洗槽 224’、226、228、··供應 管線 230、232、234、236···管線 400…結構 4 0 2…圖案層、絕緣層 4〇4、406、408···?1 穴 410···中間層區域 412…底壁 414…侧壁 418、508…第一層 418Α…頂部 134a、134b···銅層 418B …内部 150、200…系統 418C··· 口部 34 584899 玖、發明說明 419A、419B、419C …連 續層 420、510…第二層 42卜··過滿層特徵圖案、 凸塊 423…缺陷 424···第三沈積層 500···雙重鑲嵌結構 506···絕緣體 512…層
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Claims (1)

  1. 拾、申請專利範圍 第911161職專辦請帛_料圍修正本9m月20日 二種在日日圓上面進仃之電化學加工方法，該晶圓在其 月IJ表面上有一層具頂面之導電層，該導電層最初包括 5 —寬度較第二孔穴窄之第-孔穴，該方法包括有：
    利用其中含有第一導電材料之第一電解液，於該 晶圓之導電層上面進行電化學沈積，使至少該第一孔 穴能至少部分地填滿該第一導電材料；以及 於该晶圓之導電層上面進行電化學機械沈積，其 10 巾該第一孔穴係利用含有第二導電材料之第二電解液 至少部分地填滿該第一導電材料，使該第一及第二孔 穴之任何剩餘孔穴部分能進一步填滿該第二導電材料 其中在至少一部份之電化學機械沈積期間，該導電 層頂面與-工件表面感應裝置之間維持著實體接觸及 ί5 相對運動。 2. 如申請專利範圍第以之方法，其中該第一電解液不 於該第二電解液。
    20 3. 如申請專利範圍第2項之方法，其中該第一電解液與: 二電解液兩者均含有-加速添加劑和_抑制添加劑。 4. 如申請專利範圍第3項之方法，其中該第二電解液中白 加速作用乃高於該第一電解液中的加速作用。 5. 如申請專利範圍第2項之方法，其中該實施電化學㈣ 和實施電化學機械沈積之步驟係於不同加卫模組中途 行，且該第一電解液與該第二電解液各自被送往其中 一個不同的加工模組。 36 25 拾、申請專利範圍 專利竭2項之方法’其中該第-電解液能充 为填滿該第-孔穴而不會形成缺陷， 解液最適用於平坦化沈積。 第一電 如:請專利範圍第2項之方法，其中該導電層最初係— 曰曰層且其巾该第—電解液乃根據該種晶層之特性 而選擇。 忒如申請專利範圍第2項之方法，其中該實施電化學沈積 與實施電化學機械沈積之步驟係在相同之一加工模組 10 、行且該第一電解液與該第二電解液均被送往該 相同之加工模組。 9·:申請專利範圍第8項之方法，其更包括在該實施電化 予/尤積與實施電化學機械沈積步驟之間以洗條液清洗 該相同加工模組的步驟。 15 如申明專利範圍第1項之方法，其中該第一電解液係與 該第二電解液相同。 如申明專利範圍第1項之方法，其中該實施電化學沈積 與實施電化學機械沈積之步驟係於相同之一加工模組 中進行。 20 6.
    12·如申請專利範圍第11項之方法，其中在至少大部分的 電化學沈積期間，該導電層頂面與該工件表面感應裝 置之間不會有實體上的接觸。 13·如申請專利範圍第12項之方法，其中在大部分的電化 學沈積期間，該工件表面感應裝置與該晶圓相隔一段 距離’藉以允許該工件表面感應裝置作為一塊型板。 37 584899 拾、申請專利範圍 14.如申請專利範圍第11項之方法，其中實施電化學沈積 步驟的發生使得在使整個電化學沈積期間，該導電層 頂面與該工件表面感應裝置之間不會有實體上的接觸 〇 15·如申請專利範圍第14項之方法，其中該電化學機械沈 積期間大體上係整個實施電化學機械沈積步驟所需時 間。 16.如申請專利範圍第丨項之方法，其中該電化學機械沈積 期間大體上係整個實施電化學機械沈積步驟所需時間 〇 17·如申請專利範圍第16項之方法，其中該實施電化學沈 積步驟的發生使得在使整個電化學沈積期間，該導電 層頂面與任何工件表面感應裝置之間不會有實體上的 接觸。 …如申請專職圍第w之方法，其中該實施電化學沈積 之步驟可藉施以-反向脈衝電位而使該第一導電層在 第一孔穴上方所形成的凸塊減至最小。 19.如申請專利範圍第旧之方法，其中該實施電化學機械 沈積之步驟使該導電層頂面平坦化，且該第一及第二 孔穴均完全填滿。 2〇·如申請專利範圍第w之方法，其中該實施電化學沈積 之步驟乃持續到該第-孔穴之深度小於該第一孔穴的 寬度為止。 21·如申請專利範圍第1項之方法，其更包括在該實施電化 38 584899 拾、申請專利範圍 學機械沈積步驟之後，將該導電層進行電化學餘刻的 步驟。 22·如申請專利範圍第21項之方法，其中在至少大部分的 電化學蝕刻步驟期間，該導電層頂面與該工件表面感 應裝置之間不會有實體上的接觸。 23·如申請專利範圍第21項之方法，其中該導電層進行電 化學蝕刻之步驟係使用電化學機械蝕刻方法，且於實 施電化學機械蝕刻步驟期間，該導電層頂面與該工件 表面感應裝置之間會維持實體接觸及相對運動至少一 部份之電化學機械蝕刻的期間。 24·如申請專利範圍第21項之方法，其中該實施電化學蝕 亥J之步驟係使用同樣用於該實施電化學沈積及實施電 化學機械沈積步驟期間的電解液。 25·如申凊專利範圍第丨項之方法，其中該電化學機械沈積 步驟完成之後，重複實施該電化學沈積與電化學機械 沈積至少其中一步驟，直到該第一及第二孔穴之任何 剩餘孔穴部分完全填滿導電材料為止。 26·如申請專利範圍第1項之方法，其中該導電材料為銅。 39
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531079B1 (en) 1998-10-26 2009-05-12 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene IC structures by selective agitation
US7449098B1 (en) 1999-10-05 2008-11-11 Novellus Systems, Inc. Method for planar electroplating
US7686935B2 (en) * 1998-10-26 2010-03-30 Novellus Systems, Inc. Pad-assisted electropolishing
US6902659B2 (en) * 1998-12-01 2005-06-07 Asm Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6413388B1 (en) * 2000-02-23 2002-07-02 Nutool Inc. Pad designs and structures for a versatile materials processing apparatus
US6534116B2 (en) * 2000-08-10 2003-03-18 Nutool, Inc. Plating method and apparatus that creates a differential between additive disposed on a top surface and a cavity surface of a workpiece using an external influence
US6610190B2 (en) * 2000-11-03 2003-08-26 Nutool, Inc. Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
US6921551B2 (en) * 2000-08-10 2005-07-26 Asm Nutool, Inc. Plating method and apparatus for controlling deposition on predetermined portions of a workpiece
US7754061B2 (en) * 2000-08-10 2010-07-13 Novellus Systems, Inc. Method for controlling conductor deposition on predetermined portions of a wafer
US7153195B2 (en) 2000-08-30 2006-12-26 Micron Technology, Inc. Methods and apparatus for selectively removing conductive material from a microelectronic substrate
US7094131B2 (en) * 2000-08-30 2006-08-22 Micron Technology, Inc. Microelectronic substrate having conductive material with blunt cornered apertures, and associated methods for removing conductive material
US7192335B2 (en) * 2002-08-29 2007-03-20 Micron Technology, Inc. Method and apparatus for chemically, mechanically, and/or electrolytically removing material from microelectronic substrates
US7112121B2 (en) * 2000-08-30 2006-09-26 Micron Technology, Inc. Methods and apparatus for electrical, mechanical and/or chemical removal of conductive material from a microelectronic substrate
US7074113B1 (en) * 2000-08-30 2006-07-11 Micron Technology, Inc. Methods and apparatus for removing conductive material from a microelectronic substrate
US7220166B2 (en) * 2000-08-30 2007-05-22 Micron Technology, Inc. Methods and apparatus for electromechanically and/or electrochemically-mechanically removing conductive material from a microelectronic substrate
US7160176B2 (en) * 2000-08-30 2007-01-09 Micron Technology, Inc. Methods and apparatus for electrically and/or chemically-mechanically removing conductive material from a microelectronic substrate
US7153410B2 (en) * 2000-08-30 2006-12-26 Micron Technology, Inc. Methods and apparatus for electrochemical-mechanical processing of microelectronic workpieces
US7134934B2 (en) * 2000-08-30 2006-11-14 Micron Technology, Inc. Methods and apparatus for electrically detecting characteristics of a microelectronic substrate and/or polishing medium
US7078308B2 (en) 2002-08-29 2006-07-18 Micron Technology, Inc. Method and apparatus for removing adjacent conductive and nonconductive materials of a microelectronic substrate
US7129160B2 (en) * 2002-08-29 2006-10-31 Micron Technology, Inc. Method for simultaneously removing multiple conductive materials from microelectronic substrates
US6943112B2 (en) * 2002-07-22 2005-09-13 Asm Nutool, Inc. Defect-free thin and planar film processing
US6896776B2 (en) * 2000-12-18 2005-05-24 Applied Materials Inc. Method and apparatus for electro-chemical processing
US6946066B2 (en) * 2001-07-20 2005-09-20 Asm Nutool, Inc. Multi step electrodeposition process for reducing defects and minimizing film thickness
US20040170753A1 (en) * 2000-12-18 2004-09-02 Basol Bulent M. Electrochemical mechanical processing using low temperature process environment
US7172497B2 (en) * 2001-01-05 2007-02-06 Asm Nutool, Inc. Fabrication of semiconductor interconnect structures
US6811680B2 (en) * 2001-03-14 2004-11-02 Applied Materials Inc. Planarization of substrates using electrochemical mechanical polishing
US20060169597A1 (en) * 2001-03-14 2006-08-03 Applied Materials, Inc. Method and composition for polishing a substrate
US7232514B2 (en) * 2001-03-14 2007-06-19 Applied Materials, Inc. Method and composition for polishing a substrate
US6899804B2 (en) * 2001-12-21 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
US7323416B2 (en) * 2001-03-14 2008-01-29 Applied Materials, Inc. Method and composition for polishing a substrate
US7128825B2 (en) * 2001-03-14 2006-10-31 Applied Materials, Inc. Method and composition for polishing a substrate
US7160432B2 (en) * 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing
US20070295611A1 (en) * 2001-12-21 2007-12-27 Liu Feng Q Method and composition for polishing a substrate
JP4555540B2 (ja) * 2002-07-08 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置
US7449099B1 (en) * 2004-04-13 2008-11-11 Novellus Systems, Inc. Selectively accelerated plating of metal features
US7799200B1 (en) 2002-07-29 2010-09-21 Novellus Systems, Inc. Selective electrochemical accelerator removal
US7405163B1 (en) 2003-12-17 2008-07-29 Novellus Systems, Inc. Selectively accelerated plating of metal features
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition
DE10319135B4 (de) * 2003-04-28 2006-07-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Elektroplattieren von Kupfer über einer strukturierten dielektrischen Schicht, um die Prozess-Gleichförmigkeit eines nachfolgenden CMP-Prozesses zu verbessern
US7390429B2 (en) * 2003-06-06 2008-06-24 Applied Materials, Inc. Method and composition for electrochemical mechanical polishing processing
US7112122B2 (en) * 2003-09-17 2006-09-26 Micron Technology, Inc. Methods and apparatus for removing conductive material from a microelectronic substrate
US8158532B2 (en) 2003-10-20 2012-04-17 Novellus Systems, Inc. Topography reduction and control by selective accelerator removal
US8530359B2 (en) 2003-10-20 2013-09-10 Novellus Systems, Inc. Modulated metal removal using localized wet etching
WO2005045906A1 (en) * 2003-10-29 2005-05-19 Asm Nutool, Inc. System and method for electroless surface conditioning
JP5089850B2 (ja) * 2003-11-25 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
US7153777B2 (en) 2004-02-20 2006-12-26 Micron Technology, Inc. Methods and apparatuses for electrochemical-mechanical polishing
DE102004039803B4 (de) 2004-08-17 2006-12-07 Infineon Technologies Ag Verfahren zur Herstellung einer Leitbahnanordnung mit erhöhter kapazitiver Kopplung sowie zugehörige Leitbahnanordnung
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
US7566391B2 (en) 2004-09-01 2009-07-28 Micron Technology, Inc. Methods and systems for removing materials from microfeature workpieces with organic and/or non-aqueous electrolytic media
JP4992428B2 (ja) 2004-09-24 2012-08-08 イビデン株式会社 めっき方法及びめっき装置
US20060183321A1 (en) * 2004-09-27 2006-08-17 Basol Bulent M Method for reduction of gap fill defects
US7247558B2 (en) 2004-12-03 2007-07-24 Novellus Systems, Inc. Method and system for electroprocessing conductive layers
JP4468191B2 (ja) 2005-01-27 2010-05-26 株式会社日立製作所 金属構造体及びその製造方法
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
WO2006102182A2 (en) * 2005-03-18 2006-09-28 Applied Materials, Inc. Process for electroless copper deposition
US7651934B2 (en) * 2005-03-18 2010-01-26 Applied Materials, Inc. Process for electroless copper deposition
US20060219663A1 (en) * 2005-03-31 2006-10-05 Applied Materials, Inc. Metal CMP process on one or more polishing stations using slurries with oxidizers
US20060228934A1 (en) * 2005-04-12 2006-10-12 Basol Bulent M Conductive materials for low resistance interconnects and methods of forming the same
US20060249395A1 (en) * 2005-05-05 2006-11-09 Applied Material, Inc. Process and composition for electrochemical mechanical polishing
US20060249394A1 (en) * 2005-05-05 2006-11-09 Applied Materials, Inc. Process and composition for electrochemical mechanical polishing
US20060252254A1 (en) * 2005-05-06 2006-11-09 Basol Bulent M Filling deep and wide openings with defect-free conductor
US7257893B2 (en) * 2005-06-03 2007-08-21 Novellus Systems, Inc. Efficient wafer processing technology
US7998335B2 (en) * 2005-06-13 2011-08-16 Cabot Microelectronics Corporation Controlled electrochemical polishing method
US7364997B2 (en) * 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US20070111523A1 (en) * 2005-11-17 2007-05-17 Ismail Emesh Process for conditioning conductive surfaces after electropolishing
US7423347B2 (en) 2006-01-19 2008-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ deposition for cu hillock suppression
TW200741037A (en) 2006-01-30 2007-11-01 Ibiden Co Ltd Plating apparatus and plating method
US20070261963A1 (en) * 2006-02-02 2007-11-15 Advanced Technology Materials, Inc. Simultaneous inorganic, organic and byproduct analysis in electrochemical deposition solutions
US7550070B2 (en) * 2006-02-03 2009-06-23 Novellus Systems, Inc. Electrode and pad assembly for processing conductive layers
JP4878866B2 (ja) * 2006-02-22 2012-02-15 イビデン株式会社 めっき装置及びめっき方法
US7625814B2 (en) * 2006-03-29 2009-12-01 Asm Nutool, Inc. Filling deep features with conductors in semiconductor manufacturing
US7485561B2 (en) * 2006-03-29 2009-02-03 Asm Nutool, Inc. Filling deep features with conductors in semiconductor manufacturing
US20070254485A1 (en) * 2006-04-28 2007-11-01 Daxin Mao Abrasive composition for electrochemical mechanical polishing
US8500985B2 (en) * 2006-07-21 2013-08-06 Novellus Systems, Inc. Photoresist-free metal deposition
US7732329B2 (en) * 2006-08-30 2010-06-08 Ipgrip, Llc Method and apparatus for workpiece surface modification for selective material deposition
US20080237048A1 (en) * 2007-03-30 2008-10-02 Ismail Emesh Method and apparatus for selective electrofilling of through-wafer vias
KR100859634B1 (ko) * 2007-05-16 2008-09-23 주식회사 동부하이텍 반도체 장치 및 이의 제조 방법
US20090065365A1 (en) * 2007-09-11 2009-03-12 Asm Nutool, Inc. Method and apparatus for copper electroplating
US8784636B2 (en) * 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
JP5350681B2 (ja) * 2008-06-03 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US7884016B2 (en) 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
US8168540B1 (en) 2009-12-29 2012-05-01 Novellus Systems, Inc. Methods and apparatus for depositing copper on tungsten
KR20130096822A (ko) * 2012-02-23 2013-09-02 엘지전자 주식회사 태양 전지 및 그 제조 방법
CN103123924B (zh) * 2013-01-28 2015-07-08 豪威科技(上海)有限公司 背照式cmos影像传感器的制造方法
US9859124B2 (en) * 2015-04-17 2018-01-02 Taiwan Semiconductor Manufacturing Company Ltd Method of manufacturing semiconductor device with recess
US10636673B2 (en) * 2017-09-28 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
CN111247633A (zh) * 2017-10-19 2020-06-05 朗姆研究公司 单一金属的多浴电镀
CN114496924B (zh) * 2022-04-01 2022-07-01 合肥晶合集成电路股份有限公司 半导体器件的形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999016936A1 (en) * 1997-09-30 1999-04-08 Semitool, Inc. Electroplating system having auxiliary electrode exterior to main reactor chamber for contact cleaning operations
US6447668B1 (en) * 1998-07-09 2002-09-10 Acm Research, Inc. Methods and apparatus for end-point detection
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
JP2000208443A (ja) * 1999-01-13 2000-07-28 Sony Corp 電子装置の製造方法および製造装置
US6341998B1 (en) 1999-11-04 2002-01-29 Vlsi Technology, Inc. Integrated circuit (IC) plating deposition system and method
US6350364B1 (en) 2000-02-18 2002-02-26 Taiwan Semiconductor Manufacturing Company Method for improvement of planarity of electroplated copper
US6478936B1 (en) * 2000-05-11 2002-11-12 Nutool Inc. Anode assembly for plating and planarizing a conductive layer
US6346479B1 (en) * 2000-06-14 2002-02-12 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having copper interconnects
US6946066B2 (en) 2001-07-20 2005-09-20 Asm Nutool, Inc. Multi step electrodeposition process for reducing defects and minimizing film thickness
US6528884B1 (en) * 2001-06-01 2003-03-04 Advanced Micro Devices, Inc. Conformal atomic liner layer in an integrated circuit interconnect
US6482656B1 (en) * 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing

Also Published As

Publication number Publication date
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