TW573344B - Separated gate flash memory and its manufacturing method - Google Patents
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Description
573344
發明領域： 種 、本發明係有關於一種半導體裝置，特別是有關於 /刀離閘極式快閃記憶體以縮小記憶裝置之尺寸。 相關技術說明： 在半導體記憶裝置中，快閃記憶體係一種非揮發性 /non-V〇latile)記憶體，且屬於可抹除及可程式之唯讀 記憶體（erasable pr〇grammable read — 〇nly mem〇ry，β EPROM )。般而吕，快閃記憶體具有兩個閘極（浮置閘 極與控制閘極）。其中，浮置閘極係用以儲存電荷，控和 閘極則用以控制資料的輸入和輸出。由於快閃記憶體^除 速度快，約只需1至2秒，已被廣泛地運用於電子消費性產 品，例如··數位相機、數位攝影機、行動電話、手提電 腦、隨身聽等產品上。 以下配合第1 A到1 F圖說明習知分離閘極式快閃記憔體 之形成方法。 、 首先’請參照第1 A圖，提供一基底1 〇，例如一矽基 底，在基底1 0上形成薄氧化矽層1 2，用以當作隧穿氧化矽 層（tunnel oxide )，其例如在含氧的環境下，利用熱氧+ 化法所形成。然後，利用化學氣相沈積法（chemical vapor deposi t ion, CVD )形成複晶矽層14。接著，利用 CVD法形成一遮蔽層1 6，例如氮化矽。 接下來’請參照第1 B圖，在遮蔽層1 6上形成一光阻層 1 8並露出部份遮蔽層1 6。之後，蝕刻未被上述光阻層丨8覆 蓋的遮蔽層16 ’而形成具開口 20的遮蔽層16a ,直到露出 0548-8323TWF1 ： 91059 ； spin.ptc "^ A 百 "~ " 573344 年 月 曰 修正 五、發明說明（2) 複晶妙層14的表面為止。 接下來，請參照第ic圖，去除上述光阻層18。其次， ，用第1B圖姓刻步驟所殘留的遮蔽層16a為罩幕，施以熱 法，而經由開口2〇形成複晶矽之厚氧化矽層24，其邊 緣24a、2 4b具有尖而薄的構造。 接下來’請參照_圖’以濕㈣法去除殘留的遮蔽 層16a，以露出底下的複晶矽層14。 ，下來’請參照第1E圖’以厚氧化石夕層24為罩幕，利 =向性蝕刻法’以蝕刻複晶矽層14，而形 晶矽 所構成的浮置閘極14a。 最後，請參照第1F圖，形成閘極層間介電質層2 8、以 ^复晶石夕所構成之控制閘極30、源極摻雜區汲極摻雜區 D，且去除未被控制閘極30覆蓋之隧穿氧化矽層12而形 一分離閘極式快閃記憶體裝置。 y 然而，上述的記憶裝置中，控制閉極在製作上不易對 準且關鍵圖形尺寸（critical dimension，CD)不易和 制。再者，隨著半導體積體電路積集度的增加，依上^ j所形成之記憶裝置尺寸較大，所以已無法滿足現在的需 發明概述： 有鑑於此，本發明之目的在於提供一 極式快閃記憶體及其製造方法，以將源極=^的分離閘 作於基底之溝槽内來縮小記憶裝置之尺寸、：/子置閘極製 色據上述之目的，本發明提供一ρ離閘極式快閃記
0548-8323TW1 ； 91059 ； spin.ptc 573344 1S 91117356 五、發明說明（3) 憶體之製造方 一溝槽；在溝 且導電間柱與 鄰於導電間柱 在溝槽上半 以作為一浮置
形成一 外側之 電間隙 隙壁以 幕來去 層係作 雜區。 所構成 又 記憶體 於溝槽 雜區， 緣層， 半部内 絕緣； 之頂部 壁外側 間隙壁 間柱側 絕緣間 基底上 壁及基 覆蓋部 法’包括下列步驟： 槽下半部形成一導電 基底絕緣； 之上半部；在導電間 部内侧壁形成一凸出 閘極，並與 柱且其頂部 基底絕緣 高於導電 導電層， 底絕緣；在絕緣間柱 分的第一導電層；以 出基底表 形成一第 除第一導電層以露 為一控制閘極；以 其中，導電間隙壁 根據上 ，包括 下半部 形成於基底中，且 述之目的， :一基底， 以作為一源 側壁並凸出基底表 一絕緣間柱，設置 高於導電間隙壁； 之部分的基底上以 及基底絕緣；一第 壁並覆蓋第一導電 提供一基底， 間柱以作為一 在基底中形成一源極摻 柱上形成一絕 基底表 ，在溝 面之導 槽内之 間隙壁；在導 面，且 及在露出之基底 及第一導電層係 基底具有 源極線， 雜區且相 緣層； 電間隙壁 絕緣層上 電間隙壁 且第一導電層分別與導 側壁形成一第一絕緣間 第一絕緣間隙壁作為罩 餘留之 中形成 由摻雜的複晶矽 第一導電 一汲極摻 本發明提供一種 具有一溝槽；一 極線，且與基底 相鄰於導電間柱 ;一導電間隙壁 分離閘極式快閃 導電間柱，設置 絕緣；一源極摻 之上半部；一絕 ，設置於溝槽上 面以作為一浮置閘極，且與基底 於溝槽内之絕緣層上且絕緣間枉 一第一導電層，設置於導電間隙 ，且分別與導電 設置於第一絕緣 作為一控制閘極 一絕緣間隙壁， 層；以及一汲極摻雜區，形成於
0548-8323TWF1 ； 91059 *. spin.ptc 第6頁 573344 —-_ 案號91117356_年 月 日 鉻& _ 五、發明說明（4) 第一導電層外側之基底中。其中，導電間隙壁及第一導電 層係由摻雜的複晶矽所構成。 為讓本發明之上述目的、特徵和優點能更明顯易懂， 下文特舉較佳實施例，並配合所附圖式，作詳細說明如 下： … 較佳實施例之詳細說明： 以下配合第2到1 9圖說明本發明實施例之分離閘極式 快閃記憶體之製造方法。首先，請參照第2圖，提供一基必 底200 ’例如一石夕晶圓。接著，在基底2〇〇上依序形成一第 一罩幕層201及一第二罩幕層205。在本實施例中，第一罩 幕層2 0 1係由一墊氧化石夕層2 0 2及一氮化石夕層2 〇 4所構成； 第一軍幕層205係由一塾氧化石夕層206及一氮化石夕層208所 構成。接著，利用微影及蝕刻製程，在第二及第一罩幕層 205及201中形成一開口並露出基底200表面。最後，餘刻 開口下方之基底2 0 0至一既定深度，例如3到7微米，以在 基底200中形成一深溝槽212。 接下來，請參照第3圖，藉由習知沉積技術，例如化 學氣相沉積法（chemical vapor deposition, CVD)，在 _ 第二罩幕層205上及溝槽212内表面形成一襯氧化矽層 (1 iner oxide ) 214。之後，在第二罩幕層20 5上方沉積 一導電層2 1 6，例如一摻雜的複晶矽層，並填滿溝槽2 1 2。 接著’利用化學機械研磨法（chemical mechanical pol i shi ng，CMP)來研磨去除溝槽212上方多餘的導電層 21 6。接著，藉由非等向性蝕刻，如乾蝕刻，或等向性蝕
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刻，如濕餘刻，來回餘刻溝槽212中的導電層216及襯氧化 矽層214，使其低於基底200頂部。接著，藉由CVD法在第 二罩幕層205上及溝槽212内表面形成一絕緣層（未繪示 )，例如氮化矽層，之後利用非等向性蝕刻，如乾蝕刻， 來蝕刻此絕緣層，以在溝槽2 1 2内側壁形成一絕緣間隙壁 218。 接下來，請參照第4圖，再次回蝕刻溝槽21 2中的導電 層216 ,使其低於絕緣間隙壁218底部。接著，以非等向性 蝕刻法，如濕蝕刻，來去除絕緣間隙壁218與導電層216之 間的襯氧化矽層214以在溝槽212中露出部分的基底2〇〇表 面。餘留於溝槽212下半部之導電層216便形成一作為源極 線之導電間柱216，，且其藉由襯氧化矽層214與基底2〇〇絕 緣。之後，藉由習知沉積技術，如CVD法，在第二罩幕層 205上及溝槽212内表面形成一導電層220，例如一摻雜的 複晶石夕層。接著，利用高溫趨入（drive-in )法在溝槽 212露出的基底200中形成一摻雜區s且相鄰於導電間柱 (源極線）2 1 6 ’之上半部，以作為一源極摻雜區。 接下來，請參照第5圖，回蝕刻導電間柱2 1 6，上方之 導電層220而在襯氧化矽層214上方餘留部分的導電層 220，使導電間柱2 16’與摻雜區S電性連接。隨後，去除絕 緣間隙壁218。接著，藉由CVD法在第二罩幕層205上及溝 槽2 1 2内表面形成一絕緣層2 2 2，例如高密度電漿氧化矽層 (high den’sity plasma oxide, HDP oxide)，此絕緣 ^ 2 22的頂部及底部之厚度大於側壁之厚度，如圖所示。隨θ
573344 —___案號91117356 年月日__ 五、發明說明（6) 阻層224之高度低於溝槽212頂部。 接下來，請參照第6圖，以光阻層224作為蝕刻罩幕， 藉由等向性蝕刻，如濕蝕刻，來蝕刻溝槽21 2側壁未被光 阻層224覆蓋之絕緣層222以露出氮化矽層208側壁。接 著，在去除光阻層224之後，以餘留之絕緣層222,作為蝕 刻罩幕’並藉由等向性钱刻，如濕餘刻，來餘刻露出的氮 化石夕層2 0 8側壁而露出作為蝕刻終止層之墊氧化矽層2 〇 6， 並與第一罩幕層2 〇 1之開口構成一具有階梯剖面之開口 225 〇 接下來，請參照第7到9圖，其繪示出在溝槽21 2中形 成浮置閘極之方法。 請參照第7圖中，利用等向性蝕刻 如濕蝕刻 氮化石夕層208上及溝槽212側壁的絕緣層222，以及開口 225 中的墊氧化石夕層讓，以在導電間柱216，1留下絕開緣層225 222並分別在開口225及溝槽212中露出第一罩幕層2〇1及 基底200表面。接著，利用熱氧化法在溝槽212中露出的基 底200表面形成一氧化矽層226。接下來，在第二罩 複曰曰矽層，其厚度在2〇〇到4〇〇埃的範圍。之後， 2t5層』一犧牲層230 ’例如一光阻層，並填入開口 接著，去除部分的犧牲層230而在開口 2二中留牲層23°。此處，餘留的犧牲層230高；二 於開口 225底部上的導電層228。接下來 來蚀刻未被^1^23:覆蓋的導電:28如。
0548-8323TWF1 ： 91059 ： spm.ptc 第9頁 以餘留的犧牲層230作為蝕刻軍幕 月：：第圖 573344 ----- 91117356 羊月口 修正 五、發魏明⑺ ------— 2下來，請參照第9圖，在去除犧牲層230之後，利用非等 蝕刻，如乾蝕刻，來回蝕刻導電層228至露出絕緣層 222而在溝槽212上半部内側壁形成凸出基底2〇〇表面之一 =〒隙壁228’。此處，具有尖端部之導電間隙壁228，係 •-浮置閘極，且此尖端部係作為抹除時之放電尖端。氧 化1層226係作為問極氧化層而與基底議絕緣。接著，藉 由習知之沉積技術，如低壓化學氣相沉積法（LpcvD )， 在開口225内填入一絕緣層232，例如藉由低壓化學氣相沉 積法jLPCVD )所形成之氧化層。接著，回蝕刻絕緣層232 使其兩度低於第二罩幕層205頂部。接下來，在第二罩幕 層205及絕緣層232上沉積一遮蔽層234，例如氮氧化矽層 或複晶石夕層。隨後，利用CMp法去除第二罩幕層2〇5上之多 餘的遮蔽層234。 接下來’請參照第1 〇到丨丨圖，其繪示出在絕緣層2 2 2，， 上形成絕緣間柱之方法。 請參照第1 0圖，以遮蔽層234為蝕刻罩幕，蝕刻氮化 石夕層208至露出作為蝕刻終止層之墊氧化矽層2〇6及部分的 絕緣層2 3 2。接下來，請參照第丨丨圖，藉由等向性蝕刻， 如濕钱刻，來蝕刻露出的絕緣層23 2側壁及墊氧化矽層 206 ’以露出氮化矽層2〇4及在絕緣層222"上方形成一凸出 於導電間隙壁228，之絕緣間柱232，。 接下來’請參照第1 2到1 5圖，其繪示出在浮置閘極 2 2 8 ’外側形成控制閘極之方法。 請參照第1 2圖，依序去除遮蔽層234及第一罩幕層 201 ’以露出基底2〇〇表面。接著，依序在基底2〇〇、凸出
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=置閘極228,及絕緣間柱232，表面順應性形成一氧化石夕 電層238 ’例如摻雜的複晶碎層。其中，氧化 ^ 之旱度在100到500埃的範圍。之後，在導電層238 、覆一光阻層240。接著，回蝕刻絕緣間柱232，兩側之 叫2層240使其咼度係低於絕緣間柱232，頂部而露出絕緣 間柱232’侧壁及其頂部上的部分導電層238。 接下來，請參照第13圖，以光阻層24〇為蝕刻罩幕， 刻露出的導電層238，而保留浮置閘極228，外側之基底 上方之導電層238，且導電層238藉由氧化矽層236分別 興洋置閘極228，及基底200絕緣。 接下來’請參照第14圖，同樣可藉由上述在基底2〇() 方留下導電層238之方法，選擇性地在導電層Mg上留下 -導電議，例如一厚度約5〇〇埃之鶴金屬石夕化物二 降低導電層238之電阻。之後，在絕緣間柱232，側壁形成 :絕緣間隙壁244 ’例如一氮化石夕間隙壁，以覆蓋部分的 電層242。在本實施例中，絕緣間隙壁244厚度約13〇〇 “接下來，請參照第1 5圖，回蝕刻未被絕緣間隙壁244 覆蓋之導電層242及238以及氧化層236，以露出基底200表罐> =。餘留的導電層238,係作為控制閘極，而餘留的氧化層 236’係作為閘極氧化層。 、接下來，請參照第1 6圖，藉由習知之沉積技術· CVD法，在第1 5圖中的基底表面上順應性形成一絕緣層 (未繪示），例如氮化矽層。隨後，藉由非等向性蝕刻， #刻’來I虫刻此絕緣層而在控制閘極238’外側形成一
IIH
573344 _龍91117356_年月日 n * 五、發明說明（9) · 絕緣間隙壁250。之後，在露出的基底200中實施一離子佈 植，以形成一摻雜區D。接著，實施一退火處理 (anneal ing )。此處，摻雜區d係作為汲極摻雜區。接下 來，在汲極摻雜區D上方沉積一絕緣層252，例如氧化石夕 層或硼麟矽玻璃（BPSG )。隨後再以CMP法回研磨至露出 絕緣間隙壁244頂部。 接下來，請參照第1 7圖，利用微影及蝕刻製程去除汲 極摻雜區D上方絕緣層252，而露出汲極摻雜區D。 接下來’請參照第1 8圖，在汲極掺雜區d上形成一導 電插塞254。此處，導電插塞254係作為位元線接觸窗，可 由掺雜的複晶矽所構成。隨後，在導電插塞254、絕緣間 隙壁244及絕緣間柱232’上方形成一上蓋層256，例如由四 乙基矽酸鹽（tetraethyl orthosilicate，TEOS)所形成 之氧化矽。 最後’請參照第1 9圖，藉由雙鑲嵌製程形成位元線。 利用微影及蝕刻製程來去除導電插塞254上方的上蓋層256 以在絕緣間柱2 5 2及絕緣間隙壁2 4 4上方留下上蓋層2 5 6。 之後’在導電插塞254及餘留的上蓋層256上形成一導電層 258，例如鎢金屬層。最後，以cmp法研磨導電層2 5 8以形 成一位元線2 5 8並完成本發明之分離閘極式快閃記憶體之 製作。 〜 同樣地，請參照第1 9圖，其繪示出根據本發明實施例 之分離閘極式快閃記憶體之結構剖面圖。標號2 〇 〇係一基 底，例如一矽晶圓，其具有一溝槽。溝槽下半部設置有一 導電間柱216’ ’例如由複晶矽所構成，以作為一源極線，
0548-8323TWF1 ： 91059 ： spin.ptc 573344 ---案鍊91117356_年月日 條正 _ 五、發明說明（10) 其藉由氧化矽層214與基底200絕緣。 一源極摻雜區S相鄰於源極線2 16,之上半部之基底200 中。溝槽上半部内側壁設置有一凸出基底2〇〇表面之導電 間隙壁228’ ，例如由複晶矽所構成，以作為一浮置閘極， 且藉由閘極氧化層2 2 6與基底2 0 0絕緣。 一絕緣層2 2 2 ” ，例如一高密度電漿氧化矽層，設置 於源極線2 16’上，使浮置閘極228，與源極線2 16，絕緣。絕 緣間柱232’設置於溝槽内之絕緣層222，，上。一導電層 238’ ，例如一摻雜的複晶矽層，設置於浮置閘極228，外側 之部分的基底20 0上以作為一控制閘極，且藉由閘極氧化 層236’分別與浮置閘極228,及基底200絕緣。 絕緣間隙壁244及250可由氮化矽所構成。其中，絕緣 間隙壁2 4 4 $又置於絕緣間柱2 3 2 ’側壁。絕緣間隙壁2 5 〇設置 於控制閘極238’外側壁。一導電層242，例如一鶴金屬石夕 化物，設置於絕緣間隙壁244與控制閘極238，之間/一沒 極摻雜區D，形成於控制閘極238,層外側之基底2〇〇中。/ 一導電插塞254，例如由摻雜的複晶矽所構成，設置 於汲極摻雜區D上，以作為位元線接觸窗。一上蓋層256， 例如由四乙基矽酸鹽所形成之氧化矽層所構成，設置於絕 緣間柱232,及絕緣間隙壁244上方。一導電層258，例如一 鎢金屬層，設置於導電插塞254及上蓋層256上以作為一位 根據本發明之分離閘極式快閃記憶體中，浮置閘極及 源極線均設置於基底之溝槽中，相較於習知方法，可 的縮小記憶裝置之尺寸以提升積體電路之積集度。再者二
0548-8323TWF1 ； 91059 i spin.ptc 第13頁 573344
根據本發明之方法製作控制閘極時，沒有 可藉由控制閘極上方的絕緣間隙壁厚度 2，且 案號 91117356 五、發明說明（11) 寸（CD )。另夕卜’導電插塞係以自對準：鍵圖形尺 低記憶體製程之困難度。 /成’因而降 雖然本發明已以較佳實施例揭露如上， 限定本發明’任何熟習此項技藝 ： = 舍視後附之申-主直j動”潤飾’因此本發明之保護範圍 田視後附之申印專利範圍所界定者為準。
573344 « * _案號 91117356_年月日_i±JE._ 圖式簡單說明 第1 A到1 F圖係繪示出習知形成分離閘極式快閃記憶體 之剖面示意圖。 第2到1 9圖係繪示出根據本發明實施例之形成分離閘 極式快閃記憶體之剖面示意圖。 [符號說明] 習知 10〜基底； 12〜氧化矽層； Μ 1 4〜複晶矽層； 1 4 a〜浮置閘極； 16、16a〜遮蔽層； 1 8〜光阻層； 2 0〜開口； 2 4〜氧化矽層； 2 4a、24b〜氧化矽層邊緣； 28〜閘極層間介電質層； 3 0〜控制閘極； D〜汲極摻雜區； 寺 S〜源極摻雜區。 本發明 2 0 0〜基底； 201〜第一罩幕層； 202、206〜墊氧化矽層； 204、208〜氮化矽層；
0548-8323TWF1 ； 91059 ： spin.ptc 第15頁 573344 案號 91117356 修正 圖式簡單說明 205〜第二罩幕層； 212〜溝槽； 21 4〜襯氧化矽層； 216 〜220 ^ 228、238 ' 242 '258 〜導電層； 216’〜導電間柱； 218、244、250〜絕緣間隙壁； 222、222’ 、222”、232〜絕緣層； 224、230、240〜光阻層； 225〜開口； 226、236’〜閘極氧化矽層； 228’〜導電間隙壁； 2 3 0〜犧牲層； 2 3 2 ’〜絕緣間柱； 2 3 4〜遮蔽層； 2 3 6〜氧化矽層； 238’〜控制閘極； 254〜導電插塞； 2 5 6〜上蓋層； D〜汲極摻雜區； S〜源極摻雜區。
0548-8323TW1 ： 91059 ； spin.ptc 第16頁
Claims (1)
- 573344步驟： 一種分離閘極式快閃記憶體之製造方法 包括下列 提供一基底，該基底具有 ^ ^ ✓丹償， ^該溝槽下半部形成一導電間柱以作為一源極線， 该導電間柱與該基底絕緣； 在該基底中形成一源極摻雜區且相鄰於該導 上半部； 』住心 在该導電間柱上形成一絕緣層； 在該溝槽上半部内側壁形成一凸出該基底表面之導電 間隙壁以作為一浮置閘極，並與該基底絕緣； f 在該溝槽内之該絕緣層上形成一絕緣間柱且其頂部言 於該導電間隙壁； ^ 在該導電間隙壁外側之該基底上形成一第一導電層， 且該第一導電層分別與該導電間隙壁及該基底絕緣； 在該絕緣間柱側壁形成一第一絕緣間隙壁以覆蓋部分 的該第一導電層； 77 以該第一絕緣間隙壁作為罩幕來去除該第一導電層以 露出該基底表面，且餘留之該第一導電層係作為一控制閉 極；以及 在露出之該基底中形成一汲極摻雜區。 2·如申請專利範圍第1項所述之分離閘極式快閃記憶 體之製造方法，更包括在該第一導電層及該第一絕緣間^ 壁之間形成一第二導電層之步驟。 3 ·如申請專利範圍第2項所述之分離閘極式快閃記憶0548-8323TWF1 ： 91059 ： spin.ptc 573344 t __ -_塞號 91117狀ft _^ 修正 __ 六、申請專利範圍 體之製造方法，其中該第二導電層係由鎢金屬石夕化物所構 成。 4.如申請專利範圍第1項所述之分離閘極式快閃記憶 體之製造方法，其中在形成該第，絕緣間隙壁之後更包括 在該第一導電層外側壁形成一第二絕緣間隙壁之步驟。 5 ·如申請專利範圍第4項所述之分離閘極式快閃記憶 體之製造方法，其中該第二絕緣間隙壁係由氮化矽所構 成。 6 ·如申請專利範圍第4項所述之分離閘極式快閃記憶 體之製造方法，更包括下列步雜·· 在該汲極摻雜區上形成一導電插塞以作為位元接觸 窗； 在該絕緣間柱及該第一絕緣間隙壁上方形成一上蓋 層；以及 在該導電插塞及該上蓋層上形成一第三導電層以作為 一位元線。 7 ·如申請專利範圍第6項所述之分離閘極式快閃記憶 體之製造方法，其中該導電插寨係由摻雜的複晶矽所構… 成。 8 ·如申請專利範圍第6項所述之分離閘極式快閃記憶 體之製造方法，其中該上蓋層係/氧化矽層。 〜 9 ·如申請專利範圍第6項所述之分離閘極式快閃記憶 體之製造方法，其中該第三導電層係一鎢金屬層。 ^ 1 0 ·如申請專利範圍第1項所述之分離閘極式快閃記憔間573344 -——宏號__911173Rfi _年巧 —日 佟无__ 六、申請專利範圍 體之製壤方法，其中該導電間枉係由複晶矽所構成。 1 1 ·如申請專利範圍第1項所述之分離閘極式快閃記憶 體之製造方法，其中該絕緣層係一高密度電漿氧化矽層。 1 2 ·如申請專利範圍第1項所述之分離閘極式快閃記憶 體之製造方法，其中該導電間隙壁係由摻雜的複晶矽所構 成。 1 3·如申請專利範圍第1項所述之分離閘極式快閃記憶 體之製造方法，其中該絕緣間枉係由氧化矽及硼石夕玻璃之 任一種所構成。 14·如申請專利範圍第1項所述之分離閘極式快閃記憶 體之製造方法，其中該第一導電層係由摻雜的複晶石夕所^ 成。 1 5·如申請專利範圍第1項所述之分離閘極式快閃記情、 體之製造方法，其中該第一絕緣間隙壁係由氮化石夕所^ μ 成0 1 6· —種分離閘極式快閃記憶體，包括： 一基底，具有一溝槽； 一導電間柱，設置於該溝槽下半部以作為一源極線 且與該基底絕緣； 一源極摻雜區，形成於該基底中，且相鄰於該導 柱之上半部； 一絕緣層，設置於該導電間柱上； 一導電間隙壁，設置於該溝槽上半部内側壁並凸出^ 基底表面以作為一浮置閘極，且與該基底絕緣； 違0548-8323TW1 ： 91059 ； spin.ptc573344修正 pa ^ 絕緣間柱’設置於該溝槽内之該絕緣層上且該絕緣 頂部高於該導電間隙壁； 美底 第一導電層’設置於該導電間隙壁外側之部分的該 =-上以作為一控制閘極，且分別與該導電間隙壁及該基 底絕緣； 一第一絕緣間隙壁，設置於該絕緣間柱側壁並覆蓋該 第一導電層；以及 一沒極摻雜區，形成於該第一導電層外側之該基底 中。 1 7·如申請專利範圍第1 6項所述之分離閘極式快閃記 憶艘’更包括一第二導電層，設置於該第一導電層及該第 一絕緣間隙壁之間。 1 8·如申請專利範圍第丨7項所述之分離閘極式快閃記 憶體’其中該第二導電層係由鎢金屬矽化物所構成。 1 9 ·如申請專利範圍第丨6項所述之分離閘極式快閃記 憶體，更包括一第二絕緣間隙壁，設置於該第一導電層外 側壁。 2 0 ·如申請專利範圍第1 9項所述之分離閘極式快閃記 憶體’其中該第一及該第二絕緣間隙壁係由氣化石夕所構 成。 21 ·如申請專利範圍第1 6項所述之分離閘極式快閃記 憶體，更包括： 一導電插塞，設置於該汲極摻雜區上，以作為位元線 接觸窗；0548-8323TWF1 ； 91059 · spin.ptc 第20頁 573344 ------ 鴦號91117356 _年月 曰 铬》不 六、申請專利範圍 一上蓋層，設置於該絕緣間柱及該第一絕緣間隙壁上 方；以及 ' 一第三導電層，設置於該導電插塞及該上蓋層上以作 為一位元線。 2 2 ·如申請專利範圍第21項所述之分離閘極式快閃記 憶體，其中該導電插塞係由摻雜的複晶矽所構成。 2 3 ·如申請專利範圍第21項所述之分離閘極式快閃記 憶體，其中該上蓋層係一氧化矽層。 24·如申請專利範圍第2 1項所述之分離閘極式快閃記 憶體，其中該第三導電層係一鎢金屬層。 2 5 ·如申請專利範圍第1 6項所述之分離閘極式快閃記 憶體’其中該導電間柱係由複晶矽所構成。 2 6·如申請專利範圍第丨6項所述之分離閘極式快閃記 憶體，其中該絕緣層係一高密度電漿氧化矽層。 2 7·如申請專利範圍第1 6項所述之分離閘極式快閃記 憶體’其中該導電間隙壁係由摻雜的複晶矽所構成。 28·如申請專利範圍第丨6項所述之分離閘極式快閃記 憶體，其中該第一絕緣間柱係由氧化矽及硼矽玻璃之任一 種所構成。 2 9 ·如申請專利範圍第丨6項所述之分離閘極式快閃記 憶體’其中該第一導電層係由複晶矽所構成。 3 0 · —種分離閘極式快閃記憶體之製造方法，包括下 列步驟： 提供一基底，該基底上依序形成有一第一及一第二罩573344 --_ 案號 Q1117356 Λ._I 日 條正 >— 六、申請專利範圍 幕層且該第一及該第二罩幕層具有一第一開口以露出該基 底表面； 蝕刻該第一開口下方之該基底，以在該基底中形成一 溝槽； 在該溝槽下半部形成一導電間柱以作為一源極線，且 該導電間柱與該基底絕緣； 在該基底中形成一源極摻雜區且相鄰於該導電間柱之 上半部；蝕刻該第二罩幕層之側壁以在該溝槽上方形成具有階 梯剖面之一第二開口； 在該導電間柱上形成一第 在該第二罩幕層上及該第 成一第一導電層； 一絕緣層； 二開口與該溝槽之内表面形 且該犧牲層 在該第二開口及該溝槽内填入一犧牲層 高於該第一罩幕層表面； 曰 从緣裉狂層作為皁赉來蝕刻該第一導電層·， 去除該犧牲層以露出餘留之該第一導電^ ; =餘留之第一導電層’以在該溝槽：半 !導電間隙壁以作為-浮置閘極並與該基底絕緣， 中該導電間隙壁覆蓋該第一罩幕側壁； ^ ^該第二開口中填入一第二絕緣層，且該第二絕緣） 低於s亥第二罩幕層之表面； 去除該第二罩幕層以露出部分之該第二絕緣層； 蝕刻該露出之第二絕緣層側I，以在該第一絕緣層上0548-8323TW1 ； 91059 ： spin.ptc573344形成一絕緣間柱，且其頂部高於該導電間隙壁； 去除該第一罩幕層以露出該基底表面； 在該導電間隙壁外側之該基底上形成一第二導電層， 且該第二導電層分別與該導電間隙壁及該基底絕緣；均 在該絕緣間柱側壁形成一第一絕緣間隙壁以覆蓋部八 的該第二導電層； 77 以該第一絕緣間隙壁作為罩幕來去除該第二導電層、 露出該基底表面，且餘留之該第二導電層係作為一押 / 極；以及 間 在露出之該基底中形成一汲極摻雜區。 31 ·如申清專利範圍第3 0項所述之分離閘極式快閃兮己 憶體之製造方法，更包括在該第二導電層及該第一絕緣 隙壁之間形成一第三導電層之少驟。 曰 32·如申請專利範圍第3丨項所述之分離閘極式快閃記 憶體之製造方法，其中該第三導電層係由鎢金屬矽化物 構成。 33如申請專利範圍第30項所述之分離閘極式快閃記恨 體之製造方法，其中在形成該第，絕緣間隙壁之後更包^ 在該第二導電層外側壁形成一第 > 絕緣間隙壁之步驟。 34·如申請專利範圍第33項所述之分離閘極式快閃記 憶體之製造方法，其中該第二絕緣間隙壁係由氮化矽所構 成。 3 5 ·如申請專利範圍第3 3頊所述.之刀離閘極式快閃記 憶體之製造方法，更包括下列少輝·573344 曰 申請專利範圍 在該汲極摻雜區上形成一導電插塞以作為位元線接觸 在該絕緣間柱及該第一絕緣間隙壁上方形成一上蓋 窗 層；以及 在該導電插塞及該上蓋層上形成一第四導電層以作為 一位元線。 36 ·如申請專利範圍第3 5項所述之分離閘極式快閃記 憶體之製造方法，其中該導電插塞係由複晶矽所構成。 37 ·如申請專利範圍第3 5項所述之分離閘極式快閃記 憶體之製造方法，其中該上蓋層係一氧化矽層。、° 38.如申請專利範圍第35項所述之分離閘極式快閃記 憶體之製造方法，其中該第四導電層係一鎢金屬層。 39 ·如申請專利範圍第3 5項所述之分離閘極\ 憶體之製該第—罩幕層•由―塾氧上’二 一氮化矽層所構成。 情制如申請專利範圍第35項所述之分離閘極式快閃記 隐體之製造方法，其中該第二罩幕層係由一塾 -氮化矽層所構成。 蝥氧化矽層及 情體4i.盤如ΛΛ專利範圍第30項戶斤述之分離閘極式快閃記 隐體二m，其中該導電間枉係由複晶矽所構成。 情體之/造V"/11?第3 0項所述之分離閉極式快閃記 方法’"該第-絕緣層係-高密度電漿氧化 43.如申請專利範圍第3〇項所述之分離閘極式快閃記 573344 - --一案號 9111731^ 年 ~—修正__—- 六、申請專利範圍 憶體之製造方法，其中該導電間隙壁係由摻雜的複晶矽所 構成。 44·如申請專利範圍第3〇項所述之分離閘極式快閃記 憶體之製造方法，其中該絕緣間枉係由氧化矽及硼矽玻璃 之任一種所構成。 45·如申請專利範圍第3〇項所述之分離閘極式快閃記 憶體之製造方法，其中該第二導電層係由摻雜的複晶矽所 構成。 46·如申請專利範圍第30項所述之分離閘極式快閃記 憶體之製造方法，其中該第一絕緣間隙壁係由氮化矽所構II 成0 4 7·如申請專利範圍第30項所述之分離閘極式快閃記 憶體之製造方法，其中該犧牲層係一光阻層。 48· —種分離閘極式快閃記憶體，包括： 一基底，具有一溝槽； 一複晶矽間柱，設置於該溝槽下半部以作為一源極 線’且與該基底絕緣； 一源極摻雜區，形成於該基底中，且相鄰於該複晶石夕 間柱之上半部； 一絕緣層，設置於該複晶矽間柱上； 一複晶石夕間隙壁，設置於該溝槽上半部内側壁並凸出 該基底表面以作為一浮置閘極，且與該基底絕緣，； 一絕緣間柱，設置於該溝槽内之該絕緣層上且該第— 絕緣間柱頂部高於該複晶矽間隙壁；573344一複晶矽層，設置於該複晶矽間隙壁外側之部分 =底上以作為一控制閘極，且分別與該複晶； 基底絕緣； 壁及該 一第一絕緣間隙壁，設置於該絕緣間柱側壁並 複晶矽層； 主I復盍该 一第二絕緣間隙壁，設置於該複晶矽層外側壁；以及 一沒極摻雜區，形成於該複晶矽層外側之該基底中。 49.如申請專利範圍第48項所述之分離閘極式快閃記 憶體’更包括一鎢金屬矽化層，設置於該複晶矽層及該第 一絕緣間隙壁之間。 50·如申請專利範圍第48項所述之分離閘極式快閃記 憶體，其中該第一、該第二及該第三絕緣間隙壁係由氮化 矽所構成。 51 ·如申請專利範圍第48項所述之分離閘極式快閃記 憶體，更包括： 一複晶矽插塞，設置於該汲極摻雜區上，以作為位元 線接觸窗； 一上蓋層，設置於該絕緣間枉及該第一絕緣間隙壁上 方；以及 · 一鎢金屬層，設置於該複晶矽插塞及該上蓋層上以作 為一位元線。 5 2 ·如申請專利範圍第4 8項所述之分離閘極式快閃記 憶體，其中該上蓋層係一氧化矽層。 5 3 ·如申請專利範圍第4 8項所述之分離閘極式快閃記第26頁 573344 _案號91117356_年月日_ί±^_ 六、申請專利範圍 憶體，其中該絕緣層係一高密度電漿氧化矽層。 54.如申請專利範圍第48項所述之分離閘極式快閃記 憶體，其中該絕緣間柱係由氧化矽及硼矽玻璃之任一種所 構成。0548-8323TWF1 ； 91059 ； spin.ptc 第 27 頁 類別：f>年、月〆曰T t ^ : 91117356 修正 (以上各欄由本局填註) 發明專利§兒明書 —-—」 發明名稱 中文 分離閘極式快閃記憶體及其製造方法 英文 發明人 姓名 (中文） 1. 林圻輝 2. 林正平 3. 李培瑛 4. 連日昌 _ 姓名 (英文） 1. CHI-HUI LIN · 2. 3. 4. 國籍 1.中華民國2.中華民國3.中華民國4.中華民國 住、居所 1. 台北市内湖區成功路五段46號12樓 2. 桃園縣大園鄉大園村新生路41號 3. 台北縣林口長庚醫護社區401號4樓 4. 桃園縣蘆竹鄉南崁路一段338號 三 申請人 姓名 (名稱） (中文） 1.南亞科技股份有限公司 姓名 (名稱） (英文） 1. 國籍 1.中華民國 住、居所 (事務所) 1.桃園縣龜山鄉華亞科技園區復興三路669號 代表人 姓名 (中文） 1.連日昌 代表人 姓名 (英文） 1.0548-8323TW1 ： 91059 ： spin.ptc 第1頁
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|---|---|---|---|
| US38348102P | 2002-05-24 | 2002-05-24 |
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