TW563233B - Process and structure for semiconductor package - Google Patents

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TW563233B
TW563233B TW091120701A TW91120701A TW563233B TW 563233 B TW563233 B TW 563233B TW 091120701 A TW091120701 A TW 091120701A TW 91120701 A TW91120701 A TW 91120701A TW 563233 B TW563233 B TW 563233B
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carrier board
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carrier
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TW091120701A
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Wei-Chun Kung
Liang-Cheng Chang
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Advanced Semiconductor Eng
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Description

563233 _案號91120701_年月曰 修正_ 五、發明說明（1) 本發明是有關於一種封裝製程及其結構，且特別是 有關於一種具有甚佳製程可靠度的封裝製程及其所對應的 封裝結構。 在現今資訊世代的社會下，電子產品已變成人類不 可或缺的日常用品，而電子產品的核心便是晶片，可以透 過一基板與其他晶片或被動元件電性連接，其中利用封裝 的製程可以使晶片固定到基板上，並與基板電性連接。因 此，多種封裝結構便相繼地研發出來，比如是球形晶片承 載器（ball chip carrier ，BCC)封裝形式、軟片封裝形式 (film package)或四方扁平無接腳（quad flat no-lead， QF N )封裝形式，其均具有甚佳的電性效能及散熱效率，廣 泛的應用在封裝領域中。 然而，在球形晶片承載器封裝形式中，最後必須利 用蝕刻的方式，將用來承載晶片封裝的承載器去除，由於 承載器係為銅，當銅蝕刻掉而排放到環境中之後，會造成 重金屬污染。再者，當蝕刻液調配不當時，往往會發生承 載器無法吃完全的情況，或者將端子表面的金層吃去甚多 的情況。 另外，在軟片封裝形式中，由於必須經過兩次迴焊 的步驟，軟片才會與一基板電性連接，其中一次係將焊球 植入到軟片上時，而另外一次係將軟片透過焊球固定到基 板上時，如此每迴焊一次均會增加軟片翻》曲的程度。再 者，由於軟片甚薄，故相較於厚度甚厚的基板，軟片的翹 曲情形愈顯嚴重。 此外，在四方扁平無接腳封裝形式中，接腳下方係
9388twf1.pt c 第5頁 563233 _案號91120701_年月曰 修正_ 五、發明說明（2) 透過一貼帶固定到一承載座上，然而由於貼帶係為軟性材 質，故在進行打線製程時，打線頭會壓到接腳上，而造成 接腳凹陷於貼帶中，使得接腳的位置偏移，形成翹翹板現 象，導致打線頭無法精確地將導線打到接腳上，造成導線 與接腳之間的接合性可靠度下降。 如上所述，在球形晶片承載器封裝形式、軟片封裝 形式及四方扁平無接腳封裝形式中，均具有其製程上的缺 失，因此本發明的目的之一就是在提供一種封裝製程，可 以同時具有上述封裝結構的優點，然而卻可以避免上述封 裝結構的缺點。 本發明的目的之二就是在提供一種封裝製程及其結 構，可以避免蝕刻金屬的製程，而大幅降低重金屬的污 染。 本發明的目的之三就是在提供一種封裝製程及其結 構，可以具有甚佳的基板平面度。 本發明的目的之四就是在提供一種封裝製程及其結 構，可以避免麵赵板的現象發生。 為達成本發明之上述和其他目的，提出一種封裝製 程，依序包括：步驟一：提供一載板，該載板具有一上表 面及對應之一下表面。步驟二：形成一光阻到該載板之該 上表面上。步驟三：將該光阻定義出複數個光阻開口 ，以 暴露出該載板。步驟四：將該載板定義出複數個開口 ，以 貫穿該載板，而該些開口係分別與對應之該些光阻開口連 通。步驟五：貼附一貼帶到該載板之該下表面上。步驟 六：形成一導電體到該些開口中。步驟七：去除該光阻。
9388twfl.pt c 第6頁 563233 案5虎 91120701 年 月_日修正 五、發明說明（3) 步驟八：配置一晶片到該載板之該上表面上，並使該晶片 與該導電體電性連接。步驟九：去除該貼帶。 依照本發明的一較佳實施例，其中在進行步驟六 時，係以無電電鍍的方式，形成導電體到載板之開口中。 而導電體的材質可以是銅或金；而導電體亦可以是由多層 金屬複合層所構成，比如分別係由金層、他層、鎳層、I巴 層疊合而成。 此外，依照本發明的一較佳實施例，其中導電體係 定義出一晶片座及多個接點，而在進行步驟八時，晶片具 有一主動表面及對應之一背面，並且晶片還具有多個晶片 接點，晶片接點係配置在該主動表面上，而晶片係以其背 面，藉由一黏著層貼附到該晶片座上，並透過多條導線使 晶片與接點電性連接，而導線之一端係與接點電性連接， 導線之另一端係與晶片接點電性連接，並且還形成一封裝 材料以包覆晶片、導線及載板之上表面。 另外，依照本發明的一較佳實施例，其中導電體係 定義出多個接點，而在進行步驟八時，晶片具有一主動表 面及多個晶片接點，晶片接點係配置在主動表面上，晶片 之主動表面係面向載板之上表面，而藉由多個凸塊將晶片 固定到載板上，並與接點電性連接，每一凸塊之一端係與 晶片接點之一接合，而每一凸塊之另一端係與接點之一接 合。而在藉由凸塊將晶片固定到載板上之後，還形成一膠 層到晶片與載板之間，且膠層係包覆凸塊。 再者，依照本發明的一較佳實施例，利用上述的製 程還可以製作具有多層載板的基板，應用於本發明中。
9388twfl.ptc 第7頁 563233 _案號91120701_年月曰 修正_ 五、發明說明（4) 為達成本發明之上述和其他目的，還提出一種封裝 製程，依序包括：步驟一：提供一載板，載板具有一上表 面及對應之一下表面。步驟二：形成至少一開口 ，以貫穿 載板。步驟三：貼附一貼帶到載板之下表面上。步驟四： 形成一導電體到載板之上表面上及載板之開口中。步驟 五：定義導電體的圖案。步驟六：配置一晶片到載板之上 表面上，並使晶片與導電體電性連接。步驟七：去除貼 帶。 為達成本發明之上述和其他目的，還提出一種封裝 結構，適於配置在一印刷電路板上，封裝結構至少包括一 基板及一晶片。基板具有至少一載板及一導電體，載板具 有至少一開口 ，開口係貫穿載板，導電體係填滿於載板之 開口中，而基板係藉由表面黏著技術與印刷電路板接合， 並與印刷電路板電性連接。晶片係配置在基板上，並與基 板電性連接。 綜上所述，本發明之封裝製程及其結構，並未利用 蝕刻金屬的製程，因此可以大幅降低對環境的污染。另 外，由於接點的周圍具有載板支撐住，因此在進行打線製 程中，當打線頭壓到接點上時，可以避免接點陷落於貼帶 中，造成翹翹板現象，因此打線頭可以精確地將導線打到 接點上，故導線與接點之間具有甚高的接合性。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下：
9388twfl.ptc 第8頁 563233 _案號91120701_年月日_ 五、發明說明（5) 圖式之標示說明：
100 封 裝 結 構 體 1 02 基 板 110 載 板 112 上 表 面 114 下 表 面 116 開 V 120 光 阻 122 光 阻 開 V 130 貼 帶 140 導 電 體 142 晶 片 座 144 接 點 146 表 面 1 50 黏 著 層 152 貼 帶 160 晶 片 1 62 主 動 表 面 164 背 面 166 晶 片 接 點 170 導 線 180 封 裝 材 料 200 印 刷 電 路 板 202 接 點 204 散 軌 墊 9388twfl.pt c 第9頁 563233 _案號91120701_年月日_修正 五、發明說明（6) 2 10 焊 料 300 封 裝 結 構 體 302 基 板 3 10 載 板 3 1 2 上 表 面 314 下 表 面 3 16 開 V 320 光 阻 322 光 阻 開 ο 340 導 電 體 360 晶 片 362 主 動 表 面 364 晶 片 接 點 370 凸 塊 380 膠 層 500 封 裝 結 構 體 502 基 板 5 10 載 板 5 12 開 V 520 光 阻 522 光 阻 開 α 540 導 電 體 544 接 點 580 導 電 體 582 晶 片 座
9388twfl.ptc 第10頁 563233 _案號 91120701_年月日_ 五、發明說明（7) 5 8 4 ： 接 點 5 9 0 ： 焊 罩 層 5 9 2 ： 第 一 開 V 5 9 4 ： 第 二 開 α 實施例 請參照第1 圖 至 第 1 1圖’ 其繪 示 依照本 發明第- -較佳 實 施 例之封 裝 製 程 的 剖 面放大 示意 圖 。請先 參照第1 圖， 首 先 係提供 一 載 板1 1 0， ，載板之材質比如是玻璃環氧 基樹 脂 雙順丁 烯 -- 酸 醯 亞 胺、聚 亞酸 胺 或環氧 樹脂等， 載板 11 0具有一上表面1 12 及 對應之 一下 表 面1 1 4 ，接著可 以旋 塗 的 方式’ 塗 上 — 光 阻1 2 0到載板1 10 上，並 利用曝光顯影 的 方 式，將 一 圖 案j (未繪示）轉 移到 光 阻1 2 0上，使得 光阻 1 2 0會形成有多個光阻開口 1 2 2 ，以暴露出載板1 1 0。接下 來，便進行餘刻的製程，其係以光阻1 2 0為餘刻罩壁來I虫 刻載板1 1 0 ，使光阻開口 1 2 2之圖案轉移到載板1 1 0上，而 在蝕刻之後，載板1 1 0會形成有多個開口 11 6，載板1 1 0之 開口 1 1 6的圖案及位置係對應於光阻開口 1 2 2之圖案及位 置，載板1 1 0之開口 1 1 6會與光阻開口 1 2 2連通，而形成如 第2圖所示的樣式。 請參照第3圖，接著便在載板1 1 0之下表面1 1 4上貼上 一貼帶1 3 0。之後，便填入一導電體1 4 0到載板1 1 0之開口 1 1 6中，而形成如第4圖所示的樣式，其中導電體1 4 0的材 質比如是銅或金，其可以利用無電電鍍的方式，將銅或金 填入到載板1 1 〇之開口 1 1 6中；而導電體1 4 0亦可以由多層
9388twf1.pt c 第11頁 563233 _案號91120701_年月日__ 五、發明說明（8) 金屬複合層所構成，比如是分別由金層、把層、鎳層、I巴 層疊合而成，在較佳的情況下，導電體1 4 0係填滿於載板 110之開口116中。導電體140係定義出一晶片座142及多個 接點1 4 4，接點1 4 4係位在晶片座1 4 2的周圍。接著，便將 光阻120從載板110之上表面112上去除，而形成如第5圖所 示的樣式。此時，若是將貼帶1 3 0從載板1 1 0上去除之後， 則基板1 0 2便製作完成，而形成如第5 A圖所示的樣式，在 本實施例中，基板1 0 2係由一層載板1 1 0及導電體1 4 0所構 成。 然而亦可以不將貼帶從載板上去除，直接進行接下 來的封裝製程，直到最後才將貼帶去除。請參照第6圖， 接著可以利用網板印刷或點膠的方式，形成一黏著層1 5 0 到晶片座1 4 2上。請參照第7圖，接著便提供一晶片1 6 0 ， 晶片1 6 0具有一主動表面1 6 2及對應之一背面1 6 4，並且晶 片1 6 0還具有多個晶片接點1 6 6 ，係配置在晶片1 6 0的主動 表面1 6 2上，而晶片1 6 0係以其背面1 6 4 ，藉由黏著層1 5 0貼 附到晶片座1 4 2上。然而，請參照第6 A圖，若是在形成黏 著層1 5 0到晶片座1 4 2上之後，必須經過很久的時間才會貼 附上晶片1 6 0時，則可以在黏著層1 5 0固化之後，將一貼帶 1 5 2貼附到黏著層1 5 0上及載板1 1 0之上表面1 1 2上，如此可 以防止黏著層1 5 0受到污染，直到要貼附上晶片1 6 0時，才 將貼帶1 5 2從載板1 1 0上及黏著層1 5 0上去除，並加熱晶片 1 6 0及載板1 1 0 ，使黏著層1 5 0受熱軟化，此時藉由黏著層 1 5 0便可以將晶片1 6 0黏附到晶片座1 4 2上。 請參照第8圖，接下來便進行打線製程，而可以透過
9388twfl.ptc 第12頁 563233 _案號 911207(11__年月日_^___ 五、發明說明（9) 多條導線1 7 0使晶片接點1 6 6與接點1 4 4電性連接，而導線 1 7 0之一端係與接點1 4 4電性連接，導線之另一端係與晶片 接點1 6 6電性連接。請參照第9圖，之後便進行一封模製 程，以形成一封裝材料1 8 0包覆導線1 7 0、晶片1 6 0及載板 1 1 0之上表面1 1 2。接著，便將貼帶1 3 0從載板1 1 0之下表面 1 1 4上去除，而形成如第1 〇圖所示的樣式，由於貼帶1 3 ◦係 在最後階段才從載板1 1 0上去除，因此可以避免接點1 4 4的 表面1 4 6在進行前段的製程時，受到污染。如此，封裝結 構體1 0 0便製作完成。 請參照第1 1圖，接著可以利用表面黏著技術 (Surface Mount Technology ，SMT)，將封裝結構體1◦◦裝 配到印刷電路板2 0 0上。其係先以網板印刷的方式，將焊 料2 1 0塗佈到印刷電路板2 0 0的接點2 0 2上及散熱墊2 0 4上， 接著再將封裝結構體1 0 0配置到印刷電路板2 0 0上，而封裝 結構體1 0 0係藉由焊料2 1 0暫時地黏附在印刷電路板2 0 0 上。接下來，再進行一次迴焊的步驟，使焊料2 1 0受熱固 化，如此便能將封裝結構體1 〇 〇牢固地固定到印刷電路板 2 0 0上。因此，藉由散熱墊2 0 4可以將晶片1 6 0所產生的熱 快速地傳導致外界。另外，此種封裝結構體1 〇 〇亦具有甚 佳的導電性。 在上述的實施例中，並未利用蝕刻金屬的製程，因 此本發明可以大幅降低對環境的污染。再者，本發明係僅 利用一次迴焊的步驟，因此可以避免基板丨0 2發生嚴重的 麵曲情形，故基板1 0 2具有甚佳的平面度。另外，由於接 點1 4 4的周圍具有載板1 1 0支撐住，因此在進行打線製程
9388twfl.ptc 第 13 頁 563233 _案號91120701_年月日__ 五、發明說明（10) 中，當打線頭壓到接點1 4 4上時，可以避免接點1 4 4陷落於 貼帶1 3 0中，造成翹^輕板現象，因此打線頭可以精確地將 導線1 7 0打到接點1 4 4上，故導線1 7 0與接點1 4 4之間具有甚 高的接合性。 在上述的實施例中，基板係由一層載板所構成，並 且係藉由導線使晶片與基板電性連接，然而本發明並非僅 限於上述的應用。在本發明之第二較佳實施例中，基板亦 可以是由多層載板所構成，而其電性連接的方式亦可以是 藉由凸塊使晶片與基板電性連接，其詳細說明如下。 第1 2圖至第1 8圖係繪示依照本發明第二較佳實施例 之封裝製程的剖面放大示意圖。首先請參照第1 2圖，其中 形成第一層載板1 1 0、貼帶1 3 0及導電體1 4 0的製程係如前 述之第1圖至第5圖的說明，在此便不再贅述。接下來便進 行製作第二層載板之製程，其可以利用熱壓合或旋塗固化 的方式形成另一載板310到載板110之上表面112上，而載 板3 10具有一上表面312及對應之一下表面314。接著，可 以旋塗的方式，塗上一光阻2 2 0到載板3 1 0之上表面3 1 2 上，並利用曝光顯影的方式，將一圖案（未繪示）轉移到光 阻3 2 0上，使得光阻3 2 0會形成有多個光阻開口 3 2 2 ，以暴 露出載板3 1 0 ，而形成如第1 3圖所示的樣式。接下來，便 進行蝕刻的製程，其係以光阻3 2 0為蝕刻罩壁來蝕刻載板 3 1 0，使光阻開口 3 2 2之圖案轉移到載板3 1 0上，而在蝕刻 之後，載板310會形成有多個開口316，載板310之開口316 的圖案及位置係對應於光阻開口 3 2 2之圖案及位置，載板 3 1 〇之開口 3 1 6會與光阻開口 3 2 2連通，而形成如第1 4圖所
9388twf1.pt c 第14頁 563233 -- 案號 91120701__±_J_ 五、發明說明（11) 示的樣式。之後，便填入一導電體3 4 0到载板31〇之開口 316中’而形成如第15圖所示的樣式’其中導電體比如 是銅或金，其可以利用無電電鍍的方式，將銅或金填入到 載板31 〇之開口 31 6中；而導電體3 40亦可以由多層金屬複 合層所構成，比如是分別由金層、把層、鎳層、纪層疊合 而成，在較佳的情況下，導電體3 4 0係填滿於載板3 1〇 ^開 口 3 1 6中。導電體3 4 0係定義為多個接點，透過接點3 4 〇可 以與外界電路電性連接。接著，便將光阻3 2 〇從載板3 1 〇上 去除’而形成如第1 6圖所不的樣式。此時，若是將貼帶 130從載板1 1 〇上去除之後，則基板3 0 2便製作完成，而形 成如第1 6 A圖所示的樣式，在本實施例中，基板3 〇 2可以由 二層載板110、310及導電體140、340所構成。然而一直重 複上述的製程可以製作出具有二層載板以上的基板，其製 程係雷同於上述的說明，在此便不再贅述。 另外，亦可以不將貼帶從載板上去除，直接進行接 下來的封裝製程，直到最後才將貼帶去除。請參照第1 7 圖，接下來便進行覆晶製程，當覆晶製程完成之後，晶片 3 6 0係藉由多個凸塊3 7 0固定於基板3 0 2上，並與其電性連 接。晶片3 6 0具有一主動表面3 6 2及多個晶片接點3 6 4 ，晶 片接點364係配置在主動表面362上，晶片360之主動表面 362係面向基板302 ，而藉由多個凸塊370可以將晶片360固 定到基板3 0 2上，並與基板3 0 2之接點3 4 0電性連接，凸塊 3 7 0之一端係與晶片接點3 6 4接合，而凸塊3 7 0之另一端係 與基板302之接點340接合。在藉由凸塊370將晶片360固定 到基板3 0 2上之後，還形成一膠層3 8 0到晶片3 6 0與基板3 02
9388twfl.ptc 第15頁 563233 案號 91120701 Λ:_ 曰 修正 五、發明說明（12) 之間，且膠層3 8 0會包覆凸塊3 7 0。接著，便將貼帶1 3 0從 基板3 0 2上去除，而形成如第1 8圖所示的樣式，由於貼帶 1 3 0係在最後階段才從基板3 0 2上去除，因此可以避免位在 最下層載板1 1 0之開口 1 1 6中的導電體1 4 0 ，在進行前述製 程時，其表面1 4 6受到污染。如此，封裝結構體3 0 0便製作 完成。 在上述製程中，係在去除光阻之前，將導電體形成 在載板的開口中，然而本發明之封裝製程的並非僅限於上 述步驟，亦可以在去除光阻之後，才將導電體形成在載板 的開口中及載板上，如第1 9圖到第2 7圖所示，其繪示依照 本發明第三較佳實施例之封裝製程的剖面放大示意圖。 請先參照第2圖，在藉由光阻1 2 0定義出載板1 1 0之開 口 1 1 6後，便將光阻1 2 0從載板1 1 0上去除，之後還在載板 1 1 0之下表面1 1 4上貼上一貼帶1 3 0，形成如第1 9圖所示的 結構。接下來，比如可以利用無電電鑛的方式，形成一導 電體5 4 0到載板1 1 0的開口 1 1 6中及載板1 1 0的上表面1 1 2 上，而形成如第2 0圖所示的結構，其中導電體5 4 0會填滿 於載板1 1 0的開口 1 1 6中，而導電體5 4 0的材質比如是銅或 金，或者導電體540亦可以是由多層金屬複合層所構成， 比如是分別由金層、把層、鎳層、把層疊合而成。接下 來，便進行微影製程，其係先形成一光阻5 2 0到導電體5 4 0 上，並利用曝光顯影的方式，將一圖案（未繪示）轉移到光 阻5 2 0上，使得光阻5 2 0會形成有多個光阻開口 5 2 2 ，以暴 露出導電體5 4 0 ，形成如第2 1圖所示的結構。接下來，便 進行蝕刻的製程，其係以光阻5 2 0為蝕刻罩壁來蝕刻導電
9388twfl.ptc 第16頁 563233 _案號91120701_年月曰 修正_ 五、發明說明（13) 體5 4 0 ，使光阻開口 5 2 2之圖案轉移到導電體5 4 0上，而在 蝕刻之後，導電體5 4 0的圖案及位置係對應於光阻5 2 0之圖 案及位置，形成如第2 2圖所示的結構。 接下來，去除光阻5 2 0之後，可以再利用熱壓合或旋 塗固化的方式形成另一載板5 1 0到載板1 1 0之上表面1 1 2上 及導電體5 4 0上，形成如第2 3圖所示的結構。接下來，可 以重複進行前述之導電體的製作步驟，而形成另一導電體 5 8 0到載板5 1 0之開口 5 1 2中、載板5 1 0上及導電體5 4 0上， 如第2 4圖所示。然後，可以選擇性地形成一焊罩層5 9 0到 載板510上及導電體580上，並且還將焊罩層590定義出一 第一開口 5 9 2及多個第二開口 5 9 4 ，透過第一開口 5 9 2及第 二開口594可以暴露出導電體580 ，其中透過第一開口 592 所暴露出導電體5 8 0 的區域係定義為晶片座5 8 2 ，而透過第二開口 5 9 4所暴露出 導電體5 8 0的區域係定義為接點5 8 4，如第2 5圖所示。此 時，若是將貼帶1 30從載板1 1 0上去除之後，則基板5 0 2便 製作完成，而形成如第2 5 A圖所示的樣式。 然而亦可以不將貼帶從載板上去除，直接進行接下 來的封裝製程，直到最後才將貼帶去除，其詳細步驟如第 一實施例所述，在此便不再贅述，其封裝完成的結構如第 2 6圖所示。接著，便將貼帶1 3 0從載板1 1 0之下表面1 1 4上 去除，而形成如第2 7圖所示的樣式，由於貼帶1 3 0係在最 後階段才從載板1 1 0上去除，因此可以避免接點5 4 4暴露於 外的表面在進行前段製程時，受到污染。如此，封裝結構 體5 0 0便製作完成，而透過接點5 4 4，比如可以利用前述的
9388twfl.ptc 第17頁 563233 _案號 91120701_年月日_^_ 五、發明說明（14) 表面黏著技術，將封裝結構體5 0 0裝配到印刷電路板上。 綜上所述，本發明至少具有下列優點： 1 ·本發明之封裝製程及其結構，並未利用蝕刻金屬 的製程，因此可以大幅降低對環境的污染。 2 ·本發明之封裝製程及其結構，係僅利用一次迴焊 的步驟，因此可以避免基板發生嚴重的翹曲情形，故基板 具有甚佳的平面度。 3 .本發明之封裝製程及其結構，由於接點的周圍具 有載板支撐住，因此在進行打線製程中，當打線頭壓到接 點上時，可以避免接點陷落於貼帶中，造成翹翹板現象， 因此打線頭可以精確地將導線打到接點上，故導線與接點 之間具有甚高的接合性。 雖然本發明已以一較佳實施例揭露如上，然其並非 用以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作些許之更動與潤飾，因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。
9388twfl.ptc 第18頁 563233 _案號91120701_年月日__ 圖式簡單說明 第1圖至第1 1圖，其繪示依照本發明第一較佳實施例 之封裝製程的剖面放大示意圖。 第1 2圖至第1 8圖係繪示依照本發明第二較佳實施例 之封裝製程的剖面放大示意圖。 第1 9圖到第2 7圖繪示依照本發明第三較佳實施例之 封裝製程的剖面放大示意圖。 第5 A圖繪示第5圖之貼帶從載板去除之後的示意圖。 第6 A圖繪示將一貼帶貼附到第6圖之黏著層上及載板 之上表面的示意圖。 第1 6 A圖繪示第1 6圖之貼帶從載板去除之後的示意 圖。 第2 5 A圖繪示第2 5圖之貼帶從載板去除之後的示意 圖。
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Claims (1)

  1. 563233 _案號91120701_年月曰 修正_ 六、申請專利範圍 1. 一種封裝製程，至少包括： 步驟一：提供一載板，該載板具有一上表面及對應 之一下表面； 步驟二：形成一光阻到該載板之該上表面上； 步驟三··將該光阻定義出複數個光阻開口，以暴露 出該載板； 步驟四：將該載板定義出複數個開口 ，以貫穿該載 板，而該些開口係分別與對應之該些光阻開口連通； 步驟五：貼附一貼帶到該載板之該下表面上； 步驟六：形成一導電體到該些開口中； 步驟七.去除該光阻； 步驟八：配置一晶片到該載板之該上表面上，並使 該晶片與該導電體電性連接；以及 步驟九：去除該貼帶。 2 .如申請專利範圍第1項所述之封裝製程，其中在進 行步驟六時’係以無電電鍵的方式》形成該導電體到該些 開口中。 3 .如申請專利範圍第1項所述之封裝製程，其中該導 電體係定義出一晶片座及複數個接點，而在進行步驟八 時，該晶片具有一主動表面及對應之一背面，並且該晶片 還具有複數個晶片接點，該些晶片接點係配置在該主動表 面上，而該晶片係以其該背面，藉由一黏著層貼附到該晶 片座上，並透過複數條導線使該些晶片接點與該接點電性 連接，而每一該些導線之一端係與該些接點之一電性連
    9388twfl .ptc 第20頁 563233 _案號91120701_年月日__ 六、申請專利範圍 接，每一該些導線之另一端係與該些晶片接點之一電性連 接，並且還形成一封裝材料以包覆該晶片、該些導線及該 載板之該上表面。 4 ·如申請專利範圍第1項所述之封裝製程，其中該導 電體係定義出複數個接點，而在進行步驟八時，該晶片具 有一主動表面及複數個晶片接點，該些晶片接點係配置在 該主動表面上，該晶片之該主動表面係面向該載板之該上 表面，而藉由複數個凸塊將該晶片固定到該載板上，並與 該些接點電性連接，每一該些凸塊之一端係與該些晶片接 點之一接合，而每一該些凸塊之另一端係與該些接點之一 接合。 5 .如申請專利範圍第4項所述之封裝製程，其中在藉 由該些凸塊將該晶片固定到該載板上之後，還形成一膠層 到該晶片與該載板之間，且該膠層係包覆該些凸塊。 6 .如申請專利範圍第1項所述之封裝製程，其中在進 行步驟七之後，還進行下列步驟，以形成具有多層載板之 一基板，該些步驟包括： 步驟A :形成另一載板到已製作完成的該載板上，該 另一載板具有一上表面及對應之一下表面，而該另一載板 之該下表面會接觸已製作完成的該載板之該上表面； 步驟B :形成一光阻到該另一載板之該上表面上； 步驟C :將該光阻定義出複數個光阻開口 ，以暴露出 該另一載板； 步驟D :將該另一載板定義出複數個開口 ，以貫穿該
    9388twf1.pt c 第21頁 563233 _案號91120701_年月曰 修正_ 六、申請專利範圍 另一載板，而該另一載板之該些開口係分別與對應之該些 光阻開口連通； 步驟E :形成另一導電體到該另一載板之該些開口 中；以及 步驟F :去除該光阻。 7 .如申請專利範圍第6項所述之封裝製程，其中重複 步驟A至步驟F複數次，以形成具有多層該些載板之一基 板。 8 .如申請專利範圍第1項所述之封裝製程，其中該導 電體的材質包括銅。
    9 .如申請專利範圍第1項所述之封裝製程，其中該導 電體的材質包括金。 1 0 .如申請專利範圍第1項所述之封裝製程，其中該 導電體係由多層金屬複合層所構成。 1 1 .如申請專利範圍第1 0項所述之封裝製程，其中該 導電體係分別由金層、飽層、錄層、把層疊合而成。 1 2 .如申請專利範圍第1項所述之封裝製程，其中該 載板之材質係選自於由玻璃環氧基樹脂、雙順丁烯二酸醯 亞胺、聚亞醯胺及環氧樹脂所組成族群中的一種材質。 1 3 . —種封裝製程，至少包括： 步驟一：提供一載板；
    步驟二：形成至少一開口 ，以貫穿該載板； 步驟三：貼附一貼帶到該載板上； 步驟四：形成一導電體到該開口中；
    9388twf1.pt c 第22頁 563233 案號 91120701 ^___a. 曰 修正 之 另 另 六、申請專利範圍 步驟五：配置一晶片到該載板之該上表面上 該晶片與該導電體電性連接；以及 步驟六：去除該貼帶。 1 4 ·如申請專利範圍第1 3項所述之封裝製程， 進行步驟四時，係以無電電鍍的方式，形成該導電 些開口中。 1 5 ·如申請專利範圍第1 3項所述之封裝製程， 進行步驟四之後，還進行下列步驟，以形成具有多 基板，該些步驟包括： 步驟A :形成另一載板到已製作完成的該載板 載板具有一上表面及對應之一下表面； 步驟B :將該另一載板定義出至少一開口 ，以 載板；以及 步驟C :形成另一導電體到該另一載板之該開 1 6 .如申請專利範圍第1 5項所述之封裝製程， 複步驟A至步驟C複數次，以形成具有多層該些載板 板。 1 7.如申請專利範圍第1 3項所述之封裝製程， 導電體的材質包括銅。 1 8.如申請專利範圍第1 3項所述之封裝製程， 導電體的材質包括金。 1 9 .如申請專利範圍第1 3項所述之封裝製程， 導電體係由多層金屬複合層所構成。 2 0 .如申請專利範圍第1 9項所述之封裝製程， ，並使 其中在 體到該 其中在 層載板 上，該 貫穿該 口中0 其中重 之一基 其中該 其中該 其中該 其中該
    9388twfl.ptc 第23頁 563233 案號 91120701 年 月 曰 修正 六、申請專利範圍 導電體係分別由金層、鈀層、鎳層、鈀層疊合而成。 2 1 ·如申請專利範圍第1 3項所述之封裝製程，其中該 載板之材質係選自於由玻璃環氧基樹脂、雙順丁烯二酸醯 亞胺、聚亞醯胺及環氧樹脂所組成族群中的一種材質。 2 2. —種基板製程，至少包括： 步驟一：提供一載板，該載板具有一上表面及對應 之一下表面； 步驟二 步驟三 出該載板； 步驟四 板，而該些開 步驟五 步驟六 步驟七 步驟八 2 3 ·如申 進行步驟六時 些開口中。 2 4.如申 進行步驟七之 之該基板，該 步驟A : 形成一光阻到該載板之該上表面上； 將該光阻定義出複數個光阻開口，以暴露 將該載板定義出複數個開口 ，以貫穿該載 口係分別與對應之該些光阻開口連通； 貼附一貼帶到該載板之該下表面上； 形成一導電體到該些開口中； 去除該光阻；以及 去除該貼帶。 請專利範圍第2 2項所述之基板製程，其中在 ，係以無電電鍍的方式，形成該導電體到該 請專利範圍第2 2項所述之基板製程，其中在 後，還進行下列步驟，以形成具有多層載板 些步驟包括： 形成另一載板到已製作完成的該載板上，該 另一載板具有一上表面及對應之一下表面，而該另一載板
    9388twfl.ptc 第24頁 563233 _案號91120701_年月曰 修正_ 六、申請專利範圍 之該下表面會接觸已製作完成的該載板之該上表面； 步驟B :形成一光阻到該另一載板之該上表面上； 步驟C :將該光阻定義出複數個光阻開口 ，以暴露出 該另一載板； 步驟D :將該另一載板定義出複數個開口 ，以貫穿該 另一載板，而該另一載板之該些開口係分別與對應之該些 光阻開口連通； * 步驟E :形成另一導電體到該另一載板之該些開口 中；以及 步驟F :去除該光阻。 2 5 .如申請專利範圍第2 4項所述之基板製程，其中重 _ 複步驟A至步驟F複數次，以形成具有多層該些載板之該基 板。 2 6 .如申請專利範圍第2 4項所述之基板製程，其中該 導電體的材質包括銅。 2 7.如申請專利範圍第2 4項所述之基板製程，其中該 導電體的材質包括金。 2 8 .如申請專利範圍第2 4項所述之基板製程，其中該 導電體係由多層金屬複合層所構成。 2 9 .如申請專利範圍第2 8項所述之基板製程，其中該 導電體係分別由金層、鈀層、鎳層、鈀層疊合而成。 3 0 .如申請專利範圍第2 2項所述之基板製程，其中該 _ 載板之材質係選自於由玻璃環氧基樹脂、雙順丁烯二酸醯 亞胺、聚亞醯胺及環氧樹脂所組成族群中的一種材質。
    9388twfl.ptc 第25頁 563233 案號 91120701 曰 修正 六、申請專利範圍 31. - 步驟 種基板製程，至少包括 提供一載板； 步驟二：形成至少一開口 ，以貫穿該載板； 步驟三：貼附一貼帶到該載板上； 步驟四：形成一導電體到該開口中；以及 步驟五：去除該貼帶。 3 2 .如申請專利範圍第3 1項所述之基板製程 進行步驟四時，係以無電電鍍的方式，形成該導 些開口中。 3 3 .如申請專利範圍第3 1項所述之基板製程 進行步驟四之後，還進行下列步驟，以形成具有 之一基板，該些步驟包括： 步驟A :形成另一載板到已製作完成的該載 步驟B :將該另一載板定義出至少一開口， 另一載板；以及 步驟C :形成另一導電體到該另一載板之該 3 4.如申請專利範圍第3 3項所述之基板製程 複步驟A至步驟C複數次，以形成具有多層載板之 3 5 .如申請專利範圍第3 1項所述之基板製程 導電體的材質包括銅。 3 6 .如申請專利範圍第3 1項所述之基板製程 導電體的材質包括金。 3 7.如申請專利範圍第3 1項所述之基板製程 導電體係由多層金屬複合層所構成。 ，其中在 電體到該 ，其中在 多層載板 板上， 以貫穿該 開口中。 ，其中重 一基板。 ，其中該 ，其中該 ，其中該
    9388twfl.ptc 第26頁 563233 _案號 91120701_年月日__ 六、申請專利範圍 3 8 ·如申請專利範圍第3 7項所述之基板製程，其中該 導電體係分別由金層、纪層、錄層、免層疊合而成。 3 9 ·如申請專利範圍第3 1項所述之基板製程，其中該 載板之材質係選自於由玻璃環氧基樹脂、雙順丁烯二酸醯 亞胺、聚亞醯胺及環氧樹脂所組成族群中的一種材質。 4 0. —種封裝製程，至少包括： 步驟一：提供一載板，該載板具有一上表面及對應 * 之一下表面； 步驟二：形成至少一開口 ，以貫穿該載板； - 步驟三：貼附一貼帶到該載板之該下表面上； 步驟四：形成一導電體到該載板之該上表面上及該 φ 開口中； 步驟五：定義該導電體的圖案； 步驟六：配置一晶片到該載板之該上表面上，並使 該晶片與該導電體電性連接；以及 步驟七：去除該貼帶。 4 1 .如申請專利範圍第4 0項所述之封裝製程，其中在 進行步驟四時，係以無電電鍍的方式形成該導電體。 4 2 .如申請專利範圍第4 0項所述之封裝製程，其中在 進行步驟五之後，還進行下列步驟，以形成具有多層載板 之一基板，該些步驟包括： 步驟A :形成另一載板到已製作完成的該載板之該上春 表面上及已製作完成的該導電體上，該另一載板具有一上 表面及對應之一下表面，而該另一載板之該下表面會接觸
    9388twf1.pt c 第27頁 563233 案號 91120701 曰 修正 六、申請專利範圍 已製作完成的該載板之該上表面； 步驟Β :將該另一載板定義出至少一開口 ，以貫穿該 另一載板； 步驟C :形成另一導電體到該另一載板之該開口中及 該另一載板之該上表面上；以及 步驟D :定義該另一導電體的圖案。 4 3 .如申請專利範圍第4 2項所述之封裝製程，其中重 複步驟Α至步驟D複數次，以形成具有多層該些載板之一基 板。 4 4.如申請專利範圍第4 0項所述之封裝製程，其中該 導電體的材質包括銅。 4 5 .如申請專利範圍第4 0項所述之封裝製程，其中該 導電體的材質包括金。 4 6 .如申請專利範圍第4 0項所述之封裝製程，其中該 導電體係由多層金屬複合層所構成。 4 7.如申請專利範圍第4 6項所述之封裝製程，其中該 導電體係分別由金層、纪層、錄層、纪層疊合而成。 4 8. 如申請專利範圍第4 0項所述之封裝製程，其中 該載板之材質係選自於由玻璃環氧基樹脂、雙順丁烯二酸 醯亞胺、聚亞醯胺及環氧樹脂所組成族群中的一種材質。 4 9. 一種基板製程，至少包括： 步驟一：提供一載板，該載板具有一上表面及對應 之一下表面； 步驟二：形成至少一開口 ，以貫穿該載板；
    9388twfl.ptc 第28頁 563233 _案號 91120701_年月日__ 六、申請專利範圍 步驟三··貼附一貼帶到該載板之該下表面上； 步驟四：形成一導電體到該開口中及該載板之該上 表面上； 步驟五·定義該導電體的圖案；以及 步驟六：去除該貼帶。 5 0 .如申請專利範圍第4 9項所述之基板製程，其中在 進行步驟四時5係以無電電鑛的方式形成該導電體。 * 5 1 .如申請專利範圍第4 9項所述之基板製程，其中在 進行步驟五之後，還進行下列步驟，以形成具有多層載板 _ 之一基板，該些步驟包括： 步驟A :形成另一載板到已製作完成的該載板之該上 φ 表面上及已製作完成的該導電體上，該另一載板具有一上 表面及對應之一下表面，而該另一載板之該下表面會接觸 已製作完成的該載板之該上表面； 步驟B :將該另一載板定義出至少一開口 ，以貫穿該 另一載板； 步驟C :形成另一導電體到該另一載板之該開口中及 該另一載板之該上表面上；以及 步驟D :定義該另一導電體的圖案。 5 2 .如申請專利範圍第5 1項所述之基板製程，其中重 複步驟A至步驟D複數次，以形成具有多層載板之一基板。 5 3 .如申請專利範圍第4 9項所述之基板製程，其中該 _ 導電體的材質包括銅。 5 4.如申請專利範圍第4 9項所述之基板製程，其中該
    9388twfl.ptc 第29頁 563233 案號 91120701 曰 修正 六、申請專利範圍 導電體的材質包括金。 5 5 ·如申請專利範圍第4 9項所述之基板製程，其中該 導電體係由多層金屬複合層所構成。 5 6 ·如申請專利範圍第5 5項所述之基板製程，其中該 導電體係分別由金層、把層、錄層、ί巴層疊合而成。 5 7 ·如申請專利範圍第4 9項所述之基板製程，其中該 載板之材質係選自於由玻璃環氧基樹脂、雙順丁烯二酸醯 亞胺、聚亞醯胺及環氧樹脂所組成族群中的一種材質。 5 8 · —種封裝結構，適於配置在一印刷電路板上，該 封裝結構至少包括： 一基板，具有至少一載板及一導電體，該載板具有 至少一開口 ，該開口貫穿該載板，而該導電體係填滿於該 開口中，該基板係藉由表面黏著技術與該印刷電路板接 合，並與該印刷電路板電性連接；以及 一晶片，配置在該基板上，並與該基板電性連接。 5 9.如申請專利範圍第5 8項所述之封裝結構，其中該 導電體係定義出一晶片座及至少一接點，而該晶片具有一 主動表面及對應之一背面，並且該晶片還具有複數個晶片 接點，該些晶片接點係配置在該主動表面上，該封裝結構 還包括： 一黏著層，係位在該晶片座上，該晶片係以其該背 面，藉由該黏著層貼附到該晶片座上； 複數條導線，每一該些導線之一端係與該些接點之 一電性連接，每一該些導線之另一端係與該些晶片接點之
    9388twfl.ptc 第30頁 563233 案號 91120701 曰 修正 六、申請專利範圍 一電性連接；以及 封裝材料，包覆該晶片、該些導線及該載板之該 上表 導電 複數 該晶 結構 片接 之一 封裝 膠層 導電 導電 導電 導電 載板 亞胺 面。 60. 體係 個晶 片之 還包 點之 接合 61. 結構 係包 62. 體的 63. 體的 64. 體係 65. 體係 66. 之材 、聚 如申請專 定義出複 片接點， 該主動表 括複數個 接合 如申 還包 覆該 如申 材質 如申 材質 如申 由多 如申 分別 如申 質係 亞酿 請專 括一 些凸 請專 包括 請專 包括 請專 層金 請專 由金 請專 選自 胺及 利範圍第5 8項 數個接點，而 該些晶片接點 面係面向該載 凸塊，每一該 而每一該些凸 利範圍 膠層， 塊。 利範圍 銅〇 利範圍 金。 利範圍 屬複合 利範圍 層、I巴 利範圍 於由玻 環氧樹 第60項 位在該 所述之封裝結構，其中該 該晶片具有一主動表面及 係配置在該主動表面上， 板之該上表面，而該封裝 些凸塊之一端係與該些晶 塊之另一端係與該些接點 所述之封裝結構，其中該 晶片與該載板之間’且該 第5 8項所述之封裝結構，其中該 第5 8項所述之封裝結構，其中該 第5 8項所述之封裝結構，其中該 層所構成。 第6 4項所述之封裝結構，其中該 層、鎳層、把層疊合而成。 第5 8項所述之封裝結構，其中該 璃環氧基樹脂、雙順丁烯二酸醯 脂所組成族群中的一種材質。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681566A (zh) * 2012-08-30 2014-03-26 三星电子株式会社 封装件、基板和存储卡

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP4596846B2 (ja) * 2004-07-29 2010-12-15 三洋電機株式会社 回路装置の製造方法
US7504716B2 (en) * 2005-10-26 2009-03-17 Texas Instruments Incorporated Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
CN101118895A (zh) * 2006-08-03 2008-02-06 飞思卡尔半导体公司 具有内置热沉的半导体器件
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US20090189296A1 (en) * 2008-01-30 2009-07-30 Chipmos Technologies Inc. Flip chip quad flat non-leaded package structure and manufacturing method thereof and chip package structure
US8124471B2 (en) * 2008-03-11 2012-02-28 Intel Corporation Method of post-mold grinding a semiconductor package
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US7977161B2 (en) * 2008-11-17 2011-07-12 Infineon Technologies Ag Method of manufacturing a semiconductor package using a carrier
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8766100B2 (en) * 2011-03-02 2014-07-01 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package using the same
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
TWI512924B (zh) * 2014-04-15 2015-12-11 Subtron Technology Co Ltd 基板結構及其製作方法
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9431319B2 (en) * 2014-08-01 2016-08-30 Linear Technology Corporation Exposed, solderable heat spreader for integrated circuit packages
US20160035645A1 (en) * 2014-08-01 2016-02-04 Linear Technology Corporation Exposed, solderable heat spreader for flipchip packages
US10079156B2 (en) 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads
US9721799B2 (en) * 2014-11-07 2017-08-01 Advanced Semiconductor Engineering, Inc. Semiconductor package with reduced via hole width and reduced pad patch and manufacturing method thereof
US10586757B2 (en) 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP2500462B2 (ja) * 1993-07-22 1996-05-29 日本電気株式会社 検査用コネクタおよびその製造方法
US5817545A (en) * 1996-01-24 1998-10-06 Cornell Research Foundation, Inc. Pressurized underfill encapsulation of integrated circuits
US6022761A (en) * 1996-05-28 2000-02-08 Motorola, Inc. Method for coupling substrates and structure
JP4354109B2 (ja) * 2000-11-15 2009-10-28 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TW508987B (en) * 2001-07-27 2002-11-01 Phoenix Prec Technology Corp Method of forming electroplated solder on organic printed circuit board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681566A (zh) * 2012-08-30 2014-03-26 三星电子株式会社 封装件、基板和存储卡
CN103681566B (zh) * 2012-08-30 2017-08-08 三星电子株式会社 封装件、基板和存储卡

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Publication number Publication date
US7005327B2 (en) 2006-02-28
US20040115862A1 (en) 2004-06-17

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