TW538466B - Fabrication method for a memory device - Google Patents
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Description
538466
538466 五、發明說明（2)
Loading)。若是利用增加位元線的接面深度（juncti〇n Depth)，來解決埋入式位元線阻值提高之問題，非但會衍 生短通道效應（Short Channel Effect)，還會產生擊穿漏 電（Punch-Through Leakage)等問題。而倘若是利用高濃 度之摻雜來製作淺接面的位元線，藉以避免因接面過深而 引起的短通道效應以及擊穿漏電等問題，則又會因固態溶 解度之限制，而無法克服位元線負載過高的問題。 生因此，本發明的目的就是在提供一種記憶體元件的製 造方法，以降低其位元線之電阻值。 土本發明的另一目的是提供一種記憶體元 :法，以使埋入式位元線之接面可作、淺 ：= 應及擊穿漏電流等問題。 避免短通迢效 本 先在一 氮化矽 化層。 層覆蓋 括於埋 埋入式 形成抬 暴露之 線之用 底與抬 再於在 發明提出 基底上形 罩幕層， 接著，進 之基底中 入式位元 位元線上 升位元線 墊氧化層 。緊接著 升位元線 閘氧化層 一種記 成一塾 其中此 行一離 形成一 線之兩 方之墊 之方法 上形成 ，將罩 之表面 上形成 τ思、肢元件的製造方 氧化層 氮化石夕 子植入 埋入式 側形成 氧化層 係以塾 一選擇 幕層以 上形成 一字元 ，並且在墊 罩幕層係暴 步驟，以在 位元線。在 一口袋型摻 上形成一抬 氧化層作為 性磊晶層， 及墊氧化層 一共形的閘 線0 氧化層 露出部 未被氮 本發明 雜區。 升位元 一晶種 以作為 移除， 氧化層 方法係首 上形成一 分的墊氧 化矽罩幕 中，更包 之後，在 線，其中 層，而於 抬升位元 並且在基 。最後，
538466
538466 五、發明說明（4) 2 1 6 :選擇性磊晶層（抬升位元線） 2 1 7 :位元線 實施例 弟2图所示，其繪示為依照本發明一較佳實施例之記 ，，元件之上視圖；第3A圖至第3F圖所示，其繪示為依照 λ明一較佳實施例之記憶體元件之製造流程剖面示意 圖，其係為第2圖中由I -1，的剖面示意圖。 〜 f參照第2圖與第3Α圖，首先在一基底2〇〇上形成一塾 $化層202，其中墊氧化層2〇2之厚度例如是1〇〇埃至3〇〇 =佳的是200埃左纟。之後，在塾氧化層2〇2上形成一 ^層2〇4，其中氮化矽層204之厚度例如是400埃至6〇〇 圓幸^仏ί疋5GG埃左右。接著，在氮化石夕層2G4上形成一 g案化之綠層2G6，暴露出預定形成埋人式位元線之 :後’請參照第3B圖’以光阻層2〇6為一 分塾氧化層2G2。 4成鼠切罩幕層m，暴露出部 植入二ί，ΐ參照第弋圖，以氮化矽罩幕層205為-離子 入口袋型離子植入步_8以及-離子植 淺接面埋入式位元線。/、中埋入式位元線214係為一 如是=型離：植入步驟208之-離子植入能量例 4〇㈣左·右，口㈣離子植入步驟208之一離子植入 538466 五、發明說明（5) 劑量例如是4x 1013/cm2左右’且口袋型離子植入步驟2〇8 之一植入角度例如是4 5度左右。 而形成埋入式位元線之離子植入步驟2 1 2之一離子植 入能量例如是2 keV左右，且離子植入步驟212之一離子植 入劑量例如是1· 5 X 1015/cm2左右。 接著，請參照第3D圖，在暴露的墊氧化層2〇2上形成 一選擇性磊晶層21 6，其中選擇性磊晶層2丨6係以墊氧化層 202作為一晶種層而形成。此選擇性磊晶層係作為一抬升 位π線之用，意即本發明之記憶體元件之位元線217係由 埋入式位元線2 1 4與抬升位元線2 1 6所構成。 之後，請參照第3E圖，將氮化矽罩幕層2〇5與墊氧化 層2 0 2移除。 接著’請參照第3F圖’在基底州與選擇性蠢晶層216 ^面，成一共形的問氧化層218。並且在閘氧218上 :成-字元線220。其中’字元線之材質例如是多晶石夕。 如此，即完成一記憶體元件之製作。 =本發明之記憶體元件’其位元線217係由埋入式 {广線m以及抬升位元線m所構成。因 2線m之尺寸隨著元件尺寸之縮小而縮減，但式抬位 $位凡線216之形成’因此可解決位元線阻值升高之問 ^另夕^’由於抬升位元線216之形成可解決位元線阻值 2之問題’因此本發明之埋入式位元線214之接面可以 乍火，以避免知：通道效應以及擊穿電流等問題。 綜合以上所述，本發明具有下列優點·· 第10頁 W32twf.plci
II 538466 五、發明說明（6) 1. 本發明記憶體元件之製造方法，可有效的降低位元 線之電阻值，以避免過高的位元線負載。 2. 本發明記憶體元件之製造方法，可將埋入式位元線 之接面作淺，以避免位元線產生短通道效應及擊穿漏電等 問題。
S932twf.ptd 第11頁 538466 圖式簡單說明 第1圖為習知一種記憶體元件之結構剖面示意圖； 第2圖是依照本發明一較佳實施例之記憶體元件之上 視圖；以及 第3A圖至第3F圖是依照本發明一較佳實施例之記憶體 元件製造流程剖面示意圖，其係為第2圖中由I - I ’之剖面 示意圖。
(Se)32twf. ptd 第12頁
Claims (1)
- ^38466 申請專利範圍 包括： 暴露出部分該塾氧化 1 · 一種記憶體元件的製造方法 在一基底上形成一墊氧化層； 在该墊氧化層上形成一罩幕層 進行一離子植入步驟， 底中形成一埋入式位元線； 在該埋入式位元線上方 元線； 移除該罩幕層以及該塾 在該基底與該抬升位元 化層；以及-以在未被該罩幕層覆蓋之該基 之該墊氧化層上形成一抬升位 氧化層； 線之表面上形成一共形的閘氧 在該閘=化層上形成一字元線。 _ t如申明專利範圍第1項所述之記憶體元件的製造方 法，其中該^升位元線包括一選擇性蠢晶層。 3·如申請專利範圍第2項所述之記憶體元件的製造万 彳，其中形成該選擇性磊晶層之方法係利用該墊氧化層為 一晶種層而形成。 、、4·如申，專利範圍第1項所述之記憶體元件的製造方 ，，其中該離子植入法之一離子植入能量係為2 keV，真 該離子植入法之一離子植入劑量係為1.5x l〇i5/cin2。 、5 ·如申請專利範圍第1項所述之記憶體元件的製造方 法’其中該埋入式位元線係為一淺接面埋入式位元線。 、6·如申請專利範圍第1項所述之記憶體元件的製造方 法’其中更包相進行一口袋型離子植入步驟，以在該该八W32t\vf .ptd第13頁 538466 六、申請專利範圍 式位7元；形成-口袋型摻雜區。 7.如申#專利範圍第 法，其中口袋型離子植入牛驟之L記憶體元件的製造方 該口袋型離子植入步驟之之；;植入能量係為40 keV， 該口袋型離子植入步：：： = =:"-，且 s ‘由珠蜜伙 植入角度係為4 5度。 豆中兮ΐ暮爲靶圍第1項所述之記憶體元件的製造方 其中该罩幕層之材質包括氮化矽。 9 ·如，明專利範圍第1項所述之記憶體元件的製造方 其中該罩幕層之厚度係為400埃至60 0埃。 10·如申請^專利範圍第1項所述之記憶體元件的製造方 其中該塾氧化層之厚度係為100埃至300埃。 11 ·如申請專利範圍第1項所述之記憶體元件的製造方 其中該字元線之材質包括多晶矽。 1 2 · —種§己憶體元件之抬升位元線的製造方法，包 法 法 法 法 括 在一基底上形成一晶種層； * 在該晶種層上形成一罩幕層，暴露出部分該晶種層； 在暴露的該晶種層上形成一選擇性蠢晶層，以作為一 抬升位元線；以及 移除該罩幕層以及該晶種層。 1 3 ·如申請專利範圍第丨2項所述之記憶體元件之抬升 位元線的製造方法，其中該罩幕層之材質包括氮化矽。 1 4 ·如申請專利範圍第1 2項所述之記憶體元件之抬升 位元線的製造方法，其中該罩幕層之厚度係為4 0 0埃至6 0 0H932twf.ptd 第14頁 538466 六、申請專利範圍 埃。 1 5.如申請專利範圍第1 2項所述之記憶體元件之抬升 位元線的製造方法，其中該晶種層包括一墊氧化層。 1 6.如申請專利範圍第1 2項所述之記憶體元件之抬升 位元線的製造方法，其中該晶種層之厚度係為100埃至300 埃0cS932twf. ptd 第15頁
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