TW521399B - A computer made of random access memory cells - Google Patents

Description

521399 五、發明說明（2) 低爲6F2或小於6F2之工作。但是，製造這種小特徵及胞 尺寸會在與基片隔離之節點處產生氧化應力。此氧化應力 會產生位錯（d i s 1 〇 c a t i on )致增加節點結合洩漏電流。節 點結合電流之增加對記憶胞之性能及操作性會有不良之影 響。 從上面之討論，瞭解須降低裝置製造期間所產生之氧化 應力。 (發明之槪述） 本發明整體上係關於降低節點隔離區之氧化應力。於一 個實例上，使用溝渠式電容器做成之隨機存取記憶胞上設 有突起之淺溝渠隔離。形成在基片如矽晶圓，頂面下於溝 渠式電容器係做爲記憶胞之貯存節點。突出之淺溝渠隔離 之頂面係高於矽基片之頂面俾消除犧牲及閘極氧化應力。 淺溝渠隔離之頂面之突出之量係足於阻止在製造期間形成 之台地（divot)之底部低於矽表面。 (圖式之簡單說明） 第1圖顯示傳統之DRAM胞； 第2a〜2g圖顯示第1圖之傳統DRAM胞之製造流程； 第3圖顯示本發明之DRAM胞；及 第4a〜4f圖顯示出第3圖之傳統DRAM胞之製造流程 f 第5圖顯示根據本發明使用DR 1C之電腦系統° (發明之細述）

-4- 521399 五、發明說明（3) 本發明係關於降低製造裝置期間之氧化應力。本文係藉 敘述製造溝渠式電容器記憶胞以說明本發明。記憶胞係被 採用於積體電路1C上。這種1C或晶片包含，例如，隨 機存取記憶胞（RAM )，動態隨機存取記憶胞（DRAM )，或 同步DRAM(SDRAM)。1C亦能爲特定應用IC(ASIC)，沉入 式DRAM邏輯電路（埋入式DRAM )，或任何其它邏輯電路 〇 典型地，在晶圓上同時形成許多ICs 。當完成製造作 業後晶圓即被切割成小方塊俾將1C分割成各個晶片。這 些晶片然後被包裝而成最終產品俾供使用於，例如，消費 者產品，如電腦系統，細胞電話機，個人數位助理器 (personal digital assistant，PDAS)，及其它之電子產 品。 爲便於瞭解本發明，下文將敘述傳統溝渠式電容器 DRAM胞之製造。 參照第1圖，該圖示出傳統之溝渠式電容器DRAM胞 100。這種傳統之溝渠式電容器DRAM胞係被敘述於，例如， Nesbit氏等發表於 IEDM93 - 627上之論文，A 0.6//m2 256Mb Trench DRAM Cell With Self-Aligned BuriedS trap (BEST)"，此篇論文被本文採做爲所有目的之 參考。典型地，這種胞之陣列係藉字元線及位元線相互連 接以形成DRAM晶片。 DRAM胞含有形成在基片101上之溝渠式電容器160 。 521399 五、發明說明（4) 大體言之，基片係稍被摻以具有第1導電性之雜質。溝渠 內被充以，典型地，多晶砂（poly)161 ，此多晶石夕 (po 1 y ) 1 6 1係被摻入極高濃度之具有第2導電性之雜質以形 成P井1—2。多晶矽係做爲電容器之一個極板。電容器之另 一極板係由亦具有第2導電性之埋入式極板1 6 5所形成。 DRAM胞另含有電晶體110 。電晶體110含有閘極112, 源極113及汲極114 。汲極及源極係藉注入具有第2導 電性之雜質而形成。依電晶體之主動，汲極及源極之任務 可改變。爲便利起見，汲極與源極之名稱係可互換。電晶 體係藉條125而接至內電容器板。條125係藉注入具有 與源極相同導電性之雜質而形成。如所示，埋入條係被用 來將記憶胞電晶體之源極接至溝渠之內極板（節點）。另 外之技術，fL如表面條，亦可用來連接電晶體及電容器。 爲防止節點結合擊穿（p u n c h t h r 〇 u g h )進入埋入條，在溝渠 之頂部形成有頸圈168 。擊穿現象須防止俾免影響記憶 胞之操作性（ο p e r a b i 1 i t y )。 埋入井170，亦具有第2導電性之雜質，係形成在基 片之表面靠頸圈之底部具有最高雜質濃度處。典型地，井 1 7 0係被輕度摻離。埋入之井之功用係將陣列內之各個 DRAM胞之埋入極板連接在一起。 大體上，閘極及源極係分別形成DRAM陣列內之字元線 167及位元線。藉施加適當之電壓於字元線及位元線結合點 以作動電晶體時可將資料寫入溝渠式電容器或自溝渠式電容 521399 五、發明說明（5) 器讀出。淺溝渠隔離（STI) 180係設置來使DRAM記憶胞或 裝置相互隔離。爲便於有效率地使用基片面積，未接至胞 之字元線120係典型地形成在溝渠之上面。字元線120 係被稱爲”通過字元線"（"pas s ing wordl i nen )。如所 示，通過字元線係藉部份之STI而與溝渠隔離。這種組 態係被稱爲摺疊位元線結構。亦可使用其它，諸如開放或 開放摺疊之位元線結構。 爲說明起見，假設第1導電性係正（p)及第2導電性 係負（η )。但是，熟悉此項技術者當瞭解形成於η型 基片上並具有Ρ-型多晶矽充塡型之DRAM胞亦可使用。另 外，亦可藉重度或輕度地摻入不純原子於基片，井，埋 入板，及DRAM胞之其它元件以達成所需之電氣性質。 第2a〜2g圖示出形成傳統DRAM胞之流程之一部份。第 2a圖示出用於形成DRAM胞之基片201 。基片201含有， 例如，矽晶圓。其它之基片，如砷化鎵、鍺、絕緣體上之 石夕（silicon on insulator，SOI)、或其它之半導體材料 亦可使用。基片之主要表面並不重要，任何適宜之方位， 如（100)，（110)，或（111)，亦可使用。基片，例如，可 被輕度或重度地摻以既定導電性之雜質俾達成所需之電氣 性質。於良好之實例上，基片係被輕度地摻以p -型雜質 (P 31.)。墊疊230係形成在基片之表面。墊疊含有做爲 蝕刻遮罩，蝕刻終止，及/或化學機械拋光終止層。典型 地，墊疊含有墊氧化層231 ，氮化物層23 2，及TES0遮 521399 五、發明說明（6) 罩層（未圖示）。 溝渠2 1 0係形成在基片上。有關形成溝渠之技術在， 例如，Muller氏等於IEDM96 - 507上發表之論文，” Trench Storage Node Technology for Gigabit DRAM Generation",裡被述及，該論文被採做爲各種目的之參 考。溝渠內被充塡具有重度摻雜之η -型（n+)多晶矽214 ( 稱爲多晶矽#1) 。n +多晶矽係做爲電容器之一個極板。n + 埋入極板215環繞著溝渠之底部，並做爲電容器之另一極 板。溝渠及埋入極板係被節點介電層212隔離。於一個 實例上，節點介電層含有氮化物及氧化物層。頸圈220 係形成在溝渠之頂部。頸圏含有介電材料，例如TE0S。 另外，設置埋入N-井280俾將陣列內之其它溝渠連接在 一起。 第2a〜2b圖示出埋入條之形成。如第2a圖所示，基片 之表面已藉，例如，化學機械拋光（CMP)而被拋光。氮 化物層232係做爲CMP之終止層，俾使CMP到達氮化 物層時即被終止。結果，覆蓋在基片表面上之多晶矽（稱 爲多晶矽#2 )則被極化，進而在氮化物及多晶矽之間留下 實質平坦之表面俾爲後續處埋之用。 參照第2b圖，其示出用於將溝渠接至DRAM胞之電晶體 之條之形成。多晶矽係藉，例如，反應離子蝕刻（RIE)， 而凹陷。典型地，多晶矽係被凹陷至低於多晶矽表面下方 約1 50 // m。俟多晶矽被蝕刻凹陷後即進行清除之步驟以除 521399 五、發明說明（7 ) 去任何可能形成在矽溝渠側壁上之天然氧化物。淸除步驟 包含，例如，矽選擇性之濕蝕刻。淸除步驟自溝渠之側壁 及頸圈之部份除去氧化物，而將溝渠凹陷至降低於多晶矽 。結果，在矽及多晶矽之側壁225和227之間形成間隙 〇 多晶矽層240係沈積在基片上覆蓋著氮化物層及溝渠 之頂部。典型地，多晶矽係爲本質（未摻雜）之多晶矽層 。多晶矽層係被極化低陷到氮化物層232 。極化後溝渠 內之多晶矽係被凹陷至，例如，低於基片之表面下約50 //ro，而在n +溝渠多晶矽上方約100nm留下條。 第2c圖示出界定DRAM胞之主動區之流程。如所示，抗 反射塗覆（ARC)層245係沈積在基片表面上，覆蓋氮化 物層232及條240 。ARC係被用來改善界定主動區（AA) 所用之微影術流程之分解度。在ARC層上形成抗蝕層 (resist layer) 246俾做爲AA之蝕刻遮罩。然後藉傳統 之微影術界定主動區。胞之非主動區250接著藉，例如， RIE而被各向異性地蝕刻。如所示，非主動區重疊溝渠 之一部份。典型地，非主動區係被蝕刻至低於氧化物頸圈 之頂部。藉開口，在溝渠多晶矽內之雜質能朝上及朝外擴 散以形成埋入條，此埋入條在爾後之退火流程上將電容器 之內極板接至電晶體。於一個實例上，非主動區係被蝕刻 到低於矽表面下約250〜400 /zm。非主動區係爲形成STI 之區域。 521399 五、發明說明（8) 參照第2d圖，其示出STI之形成。抗蝕及ARC層已 被去除。爲確保無殘留抗蝕或ARC層，必須採用淸除步 驟。因爾後典型地會執行幾次氧氣退火作業，故氧分子能 擴散通過頸圏氧化物致氧化溝渠之多晶矽及溝渠之矽側壁 。矽側壁及溝渠多晶矽之氧化會導致所謂鳥嘴（bird’s beak)。鳥嘴會造成應力及矽之位錯，進而損及裝置之操 作性。爲阻止氧分子擴散進入矽及多晶矽側壁，形成氧化 物襯套255以保護非主動區。典型地，在形成氮化物襯 套之前，先在曝露之矽上加熱生長鈍化之氧化物。氮化物 襯套係藉，例如，低壓化學氣相沈積（LPCVD)而形成， 如所示，氮化物襯套係形成在基片表面上，覆蓋墊氮化物 層及非主動STI區。 在基片之表面上沈積介電材料，如TEOS，到足於充塡 非主動區250 。因TEOS層係保角（conformal)，故採用 極化方法生成平坦表面以供爾後之處理。這種方法在Nag 氏等發表於 IEOM96-841 上之"Comparative Evaluation of Gas-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25//m Techologiesn2論文裡敘述， 並被本文採做爲所有目的之參考。基片之表面被拋光俾 STI及氮化物層係呈實質平面。 第圖示出形成DRAM胞之存取電晶體之流程。如所示， 墊氮化物層係藉，例如，濕化學蝕刻而被去除。濕化學蝕 刻係氧化物選擇性。爲確保氮化物層被完全消除，採用過 -10- 521399 五、發明說明（9) 蝕刻。在進行過蝕刻期間，STI之頂部上之氮化物襯套亦 凹陷而形成台地257 。此際氧化物亦被矽選擇性之濕化 學蝕刻去除。但是，在進行氮化物蝕刻期間形成之台地曝 露出氮化物襯套之各側上之氧化物側壁。是故，爾後之氧 化物蝕刻進一步沿著主動區之側壁垂直擴張台地（d i vo t ) ο 接著，如第2f圖所示，於晶圓之表ψ上形成氧化物（ 未圖示）層。此氧化物層，稱爲"閘極犧牲層"係做爲爾後 摻雜之遮蔽氧化物。另外，閘極犧牲層圓化（round) STI 之邊角。 欲界定DRAM胞之η-通道存取電晶體之卜型井265之 區域，在氧化物層之頂上沈積抗蝕層（未圖示）並適宜地 圖案化俾露出ρ井區。 Ρ_型雜質，如硼（Β)，被摻入井區。雜質係被摻入足 夠深俾避免被擊穿。雜質被注入之形態係可依需要而定俾 達成所需之電氣性質，例如，閘極臨界電壓（Vt )。 另外，亦形成η-通道支㈩電路之ρ-井。於互補式金屬 砂（CMOS)裝置上係形成η -井以做爲互補井（complimentary well)。η-井之形成需要額外之微影及摻雜步驟俾界定及 形成η井。如同ρ -井，η -井之外形亦可隨需要而定俾達 成所要之電氣性質。伏形成井後閘極犧牲層即被去除。 在要形成電晶體之區域上覆蓋一層閘極氧化層262並 將該層圖案化。然後在基片之表面上形成多晶矽267 ， -11- 521399 五、發明說明（1 o) 268及氮化物269等層。從圖上可知，台地亦被充 塡多晶矽。參照第2g圖，這些層接著被圖案化以形成 DRAM胞之電晶體270之閘極疊層。通過閘極疊層280係 典型地形成在溝渠之上方並藉STI氧化物而與溝渠隔離 。汲極271及源極272係藉注入適宜外形之雜質俾達到 所需之運轉性質。爲改良源極及汲極對閘極之擴散及對準， 可採用 氧化物間隔件（未圖示）。藉雜質自條多晶矽240朝 外擴散所產生之條273而將電晶體接至溝渠。 如前述，形成在主動區之邊角附近之台地257係對 DRAM積體電路之操作性有不良之影響，如產生寄生之邊 角導電。 第3圖示出本發明之說明實例。如所示，DRAM胞含有 溝渠式電容器360及電晶體310 。因溝渠式電容器係與 第1圖所示者相似，故只示出頂部。圖上所示之電晶體 3 10係爲η-通道電晶體。電晶體含有閘極312，源極313 ，及汲極314 。汲極及源極係藉注入η-型雜質而形成。 電晶體係藉摻雜區3 25而接至電容器。摻雜區係藉η-型 雜質自溝渠擴散而形成。介電頸圈368係設置來防止條 及埋入板（未圖示）間之垂直擊穿。 依本發明，突起之STI係用來相互隔離DRAM胞或裝置 。如所示，突起之STI之深度係與傳統之STI之深度相 似。但是，突起之STI之頂面係處在矽基片表面之上方 -12- 521399

五、發明說明（11) 。突起高於基片表面之頂面之距離係足於有效地降低形成 低於矽表面之台地俾減少邊角之導電。於一個實例上，突 起之STI之頂面之距離係約<100nm。此距離在約20〜 100nm爲理想，約40〜80nm更佳，而約50〜7〇nm則更是 良好。於另外之實例上，此突起之STI之頂面之距離係 約 50nm 〇 如前述，台地之形成會導致寄生邊角之導電。但是， 本發明係藉將ill之表面昇起高於基片之表面以阻止台 地之形成。更甚者，於後文將可瞭解，使用突起之STI之 優點係省去有助於台地之形成之氮化物襯套。 第4a〜4f圖示出形成具有突起之STI DRAM胞之流程。 參照第4a圖，在基片401上形成溝渠式電容器410 。 於良好之實例上，基片係被輕度地摻入p -型雜質（p -)。 典型地，墊疊430係形成在基片之表面上。墊疊含有做 爲蝕刻遮罩，蝕刻終止，及/或化學機械拋光終止等各層 。典型地，墊疊含有墊氧化物層431 ，氮化物層432，及 TE0S遮罩層（未圖示）。 於一個實例上，溝渠4 1 0係藉傳統之技術形成。這種 技術係敘述於，例如，Nesbit氏等發表於IEDM93 - 627, "A0.6 β m2 25 Mb Trench DRAM Cell With Sel f -A1 i gnedBur i ed St r ap9BEST)，之論文裡，此論文係被本 文採做爲所有目的之參考。圖上所示之溝渠係被充以N+多 晶矽4 1 4。於溝渠之頂部上設有包含介電材料，例如TE0S -13- 521399 五、發明說明（彳2) 之頸圈420。本質多晶矽層440被形成並凹陷至頸圏及摻 雜之多晶矽之上方。典型地，多晶矽被凹陷至，例如， 約低於基片之表面之下方約50nm，而在n +溝渠多晶矽上 方，例如，約l〇〇nm處留下條440 。 參照第4b圖，在基片表面上形成氧化物層覆蓋在墊疊 及充塡溝渠上方之開口。於一個實例上，氧化物層係藉低 壓化學氣相沈積（LPCVD )而形成。氧化物被稠化。氧化物 之稠化係在，如氬或氮，之惰氣之環境下，於約900〜 1 000°C之溫度下進行退火約10〜60分鐘而達成。CPM在多 晶矽之頂上形成薄之氧化物層480俾提供對溝渠之隔離 〇 接著，藉，例如，濕蝕刻除去墊氮化物及墊氧化物層 。然後，在晶圓之表面上形成犧牲氧化物層（未圖示）。 氧化物層係做爲摻雜之遮敝氧化物層。 DRAM胞之η-通道存取電晶體之p-型井區接著形成。這 是藉，例如，在氧化物層之頂上沈積抗蝕層（未圖示）並 適宜地圖案化以露出Ρ-井區而達成6接著將Ρ-型雜雜， 如硼（Β)，摻入井區。雜質之摻入深度足於防止被擊穿。 雜質分佈之形狀係依需要而定俾達成所需之電氣性質，例 如，閘極臨界電壓（Vt)。當設定所要之雜質分佈形狀時須 考慮有關井雜質在爾後之突起STI之鈍化所進行之氧化 時之熱承受量（thermal budget)及進行氧化物充塡之稠化 退火時之熱承受量之差異。 -14- 521399 五、發明說明（13) 另外，η-通道支撐電路之p-井亦形成。在互補式金氧 矽（CMOS)裝置上形成之η-井以做爲互補井。η-井之形成需 額外之微影及摻雜步驟俾界定及形成η-井。如同ρ井，η 井之形態可依需要而定俾達成所要之電氣性質，俟完成摻 雜後即藉，例如，濕蝕刻除去遮蔽氧化物層。 參照第4c圖，其示出在裝置之主動區上形成閘極氧化 物層457 。俟產生閘極氧化物層後即於基片表面上形成 多晶矽層482及氮化物層483 。多晶矽之厚度係足於相 抵爾後形成在矽基片表面上之突起之STI之頂部。於一 個實例上，多晶矽層之厚度約50nm。氮化物層之厚度係 足於做爲拋光終止。典型地，氮化物層之厚度約lOOnm。 第4d圖示出界定DRAM胞之主動區之流程。主動區係藉 統之微影技術而被界定。俟主動區被界定後即藉，例如， RIE各向異性地蝕刻非主動區450 。爲改良微影流程之 分解度，可使用抗反射層。如所示，非主動區重疊於部份 之溝渠上，剩餘之部份則容許有足夠之電流量在電晶體及 電容器之間流動。於一個實例上，非主動區之重疊部份係 $約溝渠寬之一半，最好係爲溝渠寬之一半。非主動區之 深度足於將埋入條與相對於要形成DRAM胞之電晶體之側 之矽側壁隔離。非主動區係被蝕刻到低於氧化物頸圈之頂 部。於一個實例上，非主動區係被蝕刻到約低於矽表面 2 5 0nm。非主動區係爲形成突起之STI之區域。 介電材料，例如TE0S，被沈積在基片表面上充份地充 -15- 521399 五、發明說明（14) 塡非主動區450 。因TEOS係保角性，故利用平面化方法， 例如，CMP，以平面化結構。然後，去除氮化物層以形 成突起之STI 455，此突起STI455之頂部表面係與多晶矽 層482之表面齊平。去除氮化物層可能會造成台地490。 但是，因STI係突起，故台地不會延伸到低於基片表面 之下方。結果，減少或消除邊角之導電，進而使電晶體之 Vt更爲均一。 參考第4e圖，其示出在多晶矽層482之上方形成多晶 矽層483 。此兩多晶矽層合倂之厚度係足夠形成閘極導 電體。於一個實例上，合倂之層厚約爲100nm。含有耐熔 材料，如WSi之矽化物層484亦可選擇地形成在多晶矽 上以減閘極導電體之電阻。氮化物層484係形成在矽化 物層，或，若無使用多晶矽化金屬層時則形成在多晶矽層 483上。氮化物層係做爲無界線之位元線接觸蝕刻之蝕刻 終止。 第4f圖示出基片之表面被圖案化以形成DRAM胞之電晶 體470之閘極疊層。通過閘極疊層480係典型地形成在 溝渠上並藉突起之STI-氧化物而與溝渠隔離。汲極471 及源極472係藉注入成適宜之分佈形狀之雜質以達成所 需之運轉性質。爲改善源極及汲極對閘極之擴散及對準， 可採用氮化物間隔件（未圖示）。 請參考第5圖，其顯示典型之電腦系統500。如圖所 示，此系統包括處理器510,其例如是由Intel公司所 -1 6 - 521399 五、發明說明（15) 造之微處理器。此處理器執行由處理器之指令集 (ins t ruct ion set )所提供之數學與邏輯運算。電腦程式 與資料是儲存於電腦之記憶儲存器5 30中。此記憶體儲存 器包括磁性或光學記憶體儲存元件。 鍵盤540是提供使用者所期望之將指令輸入系統。此 系統亦可以提供其他之輸入裝置例如是“滑鼠”其藉由 "ρ 〇 i n t a n d c 1 i c k "技術輸入指令。此指令是例如執行儲 存於電腦儲存器中之電腦程式。此電腦程式然後被載入電 腦之記憶體520或RAM內。此RAM包括DRAMIC，其如同 在本發明中所描述者。此儲存於電腦儲存器中之資料檔案 中且爲執行電腦程式所須之資料亦被傳送至電腦之RAM。 此外使用者經由輸入裝置輸入所須或想要的資料。 最新或經常使用之資料或電腦程式之部份是被儲貯於電 腦之高速記憶體515 (即，“Cache” ：高速緩衝記憶體） 中。此高速緩衝記憶體“Cache”如所說明，是處理器的一 部份。此程式執行之結果然後經由顯示器550提供給使用 者。 雖然本發明是參考各種實例特別地顯示並說明，但熟知 此項技術之人士當瞭解可以對本發明作修正與改變而不會 偏離本發明之範圍。本發明之以特殊尺寸所描述說明之實 施例僅僅作爲舉例而已。然而這些尺寸是作爲範例並且可 以根據特殊之應用而改變。因此，本發明之範圍不應以以 上之說明，而應以所附之申請專利範圍及其所有的等效範 圍而決定。 -17- 521399 五、發明說明（ι〇 參考符號說明 12 P井 101 基片 110 電晶體 1 12 閘極 113 源極 114 汲極 160 溝渠式電容器 165 埋入板 167 字元線 168 頸圈 170 埋入井 180 淺溝渠隔離 230 墊疊 231 墊氧化物層 232 氮化物層 240 多晶矽層 250 非主動區 257 台地 262 閘極氧化物 267 多晶矽 268 WS i X 367 字元線 440 本質多晶矽 500 電腦系統 510 處理器 515 高速記憶體 520 記憶體 530 記憶體儲存器 540 鍵盤 550 顯不器 -18-

Claims (1)

1. 521399 六、申請專利範圍 1. 一種電腦系統，其特徵爲包括： 一處理器用於接收命令與資料，用於根據一或多個 程式而運作，並且用於根據該等程式，資料與命令以 產生輸出信號： 一或多個連接至處理器之記憶體，用於儲存資料與 程式，其中該等記憶體的至少之一包括一隨機存取記 憶DRAM胞陣列，其中在該陣列中之隨機存取記憶胞 包括： •溝渠式電容器，該溝渠式電容器形成於矽基板之 主表面之下； •電晶體，包括閘極，源極，汲極區，其中該電晶 體之該汲極區電性連接至該溝渠式電容器；以及 •突起之淺溝渠隔離（RSTI ),該突起之淺溝渠隔離 具有頂表面是在矽基板之主要表面之上，其中此 頂表突起的突起量足以阻止台地（divot)隨後延伸 形成於基板表面之下。 -19-