TW518597B - MRAM-arrangement - Google Patents

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Description

518597 五、發明説明(1 ) 本發明爲磁性隨機存取記憶體配置,由許多TMR (Tunnel-Magnetwiderstand,穿隧電阻)記憶胞所構成。 TMR記憶胞陣列中在TMR的一端上是與位元線相連且在 另一端上連接至字元線。
眾所皆知MRAM配置是由具TMR效應的鐵磁記憶體所 構成:軟磁層、硬磁層和穿隧電阻層所組成的記憶胞位於 字元線和位元線之間,字元線及位元線互相垂直。硬磁層 的磁化方向爲固定的,而軟磁層的磁化方向則可調整,其 方式是在一種指定之方向中注入適當之電流使流經位元線 和字元線,軟磁層即可被磁化成平行或反平行於硬磁層。 在平行磁化時層堆疊的電阻値小於反平行磁化時之値,這 些値稱爲狀態或’’Γ’。 目前MRAM配置設計有兩種完全不同的架構。
在一種所謂Crosspoint(點交叉)架構中各別TMR記憶胞 直接位於形成相交的位元線和字元線所用的各導電軌之間 。此架構中各別之記憶胞不需此種半導體組件(特別是電 晶體),因此在堆疊記憶胞陣列中不需其它位置即可容納 此種TMR記憶胞,MRAM可達到相當高的積體密度(其數 量級是4F2/n),η爲記憶胞陣列之各別相堆疊之位置之數 目,F代表所使用之技術的最小可能之結構的面積。 在C r 〇 s s ρ 〇 i n t架構中,寄生電流必會通過未選取的記憶 胞,因此在大記憶胞陣列中各TMR記憶胞需設置高電阻 ,使寄生電流保持很低。由於各TMR記憶胞的高電阻, 讀取過程的速度就相對地慢。 518597 五、發明説明(2 ) 在設有電晶體晶胞之其它架構中,每一 TMR元件上另 設置一個開關電晶體(參考M. Durlam et aU<Nonvolatile RAM based on Magnetic Tunnel Junction Elments”),其中 含有該開關電晶體的TMR元件所構成之記憶胞不會有寄 生電流,大記憶胞陣列中之記憶胞之TMR元件因此可設 置低電阻。讀取的方式也較簡單,存取速度比Crosspoint 架構中者還快。 但具有電晶體記憶胞之此種結構之缺點是尺寸大很多, 至少有8F2或更大,其中可不必進行堆疊,此乃因每一記 憶胞都須有電晶體和矽表面。 所以本發明的目的爲提供一磁性隨機存取記憶體配置, 同時具有Crosspoint架構之優點和電晶體記憶胞的優點。 本發明的目的以下述方式來達成:在包含至少兩個 TMR記憶胞之組(group)中分別與相同位元線相連之TMR 記憶胞之其它末端是與開關電晶體相連,此開關電晶體之 閘極連接至相對應之字元線。 在本發明之MRAM配置中已完全不用目前以電晶體記 憶胞所構成之結構,每一 T M R元件不再設有一種開關電 晶體。反之,本發明之MRAM配置中,多個TMR記憶胞 沿著一條位元線而組合一組,其中一開關電晶體分配給該 組。 由於只有一個開關電晶體分配給多個(例如,三個)TMR 記億胞,則可大大地減少電晶體所需的空間,因此本發明 之MRAM配置中所用之架構可使記憶胞陣列中的封裝密 -4- 518597 五、發明説明(3 ) 度大大地提高。 本發明之MRAM配置可使TMR記憶胞及其所屬之電晶 體之佈局(Layout)所需之空間較小,其方式例如使一個開 關電晶體配屬於三個TMR記憶胞。 當然也可使一個開關電晶體配屬於三個以的TMR記憶 胞,也可以一個開關電晶體只配屬兩個TMR記憶胞。最 後,亦可使記憶胞配屬於開關電晶體,使例外地只有一記 憶胞配屬於一開關電晶體。本發明中重要的是:在具有多 個記憶胞之記憶胞陣列中一些開關電晶體須配屬於各記憶 胞,使一開關電晶體配屬於各別位元線之多個記憶胞。 在讀出該二個狀態時所獲得之電流若存在一種儘可能大 之絕對差(difference),則可確保儘可能快速地讀出各具有 電晶體之MRAM記憶胞。即,此二個磁層之平行狀態及 反平行狀態之間之電流差應儘可能大。爲了此一目的,則 TMR記憶胞或TMR元件的電阻應約等於由開關電晶體所 構成之與此電阻相串聯的總電阻和導線的電阻。TMR記憶 胞之電阻和上述總電阻所構成的串聯電阻愈小,則在讀取 時所獲得的絕對讀取訊號就會愈大。 如上所說明,在本發明之MRAM配置中η個TMR記憶 元件沿著一條位元線而並聯且其另一端是與一開關電晶體 相連。其缺點爲,通過η個並聯的TMR記憶元件的訊號 電流會減小η倍。但這項缺點至少一部分可藉由下述方式 來補償:在佈局面積只用於三個TMR記憶元件之情況下 ,一開關電晶體可輕易地尋求其空間,因此在配置三個 518597 五、發明説明(4 ) TMR記憶胞至一開關電晶體時可確保較低之串聯電阻。 若三個TMR記憶胞結合一個開關電晶體,這樣一個組 的面積約爲15〜16F2,每個記憶胞之面積約爲5〜5· 3F2。 這個數値遠小於7〜8F2(其記憶胞由一種TMR元件及一電 晶體所構成)。相對於每一記憶胞有一電晶體時之結構而 言,TMR記憶胞具有一開關電晶體時之佈局所需之電晶體 之寬度是三倍大,因此在調整TMR元件的電阻時,二個 狀態之間亦可達成相同絕對値之信號差。 以下運用圖式來說明本發明。 圖式簡單說明 第1圖 本發明MRAM配置之電路圖。 第2a至2d圖三個記憶胞結合一個開關電晶體爲一組 時之佈局(layout)。 — 第3a至3c圖 製造本發明之MRAM配置時各種不同 之步驟。 圖式中每個相對應之組件以相同之參考符號來表示。 第1圖是MRAM配置,其具有位元線BL和與之在一定 距離垂直相交的字元線WL 1和WL2。介於位元線BL和 字元線WL1之間爲TMR記憶胞1,2,3和4,位元線BL 和字元線WL2之間爲TMR記憶胞5,6,7和8。這些記 憶胞都是如前述由一軟磁層,一穿隧電阻層和一硬磁層所 構成。 TMR記憶胞1〜4之與位元線BL相對之一端是與開關 電晶體Trl的汲極或源極相連,開關電晶體5至8之與位 518597 五、發明説明(5 ) 元線BL相對之一端是與電晶體Tr2的汲極(Drain)或源極 (Source)相連。開關電晶體Trl的閘極連接至字元線WL1 ,開關電晶體Tr2的閘極連接至字元線WL2。開關電晶體 Tr 1和Tr2的汲極和源極接地。在第1圖之實施例中,每 四個TMR記憶胞1〜4或5〜8各配置一個開關電晶體Trl 或Tr2。除了四個記憶胞之外,也可兩個或三個或四個以 上各配置一開關電晶體。 在讀取過程中,位元線BL上會施加一特定之電壓1至 2V,所有之字元線(除了該特定之字元線以外)的電晶體此 時會關閉。假設,本實施例中此字元線WL1的電晶體導 通,即,開關電晶體Trl導通。 如果TMR記憶胞2處於低電阻狀態(兩個磁層平行地磁 化),而其他記憶胞1,3和4處於高電阻狀態(磁層反平行 磁化)時,字元線WL1收到相對應的訊號,這訊號異於當 記憶胞1〜4都處於高電阻時字元線WL1上之信號。 爲了確定記憶胞1到4中哪個應處於低電阻狀態,則類 似於DRAM中的情況須使資訊寫回至各別之記憶胞中且與 先前所得的訊號相比較。藉由此法可確定:TMR記憶胞2 處於低電阻,而記憶胞1,3和4處於高電阻。也就是說 ,記憶胞2對應至” 1”,記憶胞1,3和4含有”0”。 第2a到2d圖是第1圖MRAM配置的佈局(layout)。 如第2a圖所示,在矽半導體本體之活性區AA中設置 電晶體Trl和Tr2的源極S和汲極D且藉由相對應之擴散 區而與接觸區K1或K2相連接。Trl有一閘極電極G1, 五、發明説明(6 ) TR2有一閘極電極G2。閘極電極G1是與字元線WL1相 連接,閘極電極G2連接至字元線WL2。此外,第2a圖 也顯示Trl和Tr2的接地電極Gr。 第2b圖爲第2a圖之配置的第一金屬面(金屬1),其具 有相對應的金屬層9(用於接觸區K1),10(用於電晶體Trl 的汲極D),11(用於電晶體Trl和Tr2的接地Gr),12(用 於電晶體Tr2的汲極),13(用於電晶體Tr2的接觸區K2) 。金屬層14和15配置給相鄰之組的電晶體或TMR記憶 胞。 如第2c圖所示,分別帶有TMR記憶胞1,2,3或Γ, 2’,3’的條形配置16,17位於第2b圖的第一金屬面(金屬 1)上。如第2d圖所示,這些TMR記憶胞1,2,3或1’, 2’,3’配屬於位元線BL,位元線在第二金屬面(金屬2)上 方之平面中延伸。這在第2d圖中以下述方式表示:第二 金屬面的兩條金屬條以BL來表示。 在第2a圖到第2d圖之實施例中每個電晶體Trl和Tr2 都各只配置三個TMR記憶胞,而在第1圖的實施例中Trl 和Tr2分別配置四個TMR .記憶胞1至4或5到8。 第3a至3c圖是製造TMR記憶胞(或元件)所用方法之切 面圖。 在具有CMOS電晶體(作爲開關電晶體)及第一金屬面( 金屬1,第2b圖)之半導體本體(未顯示)上存在二氧化矽 層18,19,其中設有導電軌LI,L2及L3。導電軌L1和 L2爲二個TMR記憶胞(例如記憶胞1和2)寫入用的導線。 518597 五、發明説明( ) L3在接觸孔 KL(其中設有相對應之金屬層)中例如與其下 方之電晶體Trl (其埋入矽半導體本體中)之接觸區K1相連。 此外如第 3b圖所示,L3經由金屬層20而與TMR元件 1和2相連。 金屬層20和TMR元件或記憶胞1和2以一 般之微影術及鈾刻而製成。 最後,在塗上另一層二氧化矽層21和第二層金屬22之 後即產生如第3c圖所示的配置。 資料會被寫入記憶胞1和2中,其方式是使訊號施加至 金屬層L1或L2上及金屬層22上,這些訊號使記憶胞1 和2的兩層磁層產生反平行或平行之磁化。 符號之說明 1-8 TMR記憶胞 9-15 金屬層 16,17 金屬條 18,19 二氧化矽層 20 金屬層 21 二氧化矽層 22 金屬層 Trl 第一電晶體 Tr2 第二電晶體 ΚΙ 第一接觸區 Κ2 第二接觸區 BL 位元線 Gr 接地電極 -9- 518597 五、發明説明( WL1 WL2 G1 G2
S
D
Metal 1
Metal2
LI L2 L3
KL 第一字元線 第二字元線 第一閘極 第二閘極 源極 汲極 第一金屬面 第二金屬面 第一導電軌 第二導電軌 第三導電軌 接觸孔 -10-

Claims (1)

  1. 518597 六、申請專利範圍 煩 請 委 員 明 示 本 案 修 正 後 是 否 變 更 原 實 « 第90120606號「磁性隨機存取記憶體配置」專利案 (91年3月修正) 六申請專利範圍 1· 一種MRAM配置,其包含許多TMR記憶胞(1〜8),在記 憶胞陣列中各記憶胞的一端是與位元線(BL)相連且另一 端是與字元線(WL1,WL2)相連,其特徵爲:在含有二個TMR 記憶胞(1至4或5至8)之各組(group)中這些與相同位元 線(BL)相連之TMR記憶胞(1至8)之另一端是與開關電晶 體(Trl,Tr2)相連,Trl及Τι:2之閘極(G1,G2)連接至相對應 之字元線(WL1或WL2)。 2. 如申請專利範圍第1項之MRAM配置,其中TMR記憶胞 (1〜8)的電阻大約等於開關電晶體(Trl,Tr2)與屬的導線電 阻所形成之總電阻。 3. 如申請專利範圍第1或2項之MRAM配置,其中三個TMR 記憶胞(1至3 ; 5至8)配置一個開關電晶體(Trl,T2) ° 4. 如申請專利範圍第1或2項之MRAM配置,其中開關電 晶體(Trl ; Tr2)配置於TMR記憶胞(1〜8)之下方。 5. 如申請專利範圍第3項之MRAM配置,其中開關電晶體 (Trl ; 配置於TMR記憶胞(1〜8)之下方。 6. 如申請專利範圍第1或2項之MRAM配置,其中TMR記 憶胞(1〜8)置於二金屬面(金屬1,金屬2)之間。 7. 如申請專利範圍第4項之MRAM配置,其中TMR記憶胞 (1〜8)置於二金屬面(金屬1,金屬2)之間。 8·如申請專利範圍第1或2項之MRAM配置,其中相鄰的
    兩個電晶體(Trl,Tr2)的接地電極(Gr)組合成一個電極。 9.如申請專利範圍第6項之MRAM配置,其中相鄰的兩個 電晶體(Trl,Tr2)的接地電極(Gr)組合成一個電極。 -2-
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TW (1) TW518597B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985383B2 (en) 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
DE10059181C2 (de) * 2000-11-29 2002-10-24 Infineon Technologies Ag Integrierter magnetoresistiver Halbleiterspeicher und Herstellungsverfahren dafür
JP2002298572A (ja) * 2001-03-28 2002-10-11 Toshiba Corp 半導体記憶装置
US6919592B2 (en) * 2001-07-25 2005-07-19 Nantero, Inc. Electromechanical memory array using nanotube ribbons and method for making same
US6835591B2 (en) 2001-07-25 2004-12-28 Nantero, Inc. Methods of nanotube films and articles
US6574130B2 (en) 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
US6643165B2 (en) 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6706402B2 (en) 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US6829158B2 (en) * 2001-08-22 2004-12-07 Motorola, Inc. Magnetoresistive level generator and method
US6869855B1 (en) 2001-09-02 2005-03-22 Borealis Technical Limited Method for making electrode pairs
JP4771631B2 (ja) * 2001-09-21 2011-09-14 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
US6784028B2 (en) 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
JP4084084B2 (ja) * 2002-05-23 2008-04-30 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7095646B2 (en) * 2002-07-17 2006-08-22 Freescale Semiconductor, Inc. Multi-state magnetoresistance random access cell with improved memory storage density
TW578149B (en) * 2002-09-09 2004-03-01 Ind Tech Res Inst High density magnetic random access memory
JP3935049B2 (ja) * 2002-11-05 2007-06-20 株式会社東芝 磁気記憶装置及びその製造方法
US7173846B2 (en) * 2003-02-13 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic RAM and array architecture using a two transistor, one MTJ cell
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
TW589753B (en) * 2003-06-03 2004-06-01 Winbond Electronics Corp Resistance random access memory and method for fabricating the same
US20050027564A1 (en) * 2003-06-18 2005-02-03 Yantis David Brook Term management system suitable for healthcare and other use
US6956763B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US6967366B2 (en) * 2003-08-25 2005-11-22 Freescale Semiconductor, Inc. Magnetoresistive random access memory with reduced switching field variation
US6947333B2 (en) * 2003-10-30 2005-09-20 Hewlett-Packard Development Company, L.P. Memory device
US7286378B2 (en) * 2003-11-04 2007-10-23 Micron Technology, Inc. Serial transistor-cell array architecture
US7064970B2 (en) * 2003-11-04 2006-06-20 Micron Technology, Inc. Serial transistor-cell array architecture
JP4747507B2 (ja) * 2004-04-16 2011-08-17 ソニー株式会社 磁気メモリ及びその記録方法
US7154798B2 (en) * 2004-04-27 2006-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM arrays and methods for writing and reading magnetic memory devices
US7129098B2 (en) * 2004-11-24 2006-10-31 Freescale Semiconductor, Inc. Reduced power magnetoresistive random access memory elements
JP2006156608A (ja) * 2004-11-29 2006-06-15 Hitachi Ltd 磁気メモリおよびその製造方法
CN100476994C (zh) * 2005-04-27 2009-04-08 台湾积体电路制造股份有限公司 磁性存储单元的阵列和辨别磁性存储单元逻辑状态的方法
US7411815B2 (en) * 2005-11-14 2008-08-12 Infineon Technologies Ag Memory write circuit
US7362644B2 (en) * 2005-12-20 2008-04-22 Magic Technologies, Inc. Configurable MRAM and method of configuration
WO2008061515A1 (de) * 2006-11-20 2008-05-29 Atlantic Zeiser Gmbh Sicherheitsdokument/karte zur identifizierung und verfahren zur herstellung eines sicherheitsdokuments/einer karte
TW200907963A (en) * 2007-08-02 2009-02-16 Ind Tech Res Inst Magnetic random access memory and operation method
US20120134200A1 (en) * 2010-11-29 2012-05-31 Seagate Technology Llc Magnetic Memory Cell With Multi-Level Cell (MLC) Data Storage Capability
KR102116792B1 (ko) 2013-12-04 2020-05-29 삼성전자 주식회사 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템
KR102116719B1 (ko) 2013-12-24 2020-05-29 삼성전자 주식회사 자기 메모리 장치
US10937828B2 (en) 2018-10-11 2021-03-02 International Business Machines Corporation Fabricating embedded magnetoresistive random access memory device with v-shaped magnetic tunnel junction profile

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189594A (en) * 1991-09-20 1993-02-23 Rohm Co., Ltd. Capacitor in a semiconductor integrated circuit and non-volatile memory using same
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
US5699293A (en) * 1996-10-09 1997-12-16 Motorola Method of operating a random access memory device having a plurality of pairs of memory cells as the memory device
US6097625A (en) * 1998-07-16 2000-08-01 International Business Machines Corporation Magnetic random access memory (MRAM) array with magnetic tunnel junction (MTJ) cells and remote diodes
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
KR100450466B1 (ko) * 1999-01-13 2004-09-30 인피니언 테크놀로지스 아게 Mram용 판독-/기록 아키텍처

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985383B2 (en) 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements

Also Published As

Publication number Publication date
KR20020015971A (ko) 2002-03-02
US6421271B1 (en) 2002-07-16
CN1347119A (zh) 2002-05-01
CN1177326C (zh) 2004-11-24
DE10041378C1 (de) 2002-05-16
JP2002157874A (ja) 2002-05-31
US20020039308A1 (en) 2002-04-04
KR100443545B1 (ko) 2004-08-09
EP1184871A1 (de) 2002-03-06
EP1184871B1 (de) 2007-03-07
DE50112149D1 (de) 2007-04-19

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