TW515019B - Arrangement to regulate the reference voltage in semiconductor chip - Google Patents
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Description
五、發明說明(ο 本發明是有關於一種配置用以調整半導體晶圓中所設之 半導體晶片中所產生之參考電壓,其中此參考電壓在一測 試程式中與外部供應的電壓相比較且借助外部電壓上的修 資訊來調整以作爲參考電壓之各個用於半導體晶圓之所 有半導體晶片之相同的目標値。此種配置由DE 1 96 4 1 857 Α1中已爲人所知。 半導體晶片或半導體晶片中所實現的積體電路經常須要 已調整之內部電壓,因此其功能中相對於外部、電壓供應中 之波動現象即不敏感。此電壓調整因此較佳是借助於內部 所產生之具有特別低的溫度相關性的參考電壓來達成。 由於半導體晶片的製造中實際上總是存在著參數之波動 定,例如擴散溫度等....,則已製成之半導體晶片的參考 電壓値具有某種程度之不可忽視的分佈寬度。爲了將此分 佈寬度保持儘可能的小,以便對所有的半導體晶片產生相 同的參考電壓或相同的內部電壓,則須在測試程式中調整 該參考電壓(以此測試程式可監視半導體晶片的功能)。爲 達此目的,則半導體晶片須設有相對應之邏輯,其使儲存 於雷射熔絲中的修正資訊轉換成電壓變化。 半導體晶片且尤其是半導體記憶體目前較佳是已經在晶 圓平面上作密集深入的測試,其較在晶片平面中的測試成 本便宜。此種調整因此以下述方式實施:測定此待調整之 電壓且然後以所獲得的測量値來算出晶片特定的修正位址 。情況需要時使以此方式借助於此修正位址而獲得之修正 515019 五、發明說明(2) 値隨後經由特殊的測試模式而在半導體晶片中依程式執行 ,以便在下一調整步驟中使這樣所獲得的値可再次修正。 然而,此種調整是相當的耗費時間且必須對每一個半導 體晶片各別的實施。 此外還要考慮以下的問題: 在對多個半導體晶片進行功能測試期間,在藉由平行性 的提高來調整時不會使測試時間減少。在晶圓測試時在越 來越大的平行性(或同時性)中,上述方式會使調整所須之 測試時間越來越大。尤其是未來欲努力達成之整個晶圓測 試(即,全部之晶圓在平行測試)時,測試時間之延長所造 成之成本上升即不能避免。 目前是以依序的方式進行半導體晶片之調整。因此例如 可將一種一般的測試程式同時在η個半導體晶片中運行, 其中η例如具有値1 6。這些半導體晶片可借助於特殊的針 卡而平行(同時)地被接觸。對於隨後的調整步驟而言例如 可將U -1 )個半導體晶片各別遮蓋且對於各個存留的半導 體晶片算出一種修正位址。此項調整以此種方式對所有之 η個半導體晶片依序地進行,其須要消耗相當多的時間。 因此本發明的目的是設立一種配置,藉此可以快速且成 本低廉地在半導體晶片中進行各參考電壓之調整。 此目的可以在本文開頭所提到之配置中根據本發明藉由 一在每一半導體晶片上所設之測試邏輯來達成,該測試邏 輯連接於半導體晶片中所設之電壓比較器之後,電壓比較
515019 五、發明說明(3) 器使外部供應的電壓與一由調整電路所供應且由其所改變 之參考電壓相比較。 利用本發明的配置,則參考電壓之調整可由一種測試裝 置直接移至待調整之半導體晶片上,這樣具有顯著的優點 首先,此用於調整所須的時間及測試成本顯著地降低, 其中具有本發明之配置而可平行測試的半導體晶片越多, 則節省越大。因爲不再須要外部的測試裝置,則亦不需要 直流電流-電壓測定單元,這在高度平行性中是特別的重 要。在若千的測試裝置中,此種電壓測定單元所存在之最 大數目小於同時待測試之半導體晶片的數目。由此配置所 執行之測試程式被簡化,因爲這使得所有的半導體晶片可 以平行地測試。 在半導體晶片中各高度積體化之電路應該較佳地進行一 種自我測試程式,其中只須一有限數目之外部控制信號以 控制該測試過程。在本發明的配置中,與重覆方式不同的 是··不必將修正位址傳給半導體晶片。因此,一種自我調 整對每一個廣泛之自我測試策略而言須另外加入,其中至 此半導體晶片的介面須大幅地減小,使各修正位址不能再 傳送。 本發明的配置只須由外部之測試裝置提供一種比較電壓 ’使至此測試裝置之測試頭只要一條線路或一接觸區就足 夠。這表示本發明對傳統式配置已大大地簡化,其中對η 515019 五、發明說明(4) 個平行接觸之半導體晶片的每一個都需要一各別的線路以 測定電壓。 因此,本發明中重要的是借助於此待調整的半導體晶片 上之特殊的配置而進行調整。因此藉由存在於外部測試裝 置中的外部電壓源使靜態的比較電壓施加於每一個半導體 晶片上。然後在此半導體晶片上藉由本發明的配置使此可 調整的內部電壓自動調準至所施加的外部靜態比較電壓。 對此調整所須的資訊(所謂調整資訊,尤其是修正位址)而 言,例如借助於電性熔絲或反(an t i -)熔絲而儲存於各個 半導體晶片中。但亦可使此調整資訊傳送至此測試裝置, 然後觸發雷射熔絲或其他的熔絲。 本發明以下將根據圖式作進一步的說明。 圖式簡單說明 第1圖 本發明配置之電路方塊圖。 電壓已調整的半導體晶片通常使用一溫度穩定的內部中 央參考電壓Vref,其由一參考電壓產生器所提供。在未調 整的半導體晶片中由於製造技術的原因使此參考電壓V r e f 最初是散佈在由半導體晶片設計所預先設定的目標値的周 圍附近。 此唯一的圖式顯示本發明的配置,其在半導體晶片中具 有一參考電壓產生器7,其發出定値的參考電壓V ref,由 此參考電壓使調整電路4產生一已改變的參考電壓Vref- trim。 五、發明說明(5) 此時爲了在半導體晶片中可自行進行參考電壓Vref的 調整,在本發明的配置中,使外部的比較電壓Vv g 1例如 經由探針(其是與半導體晶片上之墊或接觸墊1 0接觸且支 配所須的精確度)而施加於半導體晶片上。此外部比較電 壓Vvgl是由墊10提供至電壓比較器1,其將此比較電壓 Vvgl與已改變的參考電壓Vref-trim相比較、或與一由此 已改變之參考電壓Vref-trim在電壓產生器8中所產生的 適當的電壓(VI,V2,. . .,Vn)相比較。 依據電壓比較器1中之比較結果,此測試邏輯2與位址 產生器3控制該調整電路4(其例如是由分阻器所構成,其 中此等電阻可以被接通(switch-on)或切斷(switch-off)) ,因此使此調整電路4可由一種定値的參考電壓Vref而 提供一已改變之參考電壓Vref-trim。此種調整例如是以 下述方式進行:位址產生器3依序將所有可能的位址施加 至調整電路4上,使此已改變的參考電壓Vref-trim在指 定之電壓區間(interval)中調整。 此已改變的參考電壓Vref-trim然後重新在電壓比較器 1中與外部之比較電壓Vvg 1相比較。此比較結果傳送至測 試邏輯2。 若在電壓比較器1中之比較是由測試邏輯2所算出,使 已改變的參考電壓Vref-trim與此外部的比較電壓Vvgl 在由調整電路4所預設的電壓區間之範圍內不一致’則位 址產生器3使下一個調整位址施加至調整電路4上。進行 515019 五、發明說明(6) 比較之一種可能方式在於已改變之參考電壓Vref-trim與 此比較電壓Vvg 1之差異的形成。若偵測到此差異的符號 的改變,則此兩種電壓是與一經由此調整步驟所預先設定 之誤差相一致。此過程一直重覆,一直到此電壓比較器1 中測試邏輯2中所算出之比較結果顯示所尋求的一致性爲 止,或所有可能的電壓調整步驟都由已改變之參考電壓 V r e f - t r i m (其由調整電路所發出)處理完爲止。 若在電壓比較器1或測試邏輯2中在外部比較電壓 Vvgl與此已改變之參考電壓Vref-trim之間確定已符合一 致,則將此相關之提供此一致性所用之位址由位址產生器 3儲存於電性熔絲5中。 另一種方式是亦可以將此種位址儲存於暫存器中,然後 該外部測試裝置(其將此比較電壓Vvgl施加於墊10)在稍 後的時點由此暫存器讀出半導體晶片用之特定的修正位址 。此修正位址隨後例如可借助於雷射熔絲又儲存於導體晶 片中。 以上述方式可獲得該已改變之參考電壓Vref-trim(其 儘可能地等於一預設値),使內部電壓之電壓產生器8可 以由此Vref-trim產生所期望之已調整之內部電壓VI、V2 ,…Vn 〇 ' 若在外部比較電壓Vvgl與由調整電路4所提供之已改 變之參考電壓V r e f - t r i m之間不會形成一種一致性,則此 測試邏輯2可在其輸出6上將此半導體晶片標示爲"失效 515019 五、發明說明(7) "F,其方式是提供一相對應的信號且必要時傳送給BIST 邏輯(BI ST = Bu i 1 t - i η - s e 1 f t e s t,內設之自我測試)。關 於調整成功或失敗的資訊因此未必立刻傳送給外部之測試 裝置,而是必要時可以繼續輸送給可能存在之BIST邏輯 電路。 符號之說明 1 .....電壓比較器 2 .....測試邏輯 3 .....位址產生器 4 .....調整電路 5 .....熔絲 6 .....輸出 7 .....參考電壓產生器 8 .....內部用電壓之產生器 10 .…墊
Claims (1)
- 515019六、申請專利範圍 第89 1 26449號「調整半導體晶片(尤其是半導體記憶體) 中之參考電壓所用之配置」專利案 (9 1年8月修用) A申請專利範圍 1. 一種參考電壓調整用之配置,此參考電壓產生於半導 體晶片中,此參考電壓(V r e f )在測試程式中與外部供 應之電壓(Vvgl )比較且借助於外部電壓(Vvgl )上之修 正資訊調整成參考電壓之各別對半導體晶圓之所有之 半導體晶片都是相同的目標値,其特徵爲, 一設置在每一個半導體晶片中之測試邏輯(2)連接 於一在半導體晶片中所設之電壓比較器(1 )之後,此 比較器將外部供應的電壓(Vvg 1 )與由調整電路(4 )所 提供之已改變的參考電壓(Vref-trim)相比較。 2. 如申請專利範圍第1項之配置,其中此測試邏輯(2)經 由位址產生器(3 )而與調整電路(4 )相連接。 3. 如申請專利範圍第1或2項之配置,其中調整電路(4) 在其後連接一種用於內部電壓(▽1^2...¥11)之電壓產生 器(8 )。 如申請專利範圍第1或2項之配置,其中此電性熔絲(5 ) 連接於位址產生器(3 )’此熔絲在該已改變的參考電壓 (V r e f - t r i m )與外部之供應電壓(Vvg 1 ) —致時儲存此調 整電路(4 )之位址。 5.如申請專利範圍第3項之配置,其中此電性熔絲(5 )連 接於位址產生益(3 )’此溶絲在該已改變的參考電壓 -10- 515019 六、申請專利範圍 (V r e f - t r i m )與外部之供應電壓(Vvg 1 ) —致時儲存此調 整電路(4 )之位址。 -11-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19960244A DE19960244C1 (de) | 1999-12-14 | 1999-12-14 | Anordnung zum Trimmen von Referenzspannungen in Halbleiterchips, insb. Halbleiterspeichern |
Publications (1)
Publication Number | Publication Date |
---|---|
TW515019B true TW515019B (en) | 2002-12-21 |
Family
ID=7932605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089126449A TW515019B (en) | 1999-12-14 | 2000-12-12 | Arrangement to regulate the reference voltage in semiconductor chip |
Country Status (6)
Country | Link |
---|---|
US (1) | US6504394B2 (zh) |
EP (1) | EP1109222A1 (zh) |
JP (1) | JP2001216040A (zh) |
KR (1) | KR100656031B1 (zh) |
DE (1) | DE19960244C1 (zh) |
TW (1) | TW515019B (zh) |
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- 2000-12-12 TW TW089126449A patent/TW515019B/zh not_active IP Right Cessation
- 2000-12-14 US US09/737,057 patent/US6504394B2/en not_active Expired - Lifetime
- 2000-12-14 KR KR1020000076403A patent/KR100656031B1/ko not_active IP Right Cessation
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US20010004126A1 (en) | 2001-06-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |