JP2004193420A - 半導体集積回路 - Google Patents
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Abstract
【課題】モールド後でも専用のテストパッドを設けることなく高精度に測定対象を測定すると共に、チップサイズを小さくする。
【解決手段】本発明の半導体集積回路は、レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部１１〜２５を介して行われるものであって、テスト時には複数の上記テスト部１１〜２５から一つを選択し、実際の使用時には外部へ引き出される部位１０を選択して出力端子に接続する選択回路５０を備えている。
【選択図】 図１
【解決手段】本発明の半導体集積回路は、レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部１１〜２５を介して行われるものであって、テスト時には複数の上記テスト部１１〜２５から一つを選択し、実際の使用時には外部へ引き出される部位１０を選択して出力端子に接続する選択回路５０を備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、内部基準電圧、過熱保護温度、及び出力電圧などをレーザトリミングにより調整を行う半導体集積回路に関するものである。
【０００２】
【従来の技術】
現在、特に、携帯向け電源ＩＣ等（図９参照）の半導体集積回路において低電圧動作化、低消費電流化、出力電圧高精度化が求められている。これらの要求を満足するために、ＣＭＯＳタイプの電源ＩＣが使用されている。
【０００３】
図１０にトリミング素子例を示す。トリミング前は全ての素子(抵抗、トランジスタ等)はショート状態にある。この状態で、ウェハテストにより初期値を測定し、その測定データに基づいてどこのヒューズを切れば、目標値にできるかを予想する。そして、ウェハテストの測定データに基づいて、レーザトリミング装置にかけてトリミングを行う。
【０００４】
図１０に出力電圧調整、図１１に過熱保護温度の合わせ込みの例を示す。出力電圧調整の合わせ込み場合、図１０において、抵抗Ｒ１〜Ｒ４にて出力電圧Ｖｏを調整する。
【０００５】
ここで、たとえば、Ｒ１＝Ｒ４／８、Ｒ２＝Ｒ４／４、Ｒ３＝Ｒ４／２とし、抵抗Ｒ４の抵抗値が基本となり、同じ抵抗を同じ向きに並べる場合について説明する。
【０００６】
最初にウェハテストを行う時は、ヒューズＦ１〜Ｆ４は切断されていないので、抵抗Ｒ１〜Ｒ４は全てショート状態にある。この状態における測定データと、目標とする出力電圧値とを比較し、どのヒューズを切断すれば目標の出力電圧値が得られ、プロセスばらつきが調整できるかを計算にて求める。
【０００７】
例えば、抵抗Ｒ４にて５０ｍＶを調整できる場合、抵抗Ｒ３、Ｒ２、Ｒ１にてそれぞれ２５ｍＶ、１２．５ｍＶ、６．２５ｍＶの調整が可能となる。１．５Ｖが目標の出力電圧値に対して、１．５８Ｖが測定データとしてウェハテストにて得られた場合、ヒューズＦ４、Ｆ３、及びＦ１をカットするようにプログラムされ、計算上は１．４９８７５Ｖ（＝１．５８−０．０５−０．０２５−０．００６２５）の出力電圧Ｖｏが得られる。このようにして、プロセスばらつきの調整が可能となる。電圧精度向上のためにはビット数を増加させることで可能となる。
【０００８】
図１１に示した過熱保護温度に関する合わせ込みも同じである。過熱保護温度については温度一定の電圧（図中Ｖｒｅｆで示す電圧）と温度特性をもつ基準電圧源の電圧とを比較し、目標の温度を電圧にて代替測定する。
【０００９】
例えば、１５０℃で過熱保護を動作させる場合、温度一定の電圧Ｖｒｅｆを抵抗分圧した分圧値（図中Ａ点の電圧）と、例えば−２ｍＶ／℃の温度勾配をもつ基準電圧源の電圧とを比較する場合、２５℃における基準電圧源の電圧をＶ25とすると、Ｖ25−１２５（℃）×２（ｍＶ）＝Ｖｒｅｆの分圧値になるようにＶｒｅｆの分圧値を決めることで過熱保護温度を１５０℃に設定できる。この場合も、図１０の上記出力電圧値Ｖｏの場合と同じように、プロセスばらつきをトリミングにて調整できる。
【００１０】
また、特開平１１−６６８９０号公報（特許文献１）には、複数の内部電圧に対して、共通のパッドを設け、これらの複数の内部電圧伝達線を共通のパッドに選択的に電気的に接続するように構成された半導体集積回路装置が開示されている。これによれば、複数の内部電圧を一つのパッドを用いてテストすることができ、チップ占有面積を低減することができる。
【００１１】
【特許文献１】
特開平１１−６６８９０号公報（公開日：平成１１年３月９日）
【００１２】
【発明が解決しようとする課題】
上記従来の技術では、ウェハには抵抗値のばらつき（プロセスばらつき）の存在や、トリミングの失敗などにより、合わせ込みがいつも成功するとは限らず、目標値が得られない場合があり、このような場合、当該チップはテストにて取り除かれる。
【００１３】
合わせ込みの処理後、目標値になっているかどうかの確認は再ウェハテストを行うか、モールドアセンブリを行ったあとのファイナルテストでＮＧにするかのどちらかである。
【００１４】
たとえば、前述の出力電圧Ｖｏの合わせ込みの場合は、出力電圧が基本的な特性であるため、モールド後もテスト可能である。これに対して、例えば、過熱保護温度等の合わせ込みの場合には、モールド後に測定することはできない。
【００１５】
この場合、図１１のＡ点にテストパッドが設けられるのが通常であり、トリミング後の再ウェハテストにて上記テストパッドを介してＡ点の電圧を測定し、目標値になっているか否かが確認される。
【００１６】
過熱保護温度以外にも、内部基準電圧、内部定電圧等外部に現れない特性についてはモールド後にテストできない部分があり、テストパッドを設けてテストを行う必要があったため、チップサイズが大きくなりチップコストが上がっていた。たとえば、１ｍｍ□のチップでテストパッド１個につき約２〜３％のコストアップとなる。また、テストパッドが増えることに伴い、ウェハテストの工数が増える等の影響によるコストアップも深刻なものとなる。加えて、パッドに有する面積はその周辺部分を含めると約１５０μｍ□程度必要であり、チップコストに大きく影響する。
【００１７】
また、チップサイズの小さいＩＣについては１ウェハ上の乗数（集積される素子数）が多いため、再ウェハテストを行うよりモールド状態にてテストを行ったほうがコスト低減できるが、外部に出ない特性についてはテストすることができない。一方、チップサイズの大きいＩＣについては１ウェハの乗数が少ないため再ウェハテストのほうがコスト的に有利である。なぜなら、モールド後のテストでＮＧする場合、モールドコストが大きいため、コスト高となってしまう。
【００１８】
一方、上記の特許文献１には、複数の内部電圧を一つのパッドを用いてテストすることによって、チップ占有面積が低減できることが開示されている。しかしながら、上記の特許文献１には、測定対象の精度向上のためレーザトリミングを行う場合について、どのようにすればモールド後でも専用のテストパッドを設けることなく高精度に測定対象を測定できるかについて、開示されていない。
【００１９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、測定対象の精度向上のためレーザトリミングを行い、モールド後でも専用のテストパッドを設けることなく高精度に測定対象を測定できる半導体集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体集積回路は、上記課題を解決するために、レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部を介して行われる半導体集積回路において、以下の措置を講じたことを特徴としている。
【００２１】
すなわち、上記半導体集積回路は、テスト時には複数の上記テスト部から一つを選択し、実際の使用時には外部へ引き出される部位を選択して出力端子に接続する選択手段を備えていることを特徴としている。
【００２２】
上記の発明によれば、半導体集積回路に対してレーザトリミングが行われて種々の特性の合わせ込みが行われる。このようにして合わせ込みが行われると、所望の特性が得られたか否かの複数のテスト部に対するテストが唯一の出力端子を介して行われ、所望の特性が得られなかった半導体集積回路については製品として出荷することができないので、不良品として取り除かれる。
【００２３】
従来、所望の特性が得られたか否かのテストは、複数のテスト部を介して行われるが、これら複数のテスト部ごとにテストパッドを設け、これらのテストパッドを介して上記テストが行われていた。しかしながら、この場合、テストパッドを複数個設けることになるので、テストパッドの占有面積が大きくなり、チップサイズが大きくなり、コスト高を招来する。また、テストパッドの数が多くなると、テストパッドに対する位置合わせが煩雑となり、テスト作業能率が著しく低下するという問題を招来する。
【００２４】
そこで、上記の半導体集積回路によれば、テスト時に複数の上記テスト部から一つが選択手段によって選択される。このようにして選択されたテスト部は出力端子に接続されるので、この出力端子を介して、選択された上記テスト部に対するテストが行われる。一方、半導体集積回路の実際の使用時には、外部へ引き出される部位が選択手段によって選択される。このようにして選択された、外部へ引き出される部位は出力端子に接続されるので、この出力端子を介して、該部位の電圧等の測定が行える。
【００２５】
以上のように、上記出力端子は、たった一つの端子で上記従来の複数のテストパッドの機能を果たすことができると共に、実際に使用される端子を兼ねるので、その分、占有面積が大幅に削減されてチップサイズを確実に小さくできる。それゆえ、コスト低減が可能となると共に、出力端子に対する位置合わせも、たった一つの端子に対するものだけで簡単に行えるので、テスト部の数が多くなっても、テスト作業能率が低下することを確実に回避できる。
【００２６】
ところで、レーザトリミングは、事前にウェハテストを行い、ウェハテストの結果に基づいて実施される。その後、ウェハテスト若しくはモールド後のファイナルテストを行って、良品か不良品かが判断される。
【００２７】
出力電圧等の基本的な特性に係るものについては出力端子（外部出力端子）として予め設けられているので、モールド後もテスト可能である。しかし、中には、モールド後に特性をテストできないものもある。このような場合、従来においては、別途設けられた複数のテストパッドを介して、各テスト部に対する上記テストを行う必要があった。
【００２８】
これに対して、本発明に係る上記の半導体集積回路によれば、実際に使用される端子を兼ねた出力端子を介して、モールド後でも所望の特性テストが行えるので、構成を複雑化することなく、しかもコスト高を招来することなく、非常に高品質な半導体集積回路を確実に提供できる。
【００２９】
上記半導体集積回路は、ｎを自然数とすると、ｎビットの外部信号を入力する複数の入力端子を有し、上記選択手段は、上記外部信号に基づいて、テスト時と実際の使用時の上記選択を行うことが好ましい。この場合、半導体集積回路において、ｎビットの外部信号により２nとおりの出力端子を実現できる。これにより、テスト可能なテスト部位の数に応じて一層高品質な半導体集積回路を確実に提供できる。
【００３０】
オン／オフ制御端子を有し、上記外部信号はオン／オフ制御信号を含むことが好ましい。この場合、外部信号とオン／オフ制御信号とを兼ねることができるので、その分、入力端子数を減少させることが可能となる。
【００３１】
再テストをウェハテストで行う場合、上記入力端子に対してツェナーザップトリミングを行うことことが好ましい。
【００３２】
この場合、ユーザ側で入力端子をショートする手間を省くことができる。また、複数の入力端子に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子に印加する信号を全てハイレベル又はローレベルに設定することができる。これにより、これらの入力端子を実際に使用する入力端子として使用することで入力端子の有効利用ができる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００３３】
再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することが好ましい。この場合、入力端子同士が隣り合うように配されることによって、ユーザ側で基板設計が容易に行える。なぜなら、これらの入力端子に対して全てハイレベル又は全てローレベルを印加する場合のみ実使用上のシーケンスとすることができるからである。
【００３４】
上記選択手段は、ｎビットの上記外部信号をデコードするデコード手段と、上記デコード手段の出力に基づいてそれぞれ開閉動作を行うと共に、一端が上記テスト部及び外部へ引き出される上記部位にそれぞれ接続される一方他端が上記出力端子にそれぞれ接続された複数のスイッチ素子とを備えていることが好ましい。
【００３５】
この場合、ｎビットの外部信号がデコード手段によってデコードされ、デコード結果に応じて複数のスイッチ素子の開閉動作が行われる。このとき、テスト時には複数の上記テスト部から一つが選択されて出力端子に接続されると共に、実際の使用時には外部へ引き出される部位が選択されて上記の同じ出力端子に接続される。このように簡単な構成で上記種々の作用を奏する。
【００３６】
【発明の実施の形態】
本発明の実施の一形態について図１〜図８に基づいて説明すれば、以下の通りである。
【００３７】
本実施の形態の半導体集積回路によれば、レーザトリミングを行うことにより種々の特性の合わせ込みを行い、所望の特性が得られたか否かの複数のテスト部に対するテストが唯一の出力端子を介して行われる。
【００３８】
上記の半導体集積回路は、図１に示すように、複数のテスト部１１〜２５から一つを選択する選択回路５０、及び選択された上記テスト部に接続され、該テスト部のテスト用として設けられると共に、実際に使用される端子（外部へ引き出される部位に係る端子）を兼ねる出力端子１００を備えている。
【００３９】
上記選択回路５０は、入力端子１〜４に供給される外部信号（たとえば、デジタル２値信号）に基づいて、実際の使用時には外部へ引き出される部位１０（たとえば、出力電圧調整用端子であるＶａｄｊに対応する部位等）を選択すると共に、テスト時には複数のテスト部１１〜２５の中から一つを選択する。
【００４０】
上記選択回路５０は、たとえば、図２に示すように、スイッチ素子５０−１、５０−２、…、及び５０−１６と、これらのスイッチ素子の開閉を制御するための制御回路（図示しないが、たとえば、後述するデコーダ回路）とから構成されている。上記スイッチ素子５０−１、５０−２、…、及び５０−１６は、たとえば、トランスミッションゲート等のアナログスイッチで実現できる。
【００４１】
上記の構成によれば、半導体集積回路に対してレーザトリミングが行われて種々の特性（たとえば、出力電圧等の外部に現れる特性や、過熱保護温度、内部基準電圧、及び内部定電圧等の外部に現れない特性）の合わせ込みが行われる。
【００４２】
このようにして、上記特性の合わせ込みが行われると、所望の特性が得られたか否かのテストが複数のテスト部１１〜２５を介して行われ、所望の特性が得られなかった半導体集積回路については製品として出荷することができないので、不良品として取り除かれる。
【００４３】
従来、所望の特性が得られたか否かのテストは、複数のテスト部を介して行われるが、これら複数のテスト部ごとにテストパッドを設け、これらのテストパッドを介して上記テストが行われていた。しかしながら、この場合、テストパッドを複数個設けることになるので、テストパッドの占有面積が大きくなり、チップサイズが大きくなり、コスト高を招来する。また、テストパッドの数が多くなると、テストパッドに対する位置合わせが煩雑となり、テスト作業能率が著しく低下するという問題を招来していた。
【００４４】
そこで、本発明に係る半導体集積回路によれば、外部へ引き出される部位１０と複数の上記テスト部１１〜２５との中から一つが選択回路５０によって選択される。
【００４５】
上記入力端子１〜４に４ビットの外部信号が印加される。テスト時に、たとえば、入力端子１、２、３、及び４に「０」、「０」、「０」、及び「１」（「０」はローレベル、「１」はハイレベルをそれぞれ表す。）のデジタル信号がそれぞれ印加される（以下、単に、入力端子１〜４に「０００１」のデジタル信号が印加されると記す。）と、スイッチ素子５０−２だけが閉状態となると共に、他のスイッチ素子は開状態になる。同様に、入力端子１〜４に「１１１１」のデジタル信号が印加されている場合には、スイッチ素子５０−１６だけが閉状態となると共に、他のスイッチ素子は開状態になる。
【００４６】
以上のようにしてテスト時に選択されたテスト部は出力端子１００に接続されるので、この出力端子１００を介して、選択された上記テスト部に対して特性確認のためのテストが行われる。
【００４７】
一方、実際の使用時に、入力端子１〜４に「００００」のデジタル信号が印加され、この場合、スイッチ素子５０−１だけが閉状態となると共に、他のスイッチ素子は開状態になる。
【００４８】
スイッチ素子５０−１の閉状態への移行に伴って、外部へ引き出される部位１０が選択回路５０によって選択される。このようにして選択された、外部へ引き出される部位１０は出力端子１００に接続されるので、この出力端子を介して、該部位１０の電圧等の測定が行える。
【００４９】
上記の出力端子１００は、以上のように、たった一つの端子で従来の複数のテストパッドの機能を果たすことができると共に、実際に使用される端子（たとえば、図９に示す出力電圧調整用端子であるＶａｄｊ等）を兼ねるので、その分、占有面積が大幅に削減されてチップサイズを確実に小さくできる（特に、携帯向けのデバイスにおいては、より小さいパッケージが求められている。）。それゆえ、コスト低減が可能となると共に、出力端子１００に対する位置合わせも、たった一つの端子に対するものだけで簡単に行えるので、テスト部の数が多くなっても、テスト作業能率が低下することを確実に回避できる。
【００５０】
上記レーザトリミングは、事前にウェハテストを行い、ウェハテストの結果に基づいて実施される。その後、ウェハテスト若しくはモールド後のファイナルテストを行って、良品か不良品かが判断される。
【００５１】
出力電圧等の基本的な特性については、モールド後もテスト可能であるが、中には、モールド後に特性をテストできないものもある。たとえば、過熱保護温度、内部基準電圧、及び内部定電圧等の外部に現れない特性のような場合、従来においては、別途設けられた複数のテストパッドを介して、各テスト部に対する上記テストを行う必要があった。
【００５２】
これに対して、上記の半導体集積回路によれば、実際に使用される端子（上記の出力電圧調整用端子Ｖａｄｊ等の端子）を兼ねた出力端子５０を介して、モールド後でも所望の特性テストが行えるので、構成を複雑化することなく、しかもコスト高を招来することなく、非常に高品質な半導体集積回路を確実に提供できる。
【００５３】
上記半導体集積回路によれば、４ビットの外部信号が入力端子１〜４に供給され、この４ビットの外部信号に基づいて、実際の使用時には外部へ引き出される部位１０が選択されると共に、テスト時には上記テスト部１１〜２５のうちの一つが選択される。この場合、半導体集積回路において、４ビットの外部信号により、外部へ引き出される部位１０又は上記テスト部１１〜２５の選択が合計１６（＝２4）とおり可能となるので、チップサイズを大きくすることなく、高品質な半導体集積回路を確実に提供できる。
【００５４】
なお、最終的に製品が良品となるか不良品となるかのテストをウェハテストにより行うか若しくはモールド後のファイナルテストを行うことによりする必要があるが、ＩＣの規模、モールドアッセンブリのパッケージの価格によりＩＣで再テストを行った後、モールドし、更にファイナルテストを行った方がコスト的に有利か、あるいはＩＣでは再テストせずにファイナルテストのみで製品化した方がコスト的に有利かを決定すればよい。
【００５５】
目安として、パッケージの価格の安いＳＯＴ２３以下のパッケージの場合、再ウェハテストを行うよりもパッケージ後のみにテストを行う方がコスト的に有利である。チップサイズでは１．３ｍｍ×０．８ｍｍ以下のチップが相当する。
【００５６】
つまり、ＩＣ規模が小さく（テスト部の数が少ない）、パッケージ価格が安い製品についてはトリミングのミスをファイナルテストのみでＮＧとした方がコスト的に有利になるが、逆にＩＣ規模が大きく（テスト部の数が多い）、パッケージ価格の高い製品は再ウェハテストを行った後、ファイナルテストを行う方が、高いモールド費用を無駄にすることがなくなるためコスト的に有利になる。レーザトリミングとテストとは、以上のような関係にある。
【００５７】
ここで、オン／オフ制御端子付の半導体集積回路について説明する。この場合、外部信号とオン／オフ制御信号とを兼ねることができるので、その分、入力端子数を減少させることが可能となる。
【００５８】
たとえば、入力端子が２個の場合、２ビットの信号（外部信号）で内部定電圧と過熱保護温度設定電圧（半導体集積回路が電源用ＩＣの場合）とを測定するとすると、２ビットの信号が「００」の場合に出力オフ、「１１」の場合に出力オン、「１０」の場合に内部定電圧の測定、「０１」の場合に過熱保護温度設定電圧の測定をそれぞれ行うようにすることができる。このように、出荷テスト時は４とおりのテストを行うことが可能となる。
【００５９】
同様に、３ビットの信号を外部信号とする場合、たとえば、３ビットの信号が「０００」の場合に出力オフ、「１１１」の場合に出力オン、「００１」、「０１０」、「０１１」、「１００」、「１０１」、及び「１１０」の場合に内部定電圧の測定や過熱保護温度設定電圧等の測定等の６とおりを含む合計８とおりのテストを出荷時に行うことが可能となる。
【００６０】
なお、上記説明においては、外部信号を２ビット及び３ビットの信号の場合について示したが、本発明はこれに限定されるものではなく、４ビット以上の信号を外部信号としてもよい。
【００６１】
また、再テストをウェハテストで行う場合、図３に示すように、上記入力端子１〜４に対してツェナーザップトリミングを行うことことが好ましい。
【００６２】
この場合、たとえば、図４に示す波形のツェナーザップトリミング信号（たとえば、振幅値４０Ｖ、電流値４００ｍＡの信号）を各入力端子間に印加することによって、入力端子間がオープン状態からショート状態にそれぞれ移行する。これにより、ユーザ側で入力端子１〜４をショートする手間を省くことができる。なお、図４において、印加する信号波形の周波数や印加時間はプロセスに応じて適宜設定される。
【００６３】
また、複数の入力端子に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子に印加する信号を全てハイレベル又は全てローレベルに設定することができる。これにより、これらの入力端子を実際に使用する入力端子として使用することで従来よりも入力端子の有効利用が可能となる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００６４】
再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することが好ましい。この場合、入力端子同士が隣り合うように配されることによって、ユーザ側で基板設計が容易に行える。なぜなら、これらの入力端子に対して全てハイレベル又は全てローレベルを印加する場合のみ実使用上のシーケンスとすることができるからである。
【００６５】
ここで、図５を参照しながら、オン／オフ制御端子付の半導体集積回路の具体例について説明する。図１及び図２と同じ機能を有する部材については同じ参照番号を付記し、詳細な説明を省略する。
【００６６】
ここで示す半導体集積回路は、図５に示すように、入力端子が入力端子１・２の２個であり、スイッチ素子５０−１、５０−２、５０−３、及び５０−４がトランスミッションゲートで実現され、スイッチ素子５０−１〜５０−４の開閉制御がデコーダ回路５０ａで行われる場合を示す。
【００６７】
上記の構成によれば、入力端子１及び２に「１１」の外部信号が印加されると、スイッチ素子５０−１だけが閉状態となり、外部へ引き出される部位１０（たとえば、出力電圧調整用端子であるＶａｄｊに対応する部位）が出力端子１００に接続され、実際の使用時における通常の動作が行われる。
【００６８】
一方、入力端子１及び２に「００」の外部信号が印加されると、スイッチ素子５０−４だけが閉状態となり、テスト部１３が出力端子１００に接続され、たとえば、出力オフ信号が出力端子１００から出力される。なお、このとき、更に、内部回路全体をオフ（切断）するようにすれば、オフ時低消費電流化すべきデバイスに使用することが可能となる。
【００６９】
また、入力端子１及び２に「１０」の外部信号が印加されると、スイッチ素子５０−２だけが閉状態となり、テスト部１１が出力端子１００に接続され、この出力端子１００を介してテスト部１１のテストが行われる。入力端子１及び２に「０１」の外部信号が印加されると、スイッチ素子５０−３だけが閉状態となり、テスト部１２が出力端子１００に接続され、この出力端子１００を介してテスト部１２のテストが行われる。
【００７０】
図５の構成において入力端子１及び２に対してツェナーザップトリミングを行う例を図６及び図７に示す。
【００７１】
図６の場合、たとえば、図４に示す波形のツェナーザップトリミング信号を入力端子１−２間に印加することによって、入力端子１−２間がオープン状態からショート状態に移行する。これにより、ユーザ側で入力端子１及び２をショートする手間を省くことができる。なお、図４において、印加する信号波形の周波数や印加時間はプロセスに応じて適宜設定される。
【００７２】
また、入力端子１及び２に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子１及び２に印加する信号を全てハイレベル又は全てローレベルに設定することができる。
【００７３】
これにより、これらの入力端子１及び２を実際に使用する入力端子として使用することで従来よりも入力端子の有効利用が可能となり、半導体集積回路のチップサイズを確実に小さくすることが可能となる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００７４】
図７の場合、たとえば、上記ツェナーザップトリミング信号を入力端子１−２間に印加することによって、入力端子１及び２がそれぞれグランドに接続される。これにより、ユーザ側で入力端子１及び２をショートしてローレベルを印加する手間を省くことができる。この場合も、入力端子１及び２を実際に使用する入力端子として使用することで従来よりも入力端子の有効利用が可能となり、半導体集積回路のチップサイズを確実に小さくすることが可能となる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００７５】
なお、上記においては、外部へ引き出される部位１０の例として図９に示す出力電圧調整用端子であるＶａｄｊ（フィードバック電圧が取り出せる端子）を挙げて説明したが、この場合、同図中のオペアンプを経由した電圧が測定されることになる。この際、オペアンプのオフセット電圧分の誤差が含まれる。このオフセット電圧分の誤差が含まれないで測定されることが好ましく、その例を図８に示す。
【００７６】
図８に示す回路は、前記の基準電圧発生回路及び過熱検出回路の構成例であり、ＢｉＣＭＯＳプロセスにより製造されたものが好ましい。なお、同図中、接続点Ｂの電圧も外部へ引き出される部位の他の例であり、過熱保護のための設定温度に対応する電圧を測定するための部位である。
【００７７】
図８に示す例は、基準電圧発生回路の出力ノードである接続点Ａの電圧をフィードバック電圧として出力端子１００へスイッチ素子５０−１を介して供給するようになっている。なお、上記接続点Ａの電圧は、抵抗１５２（たとえば、図１０に示すようなトリミングを施す抵抗）の抵抗値を調整することによって可変できる。
【００７８】
図８に示す回路は、基準電圧発生回路自身でインピーダンスが低く設定でき、負荷に使用している抵抗１５０（たとえば、図１１に示すようなトリミングを施す抵抗）と抵抗１５１、及びトランジスタＱ１により過熱保護回路を形成していることに特徴がある。
【００７９】
また、上記抵抗１５０の抵抗値を調整することによって、基準電圧発生回路のインピーダンスを下げることも可能であり、上記オペアンプの前段での測定が可能となり、該オペアンプのオフセット電圧分を含むことなく基準電圧が正確に測定できる。
【００８０】
基準電圧をＶｒｅｆとし、抵抗１５０及び１５１の抵抗値をそれぞれＲ１及びＲ２とし、トランジスタＱ１のベース−エミッタ間の電圧をＶｂｅ（たとえば、−２ｍＶの温度係数を有する。）とすると、｛Ｖｒｅｆ・Ｒ２／（Ｒ１＋Ｒ２）｝＞２Ｖｂｅを満足したときに過熱保護が行われ、この際、トランジスタＱ１がオン状態となり、これにより、設定温度以上に温度が上昇したことが検出可能となる。このとき、トランジスタＱ１がオン状態に移行するのに伴って、過熱保護信号（デジタル２値信号）を出力するようにしてもよい。
【００８１】
なお、上記においては、入力端子数が４個又は２個で、テスト時と実際の使用時とで入力される外部信号が上記の場合についてそれぞれ説明したが、本発明はこれに限定されるものではなく、入力端子数は、テスト部の数に応じて決定すればよく、外部信号はテスト時と実際の使用時とにおいて唯一の部位又はテスト部が選択される構成であればよい。
【００８２】
本発明に係る半導体集積回路は、以上のように、レーザトリミングを行うことにより特性の合わせ込みを行い、通常ウェハテストでテストパッドを設けテストを行うデバイスの回路部であって、トリミング後はウェハテスト又はウェハテストを行わずモールドアセンブリ状態でのファイナルテストにて数ビットの外部信号を与えることにより完成品では測定できない複数部分のテストにおいてテストパッドを設けず、テスト端子１個で行うものである。
【００８３】
上記半導体集積回路において、ｎビットの外部信号により２nとおりの回路のテストを行うことが好ましい。ｎビットの外部信号と出力電圧オン／オフ機能を兼ねることが好ましい。
【００８４】
レギュレータＩＣの場合、２ビットの外部信号が「１１」のときにオン／オフ制御端子を回路オン、「００」のときに回路オフ、「１０」及び「０１」のときに過熱保護回路部及び内部定電圧部をそれぞれ測定することにより通常テストできない部分のテストを行うことでテスト精度を向上させるとともに再ウェハテストのコストを抑えることが好ましい。
【００８５】
上記半導体集積回路において、例えばＶａｄｊ端子(フィードバック端子)等の実際使用する端子とテスト端子を兼ねることによりモールド端子数を削減することが好ましい。
【００８６】
再テストをウェハテストで行う場合再ウェハテストの最終時点で外部信号を与える数ビットの端子に対してツェナ−ザップトリミングを行うことが好ましい。
【００８７】
再テストを行わずモールド状態にてテストを行う場合はｎビットの信号を隣同士に配置することが好ましい。
【００８８】
本発明は従来必要であったテストパッドを削除し、その代わりに外部信号にてテストを行いテストパッドの面積分チップコストを削減するものである。また、チップサイズをできる限り小さく設計することで、より小さなパッケージにアセンブリが可能となる。特に、携帯向けデバイスはより小さなパッケージが求められていることに対応できる。このことにより低コストで品質の向上したデバイスの提供が可能となる。
【００８９】
また、オン／オフ制御端子付の電源用ＩＣの場合、オン／オフ制御信号とテスト信号を兼ねることが可能である。例えば、２ビット信号で内部定電圧値と過熱保護温度設定電圧を測定する場合、「００」時は出力オフ、「１１時は出力のオン、「１０」時は定電圧値の測定、「０１」時は過熱保護設定電圧の測定とすることが可能である。出荷テスト時は４とおりのテストを行う。同様に、３ビットにするとオン／オフ条件の他に６とおりのテストが可能となる。その分、品質アップにつながる。
【００９０】
このように外部信号端子があり、テスト端子１個でかつ外部端子(例えばＶａｄｊ端子)と兼ねている場合ユーザが使用する場合混乱を招く恐れがあるが、仕様でこの２端子(複数端子の場合はその全端子)の結線を明記することでユーザの使用上間違うことはない。尚、この端子を隣同士に配置することでユーザでの基盤設計上容易となり問題は起こらない。
【００９１】
また、再ウェハテストを行う場合は入力の数bitに対してツェナーザップトリミングを行うと、ユーザにて端子ショートする手間は省ける。
【００９２】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。
【００９３】
また、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲内で種々の変更が可能であり、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。
【００９４】
【発明の効果】
本発明の半導体集積回路は、以上のように、レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部を介して行われる半導体集積回路において、テスト時には複数の上記テスト部から一つを選択し、実際の使用時には外部へ引き出される部位を選択して出力端子に接続する選択手段を備えたものである。
【００９５】
上記の発明によれば、半導体集積回路に対してレーザトリミングが行われて種々の特性の合わせ込みが行われる。このようにして合わせ込みが行われると、所望の特性が得られたか否かの複数のテスト部に対するテストが唯一の出力端子を介して行われ、所望の特性が得られなかった半導体集積回路については製品として出荷することができないので、不良品として取り除かれる。
【００９６】
上記の半導体集積回路によれば、テスト時に複数の上記テスト部から一つが選択手段によって選択される。このようにして選択されたテスト部は出力端子に接続されるので、この出力端子を介して、選択された上記テスト部に対するテストが行われる。一方、半導体集積回路の実際の使用時には、外部へ引き出される部位が選択手段によって選択される。このようにして選択された、外部へ引き出される部位は出力端子に接続されるので、この出力端子を介して、該部位の電圧等の測定が行える。
【００９７】
以上のように、上記出力端子は、たった一つの端子で上記従来の複数のテストパッドの機能を果たすことができると共に、実際に使用される端子を兼ねるので、その分、占有面積が大幅に削減されてチップサイズを確実に小さくできる。それゆえ、コスト低減が可能となると共に、出力端子に対する位置合わせも、たった一つの端子に対するものだけで簡単に行えるので、テスト部の数が多くなっても、テスト作業能率が低下することを確実に回避できる。
【００９８】
本発明に係る上記の半導体集積回路によれば、実際に使用される端子を兼ねた出力端子を介して、モールド後でも所望の特性テストが行えるので、構成を複雑化することなく、しかもコスト高を招来することなく、非常に高品質な半導体集積回路を確実に提供できるという効果を併せて奏する。
【００９９】
上記半導体集積回路は、ｎを自然数とすると、ｎビットの外部信号を入力する複数の入力端子を有し、上記選択手段は、上記外部信号に基づいて、テスト時と実際の使用時の上記選択を行うことが好ましい。この場合、半導体集積回路において、ｎビットの外部信号により２nとおりの出力端子を実現できる。それゆえ、テスト可能なテスト部位の数に応じて一層高品質な半導体集積回路を確実に提供できるという効果を併せて奏する。
【０１００】
オン／オフ制御端子を有し、上記外部信号はオン／オフ制御信号を含むことが好ましい。この場合、外部信号とオン／オフ制御信号とを兼ねることができるので、その分、入力端子数を減少させることが可能となるという効果を併せて奏する。
【０１０１】
再テストをウェハテストで行う場合、上記入力端子に対してツェナーザップトリミングを行うことことが好ましい。この場合、ユーザ側で入力端子をショートする手間を省くことができる。また、複数の入力端子に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子に印加する信号を全てハイレベル又はローレベルに設定することができる。
【０１０２】
これにより、これらの入力端子を実際に使用する入力端子として使用することで入力端子の有効利用ができる。それゆえ、半導体集積回路のコスト低減が可能となるという効果を併せて奏する。
【０１０３】
再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することが好ましい。この場合、入力端子同士が隣り合うように配されることによって、ユーザ側で基板設計が容易に行えるという効果を併せて奏する。
【０１０４】
上記選択手段は、ｎビットの上記外部信号をデコードするデコード手段と、上記デコード手段の出力に基づいてそれぞれ開閉動作を行うと共に、一端が上記テスト部及び外部へ引き出される上記部位にそれぞれ接続される一方他端が上記出力端子にそれぞれ接続された複数のスイッチ素子とを備えていることが好ましい。
【０１０５】
この場合、ｎビットの外部信号がデコード手段によってデコードされ、デコード結果に応じて複数のスイッチ素子の開閉動作が行われる。このとき、テスト時には複数の上記テスト部から一つが選択されて出力端子に接続されると共に、実際の使用時には外部へ引き出される部位が選択されて上記の同じ出力端子に接続される。このように簡単な構成で上記種々の効果を確実に奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の要部構成を示す説明図である。
【図２】図１の選択回路の構成例を示す説明図である。
【図３】図２において、ツェナーザップトリミングを行う場合の構成例を示す説明図である。
【図４】ツェナーザップトリミング信号の波形例を示す波形図である。
【図５】図１の具体的構成例を示す回路図である。
【図６】図１の他の具体的構成例を示す回路図である。
【図７】図１の更に他の具体的構成例を示す回路図である。
【図８】測定電圧にオペアンプのオフセット電圧が含まれないようにするための基準電圧発生回路及び過熱検出回路の構成例を示す回路図である。
【図９】従来の電源ＩＣの例を示す回路図である。
【図１０】図９の出力電圧調整の合わせ込みを行うためのトリミング抵抗の構成例を示す回路図である。
【図１１】図９の過熱保護温度の合わせ込みを行うための回路構成図を示す。
【符号の説明】
１ 入力端子
２ 入力端子
３ 入力端子
４ 入力端子
１０ 外部へ引き出される部位
１１ テスト部
２５ テスト部
５０ 選択回路（選択手段）
５０ａ デコーダ回路
５０−１ スイッチ素子
１００ 出力端子
【発明の属する技術分野】
本発明は、内部基準電圧、過熱保護温度、及び出力電圧などをレーザトリミングにより調整を行う半導体集積回路に関するものである。
【０００２】
【従来の技術】
現在、特に、携帯向け電源ＩＣ等（図９参照）の半導体集積回路において低電圧動作化、低消費電流化、出力電圧高精度化が求められている。これらの要求を満足するために、ＣＭＯＳタイプの電源ＩＣが使用されている。
【０００３】
図１０にトリミング素子例を示す。トリミング前は全ての素子(抵抗、トランジスタ等)はショート状態にある。この状態で、ウェハテストにより初期値を測定し、その測定データに基づいてどこのヒューズを切れば、目標値にできるかを予想する。そして、ウェハテストの測定データに基づいて、レーザトリミング装置にかけてトリミングを行う。
【０００４】
図１０に出力電圧調整、図１１に過熱保護温度の合わせ込みの例を示す。出力電圧調整の合わせ込み場合、図１０において、抵抗Ｒ１〜Ｒ４にて出力電圧Ｖｏを調整する。
【０００５】
ここで、たとえば、Ｒ１＝Ｒ４／８、Ｒ２＝Ｒ４／４、Ｒ３＝Ｒ４／２とし、抵抗Ｒ４の抵抗値が基本となり、同じ抵抗を同じ向きに並べる場合について説明する。
【０００６】
最初にウェハテストを行う時は、ヒューズＦ１〜Ｆ４は切断されていないので、抵抗Ｒ１〜Ｒ４は全てショート状態にある。この状態における測定データと、目標とする出力電圧値とを比較し、どのヒューズを切断すれば目標の出力電圧値が得られ、プロセスばらつきが調整できるかを計算にて求める。
【０００７】
例えば、抵抗Ｒ４にて５０ｍＶを調整できる場合、抵抗Ｒ３、Ｒ２、Ｒ１にてそれぞれ２５ｍＶ、１２．５ｍＶ、６．２５ｍＶの調整が可能となる。１．５Ｖが目標の出力電圧値に対して、１．５８Ｖが測定データとしてウェハテストにて得られた場合、ヒューズＦ４、Ｆ３、及びＦ１をカットするようにプログラムされ、計算上は１．４９８７５Ｖ（＝１．５８−０．０５−０．０２５−０．００６２５）の出力電圧Ｖｏが得られる。このようにして、プロセスばらつきの調整が可能となる。電圧精度向上のためにはビット数を増加させることで可能となる。
【０００８】
図１１に示した過熱保護温度に関する合わせ込みも同じである。過熱保護温度については温度一定の電圧（図中Ｖｒｅｆで示す電圧）と温度特性をもつ基準電圧源の電圧とを比較し、目標の温度を電圧にて代替測定する。
【０００９】
例えば、１５０℃で過熱保護を動作させる場合、温度一定の電圧Ｖｒｅｆを抵抗分圧した分圧値（図中Ａ点の電圧）と、例えば−２ｍＶ／℃の温度勾配をもつ基準電圧源の電圧とを比較する場合、２５℃における基準電圧源の電圧をＶ25とすると、Ｖ25−１２５（℃）×２（ｍＶ）＝Ｖｒｅｆの分圧値になるようにＶｒｅｆの分圧値を決めることで過熱保護温度を１５０℃に設定できる。この場合も、図１０の上記出力電圧値Ｖｏの場合と同じように、プロセスばらつきをトリミングにて調整できる。
【００１０】
また、特開平１１−６６８９０号公報（特許文献１）には、複数の内部電圧に対して、共通のパッドを設け、これらの複数の内部電圧伝達線を共通のパッドに選択的に電気的に接続するように構成された半導体集積回路装置が開示されている。これによれば、複数の内部電圧を一つのパッドを用いてテストすることができ、チップ占有面積を低減することができる。
【００１１】
【特許文献１】
特開平１１−６６８９０号公報（公開日：平成１１年３月９日）
【００１２】
【発明が解決しようとする課題】
上記従来の技術では、ウェハには抵抗値のばらつき（プロセスばらつき）の存在や、トリミングの失敗などにより、合わせ込みがいつも成功するとは限らず、目標値が得られない場合があり、このような場合、当該チップはテストにて取り除かれる。
【００１３】
合わせ込みの処理後、目標値になっているかどうかの確認は再ウェハテストを行うか、モールドアセンブリを行ったあとのファイナルテストでＮＧにするかのどちらかである。
【００１４】
たとえば、前述の出力電圧Ｖｏの合わせ込みの場合は、出力電圧が基本的な特性であるため、モールド後もテスト可能である。これに対して、例えば、過熱保護温度等の合わせ込みの場合には、モールド後に測定することはできない。
【００１５】
この場合、図１１のＡ点にテストパッドが設けられるのが通常であり、トリミング後の再ウェハテストにて上記テストパッドを介してＡ点の電圧を測定し、目標値になっているか否かが確認される。
【００１６】
過熱保護温度以外にも、内部基準電圧、内部定電圧等外部に現れない特性についてはモールド後にテストできない部分があり、テストパッドを設けてテストを行う必要があったため、チップサイズが大きくなりチップコストが上がっていた。たとえば、１ｍｍ□のチップでテストパッド１個につき約２〜３％のコストアップとなる。また、テストパッドが増えることに伴い、ウェハテストの工数が増える等の影響によるコストアップも深刻なものとなる。加えて、パッドに有する面積はその周辺部分を含めると約１５０μｍ□程度必要であり、チップコストに大きく影響する。
【００１７】
また、チップサイズの小さいＩＣについては１ウェハ上の乗数（集積される素子数）が多いため、再ウェハテストを行うよりモールド状態にてテストを行ったほうがコスト低減できるが、外部に出ない特性についてはテストすることができない。一方、チップサイズの大きいＩＣについては１ウェハの乗数が少ないため再ウェハテストのほうがコスト的に有利である。なぜなら、モールド後のテストでＮＧする場合、モールドコストが大きいため、コスト高となってしまう。
【００１８】
一方、上記の特許文献１には、複数の内部電圧を一つのパッドを用いてテストすることによって、チップ占有面積が低減できることが開示されている。しかしながら、上記の特許文献１には、測定対象の精度向上のためレーザトリミングを行う場合について、どのようにすればモールド後でも専用のテストパッドを設けることなく高精度に測定対象を測定できるかについて、開示されていない。
【００１９】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、測定対象の精度向上のためレーザトリミングを行い、モールド後でも専用のテストパッドを設けることなく高精度に測定対象を測定できる半導体集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体集積回路は、上記課題を解決するために、レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部を介して行われる半導体集積回路において、以下の措置を講じたことを特徴としている。
【００２１】
すなわち、上記半導体集積回路は、テスト時には複数の上記テスト部から一つを選択し、実際の使用時には外部へ引き出される部位を選択して出力端子に接続する選択手段を備えていることを特徴としている。
【００２２】
上記の発明によれば、半導体集積回路に対してレーザトリミングが行われて種々の特性の合わせ込みが行われる。このようにして合わせ込みが行われると、所望の特性が得られたか否かの複数のテスト部に対するテストが唯一の出力端子を介して行われ、所望の特性が得られなかった半導体集積回路については製品として出荷することができないので、不良品として取り除かれる。
【００２３】
従来、所望の特性が得られたか否かのテストは、複数のテスト部を介して行われるが、これら複数のテスト部ごとにテストパッドを設け、これらのテストパッドを介して上記テストが行われていた。しかしながら、この場合、テストパッドを複数個設けることになるので、テストパッドの占有面積が大きくなり、チップサイズが大きくなり、コスト高を招来する。また、テストパッドの数が多くなると、テストパッドに対する位置合わせが煩雑となり、テスト作業能率が著しく低下するという問題を招来する。
【００２４】
そこで、上記の半導体集積回路によれば、テスト時に複数の上記テスト部から一つが選択手段によって選択される。このようにして選択されたテスト部は出力端子に接続されるので、この出力端子を介して、選択された上記テスト部に対するテストが行われる。一方、半導体集積回路の実際の使用時には、外部へ引き出される部位が選択手段によって選択される。このようにして選択された、外部へ引き出される部位は出力端子に接続されるので、この出力端子を介して、該部位の電圧等の測定が行える。
【００２５】
以上のように、上記出力端子は、たった一つの端子で上記従来の複数のテストパッドの機能を果たすことができると共に、実際に使用される端子を兼ねるので、その分、占有面積が大幅に削減されてチップサイズを確実に小さくできる。それゆえ、コスト低減が可能となると共に、出力端子に対する位置合わせも、たった一つの端子に対するものだけで簡単に行えるので、テスト部の数が多くなっても、テスト作業能率が低下することを確実に回避できる。
【００２６】
ところで、レーザトリミングは、事前にウェハテストを行い、ウェハテストの結果に基づいて実施される。その後、ウェハテスト若しくはモールド後のファイナルテストを行って、良品か不良品かが判断される。
【００２７】
出力電圧等の基本的な特性に係るものについては出力端子（外部出力端子）として予め設けられているので、モールド後もテスト可能である。しかし、中には、モールド後に特性をテストできないものもある。このような場合、従来においては、別途設けられた複数のテストパッドを介して、各テスト部に対する上記テストを行う必要があった。
【００２８】
これに対して、本発明に係る上記の半導体集積回路によれば、実際に使用される端子を兼ねた出力端子を介して、モールド後でも所望の特性テストが行えるので、構成を複雑化することなく、しかもコスト高を招来することなく、非常に高品質な半導体集積回路を確実に提供できる。
【００２９】
上記半導体集積回路は、ｎを自然数とすると、ｎビットの外部信号を入力する複数の入力端子を有し、上記選択手段は、上記外部信号に基づいて、テスト時と実際の使用時の上記選択を行うことが好ましい。この場合、半導体集積回路において、ｎビットの外部信号により２nとおりの出力端子を実現できる。これにより、テスト可能なテスト部位の数に応じて一層高品質な半導体集積回路を確実に提供できる。
【００３０】
オン／オフ制御端子を有し、上記外部信号はオン／オフ制御信号を含むことが好ましい。この場合、外部信号とオン／オフ制御信号とを兼ねることができるので、その分、入力端子数を減少させることが可能となる。
【００３１】
再テストをウェハテストで行う場合、上記入力端子に対してツェナーザップトリミングを行うことことが好ましい。
【００３２】
この場合、ユーザ側で入力端子をショートする手間を省くことができる。また、複数の入力端子に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子に印加する信号を全てハイレベル又はローレベルに設定することができる。これにより、これらの入力端子を実際に使用する入力端子として使用することで入力端子の有効利用ができる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００３３】
再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することが好ましい。この場合、入力端子同士が隣り合うように配されることによって、ユーザ側で基板設計が容易に行える。なぜなら、これらの入力端子に対して全てハイレベル又は全てローレベルを印加する場合のみ実使用上のシーケンスとすることができるからである。
【００３４】
上記選択手段は、ｎビットの上記外部信号をデコードするデコード手段と、上記デコード手段の出力に基づいてそれぞれ開閉動作を行うと共に、一端が上記テスト部及び外部へ引き出される上記部位にそれぞれ接続される一方他端が上記出力端子にそれぞれ接続された複数のスイッチ素子とを備えていることが好ましい。
【００３５】
この場合、ｎビットの外部信号がデコード手段によってデコードされ、デコード結果に応じて複数のスイッチ素子の開閉動作が行われる。このとき、テスト時には複数の上記テスト部から一つが選択されて出力端子に接続されると共に、実際の使用時には外部へ引き出される部位が選択されて上記の同じ出力端子に接続される。このように簡単な構成で上記種々の作用を奏する。
【００３６】
【発明の実施の形態】
本発明の実施の一形態について図１〜図８に基づいて説明すれば、以下の通りである。
【００３７】
本実施の形態の半導体集積回路によれば、レーザトリミングを行うことにより種々の特性の合わせ込みを行い、所望の特性が得られたか否かの複数のテスト部に対するテストが唯一の出力端子を介して行われる。
【００３８】
上記の半導体集積回路は、図１に示すように、複数のテスト部１１〜２５から一つを選択する選択回路５０、及び選択された上記テスト部に接続され、該テスト部のテスト用として設けられると共に、実際に使用される端子（外部へ引き出される部位に係る端子）を兼ねる出力端子１００を備えている。
【００３９】
上記選択回路５０は、入力端子１〜４に供給される外部信号（たとえば、デジタル２値信号）に基づいて、実際の使用時には外部へ引き出される部位１０（たとえば、出力電圧調整用端子であるＶａｄｊに対応する部位等）を選択すると共に、テスト時には複数のテスト部１１〜２５の中から一つを選択する。
【００４０】
上記選択回路５０は、たとえば、図２に示すように、スイッチ素子５０−１、５０−２、…、及び５０−１６と、これらのスイッチ素子の開閉を制御するための制御回路（図示しないが、たとえば、後述するデコーダ回路）とから構成されている。上記スイッチ素子５０−１、５０−２、…、及び５０−１６は、たとえば、トランスミッションゲート等のアナログスイッチで実現できる。
【００４１】
上記の構成によれば、半導体集積回路に対してレーザトリミングが行われて種々の特性（たとえば、出力電圧等の外部に現れる特性や、過熱保護温度、内部基準電圧、及び内部定電圧等の外部に現れない特性）の合わせ込みが行われる。
【００４２】
このようにして、上記特性の合わせ込みが行われると、所望の特性が得られたか否かのテストが複数のテスト部１１〜２５を介して行われ、所望の特性が得られなかった半導体集積回路については製品として出荷することができないので、不良品として取り除かれる。
【００４３】
従来、所望の特性が得られたか否かのテストは、複数のテスト部を介して行われるが、これら複数のテスト部ごとにテストパッドを設け、これらのテストパッドを介して上記テストが行われていた。しかしながら、この場合、テストパッドを複数個設けることになるので、テストパッドの占有面積が大きくなり、チップサイズが大きくなり、コスト高を招来する。また、テストパッドの数が多くなると、テストパッドに対する位置合わせが煩雑となり、テスト作業能率が著しく低下するという問題を招来していた。
【００４４】
そこで、本発明に係る半導体集積回路によれば、外部へ引き出される部位１０と複数の上記テスト部１１〜２５との中から一つが選択回路５０によって選択される。
【００４５】
上記入力端子１〜４に４ビットの外部信号が印加される。テスト時に、たとえば、入力端子１、２、３、及び４に「０」、「０」、「０」、及び「１」（「０」はローレベル、「１」はハイレベルをそれぞれ表す。）のデジタル信号がそれぞれ印加される（以下、単に、入力端子１〜４に「０００１」のデジタル信号が印加されると記す。）と、スイッチ素子５０−２だけが閉状態となると共に、他のスイッチ素子は開状態になる。同様に、入力端子１〜４に「１１１１」のデジタル信号が印加されている場合には、スイッチ素子５０−１６だけが閉状態となると共に、他のスイッチ素子は開状態になる。
【００４６】
以上のようにしてテスト時に選択されたテスト部は出力端子１００に接続されるので、この出力端子１００を介して、選択された上記テスト部に対して特性確認のためのテストが行われる。
【００４７】
一方、実際の使用時に、入力端子１〜４に「００００」のデジタル信号が印加され、この場合、スイッチ素子５０−１だけが閉状態となると共に、他のスイッチ素子は開状態になる。
【００４８】
スイッチ素子５０−１の閉状態への移行に伴って、外部へ引き出される部位１０が選択回路５０によって選択される。このようにして選択された、外部へ引き出される部位１０は出力端子１００に接続されるので、この出力端子を介して、該部位１０の電圧等の測定が行える。
【００４９】
上記の出力端子１００は、以上のように、たった一つの端子で従来の複数のテストパッドの機能を果たすことができると共に、実際に使用される端子（たとえば、図９に示す出力電圧調整用端子であるＶａｄｊ等）を兼ねるので、その分、占有面積が大幅に削減されてチップサイズを確実に小さくできる（特に、携帯向けのデバイスにおいては、より小さいパッケージが求められている。）。それゆえ、コスト低減が可能となると共に、出力端子１００に対する位置合わせも、たった一つの端子に対するものだけで簡単に行えるので、テスト部の数が多くなっても、テスト作業能率が低下することを確実に回避できる。
【００５０】
上記レーザトリミングは、事前にウェハテストを行い、ウェハテストの結果に基づいて実施される。その後、ウェハテスト若しくはモールド後のファイナルテストを行って、良品か不良品かが判断される。
【００５１】
出力電圧等の基本的な特性については、モールド後もテスト可能であるが、中には、モールド後に特性をテストできないものもある。たとえば、過熱保護温度、内部基準電圧、及び内部定電圧等の外部に現れない特性のような場合、従来においては、別途設けられた複数のテストパッドを介して、各テスト部に対する上記テストを行う必要があった。
【００５２】
これに対して、上記の半導体集積回路によれば、実際に使用される端子（上記の出力電圧調整用端子Ｖａｄｊ等の端子）を兼ねた出力端子５０を介して、モールド後でも所望の特性テストが行えるので、構成を複雑化することなく、しかもコスト高を招来することなく、非常に高品質な半導体集積回路を確実に提供できる。
【００５３】
上記半導体集積回路によれば、４ビットの外部信号が入力端子１〜４に供給され、この４ビットの外部信号に基づいて、実際の使用時には外部へ引き出される部位１０が選択されると共に、テスト時には上記テスト部１１〜２５のうちの一つが選択される。この場合、半導体集積回路において、４ビットの外部信号により、外部へ引き出される部位１０又は上記テスト部１１〜２５の選択が合計１６（＝２4）とおり可能となるので、チップサイズを大きくすることなく、高品質な半導体集積回路を確実に提供できる。
【００５４】
なお、最終的に製品が良品となるか不良品となるかのテストをウェハテストにより行うか若しくはモールド後のファイナルテストを行うことによりする必要があるが、ＩＣの規模、モールドアッセンブリのパッケージの価格によりＩＣで再テストを行った後、モールドし、更にファイナルテストを行った方がコスト的に有利か、あるいはＩＣでは再テストせずにファイナルテストのみで製品化した方がコスト的に有利かを決定すればよい。
【００５５】
目安として、パッケージの価格の安いＳＯＴ２３以下のパッケージの場合、再ウェハテストを行うよりもパッケージ後のみにテストを行う方がコスト的に有利である。チップサイズでは１．３ｍｍ×０．８ｍｍ以下のチップが相当する。
【００５６】
つまり、ＩＣ規模が小さく（テスト部の数が少ない）、パッケージ価格が安い製品についてはトリミングのミスをファイナルテストのみでＮＧとした方がコスト的に有利になるが、逆にＩＣ規模が大きく（テスト部の数が多い）、パッケージ価格の高い製品は再ウェハテストを行った後、ファイナルテストを行う方が、高いモールド費用を無駄にすることがなくなるためコスト的に有利になる。レーザトリミングとテストとは、以上のような関係にある。
【００５７】
ここで、オン／オフ制御端子付の半導体集積回路について説明する。この場合、外部信号とオン／オフ制御信号とを兼ねることができるので、その分、入力端子数を減少させることが可能となる。
【００５８】
たとえば、入力端子が２個の場合、２ビットの信号（外部信号）で内部定電圧と過熱保護温度設定電圧（半導体集積回路が電源用ＩＣの場合）とを測定するとすると、２ビットの信号が「００」の場合に出力オフ、「１１」の場合に出力オン、「１０」の場合に内部定電圧の測定、「０１」の場合に過熱保護温度設定電圧の測定をそれぞれ行うようにすることができる。このように、出荷テスト時は４とおりのテストを行うことが可能となる。
【００５９】
同様に、３ビットの信号を外部信号とする場合、たとえば、３ビットの信号が「０００」の場合に出力オフ、「１１１」の場合に出力オン、「００１」、「０１０」、「０１１」、「１００」、「１０１」、及び「１１０」の場合に内部定電圧の測定や過熱保護温度設定電圧等の測定等の６とおりを含む合計８とおりのテストを出荷時に行うことが可能となる。
【００６０】
なお、上記説明においては、外部信号を２ビット及び３ビットの信号の場合について示したが、本発明はこれに限定されるものではなく、４ビット以上の信号を外部信号としてもよい。
【００６１】
また、再テストをウェハテストで行う場合、図３に示すように、上記入力端子１〜４に対してツェナーザップトリミングを行うことことが好ましい。
【００６２】
この場合、たとえば、図４に示す波形のツェナーザップトリミング信号（たとえば、振幅値４０Ｖ、電流値４００ｍＡの信号）を各入力端子間に印加することによって、入力端子間がオープン状態からショート状態にそれぞれ移行する。これにより、ユーザ側で入力端子１〜４をショートする手間を省くことができる。なお、図４において、印加する信号波形の周波数や印加時間はプロセスに応じて適宜設定される。
【００６３】
また、複数の入力端子に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子に印加する信号を全てハイレベル又は全てローレベルに設定することができる。これにより、これらの入力端子を実際に使用する入力端子として使用することで従来よりも入力端子の有効利用が可能となる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００６４】
再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することが好ましい。この場合、入力端子同士が隣り合うように配されることによって、ユーザ側で基板設計が容易に行える。なぜなら、これらの入力端子に対して全てハイレベル又は全てローレベルを印加する場合のみ実使用上のシーケンスとすることができるからである。
【００６５】
ここで、図５を参照しながら、オン／オフ制御端子付の半導体集積回路の具体例について説明する。図１及び図２と同じ機能を有する部材については同じ参照番号を付記し、詳細な説明を省略する。
【００６６】
ここで示す半導体集積回路は、図５に示すように、入力端子が入力端子１・２の２個であり、スイッチ素子５０−１、５０−２、５０−３、及び５０−４がトランスミッションゲートで実現され、スイッチ素子５０−１〜５０−４の開閉制御がデコーダ回路５０ａで行われる場合を示す。
【００６７】
上記の構成によれば、入力端子１及び２に「１１」の外部信号が印加されると、スイッチ素子５０−１だけが閉状態となり、外部へ引き出される部位１０（たとえば、出力電圧調整用端子であるＶａｄｊに対応する部位）が出力端子１００に接続され、実際の使用時における通常の動作が行われる。
【００６８】
一方、入力端子１及び２に「００」の外部信号が印加されると、スイッチ素子５０−４だけが閉状態となり、テスト部１３が出力端子１００に接続され、たとえば、出力オフ信号が出力端子１００から出力される。なお、このとき、更に、内部回路全体をオフ（切断）するようにすれば、オフ時低消費電流化すべきデバイスに使用することが可能となる。
【００６９】
また、入力端子１及び２に「１０」の外部信号が印加されると、スイッチ素子５０−２だけが閉状態となり、テスト部１１が出力端子１００に接続され、この出力端子１００を介してテスト部１１のテストが行われる。入力端子１及び２に「０１」の外部信号が印加されると、スイッチ素子５０−３だけが閉状態となり、テスト部１２が出力端子１００に接続され、この出力端子１００を介してテスト部１２のテストが行われる。
【００７０】
図５の構成において入力端子１及び２に対してツェナーザップトリミングを行う例を図６及び図７に示す。
【００７１】
図６の場合、たとえば、図４に示す波形のツェナーザップトリミング信号を入力端子１−２間に印加することによって、入力端子１−２間がオープン状態からショート状態に移行する。これにより、ユーザ側で入力端子１及び２をショートする手間を省くことができる。なお、図４において、印加する信号波形の周波数や印加時間はプロセスに応じて適宜設定される。
【００７２】
また、入力端子１及び２に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子１及び２に印加する信号を全てハイレベル又は全てローレベルに設定することができる。
【００７３】
これにより、これらの入力端子１及び２を実際に使用する入力端子として使用することで従来よりも入力端子の有効利用が可能となり、半導体集積回路のチップサイズを確実に小さくすることが可能となる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００７４】
図７の場合、たとえば、上記ツェナーザップトリミング信号を入力端子１−２間に印加することによって、入力端子１及び２がそれぞれグランドに接続される。これにより、ユーザ側で入力端子１及び２をショートしてローレベルを印加する手間を省くことができる。この場合も、入力端子１及び２を実際に使用する入力端子として使用することで従来よりも入力端子の有効利用が可能となり、半導体集積回路のチップサイズを確実に小さくすることが可能となる。それゆえ、半導体集積回路のコスト低減が可能となる。
【００７５】
なお、上記においては、外部へ引き出される部位１０の例として図９に示す出力電圧調整用端子であるＶａｄｊ（フィードバック電圧が取り出せる端子）を挙げて説明したが、この場合、同図中のオペアンプを経由した電圧が測定されることになる。この際、オペアンプのオフセット電圧分の誤差が含まれる。このオフセット電圧分の誤差が含まれないで測定されることが好ましく、その例を図８に示す。
【００７６】
図８に示す回路は、前記の基準電圧発生回路及び過熱検出回路の構成例であり、ＢｉＣＭＯＳプロセスにより製造されたものが好ましい。なお、同図中、接続点Ｂの電圧も外部へ引き出される部位の他の例であり、過熱保護のための設定温度に対応する電圧を測定するための部位である。
【００７７】
図８に示す例は、基準電圧発生回路の出力ノードである接続点Ａの電圧をフィードバック電圧として出力端子１００へスイッチ素子５０−１を介して供給するようになっている。なお、上記接続点Ａの電圧は、抵抗１５２（たとえば、図１０に示すようなトリミングを施す抵抗）の抵抗値を調整することによって可変できる。
【００７８】
図８に示す回路は、基準電圧発生回路自身でインピーダンスが低く設定でき、負荷に使用している抵抗１５０（たとえば、図１１に示すようなトリミングを施す抵抗）と抵抗１５１、及びトランジスタＱ１により過熱保護回路を形成していることに特徴がある。
【００７９】
また、上記抵抗１５０の抵抗値を調整することによって、基準電圧発生回路のインピーダンスを下げることも可能であり、上記オペアンプの前段での測定が可能となり、該オペアンプのオフセット電圧分を含むことなく基準電圧が正確に測定できる。
【００８０】
基準電圧をＶｒｅｆとし、抵抗１５０及び１５１の抵抗値をそれぞれＲ１及びＲ２とし、トランジスタＱ１のベース−エミッタ間の電圧をＶｂｅ（たとえば、−２ｍＶの温度係数を有する。）とすると、｛Ｖｒｅｆ・Ｒ２／（Ｒ１＋Ｒ２）｝＞２Ｖｂｅを満足したときに過熱保護が行われ、この際、トランジスタＱ１がオン状態となり、これにより、設定温度以上に温度が上昇したことが検出可能となる。このとき、トランジスタＱ１がオン状態に移行するのに伴って、過熱保護信号（デジタル２値信号）を出力するようにしてもよい。
【００８１】
なお、上記においては、入力端子数が４個又は２個で、テスト時と実際の使用時とで入力される外部信号が上記の場合についてそれぞれ説明したが、本発明はこれに限定されるものではなく、入力端子数は、テスト部の数に応じて決定すればよく、外部信号はテスト時と実際の使用時とにおいて唯一の部位又はテスト部が選択される構成であればよい。
【００８２】
本発明に係る半導体集積回路は、以上のように、レーザトリミングを行うことにより特性の合わせ込みを行い、通常ウェハテストでテストパッドを設けテストを行うデバイスの回路部であって、トリミング後はウェハテスト又はウェハテストを行わずモールドアセンブリ状態でのファイナルテストにて数ビットの外部信号を与えることにより完成品では測定できない複数部分のテストにおいてテストパッドを設けず、テスト端子１個で行うものである。
【００８３】
上記半導体集積回路において、ｎビットの外部信号により２nとおりの回路のテストを行うことが好ましい。ｎビットの外部信号と出力電圧オン／オフ機能を兼ねることが好ましい。
【００８４】
レギュレータＩＣの場合、２ビットの外部信号が「１１」のときにオン／オフ制御端子を回路オン、「００」のときに回路オフ、「１０」及び「０１」のときに過熱保護回路部及び内部定電圧部をそれぞれ測定することにより通常テストできない部分のテストを行うことでテスト精度を向上させるとともに再ウェハテストのコストを抑えることが好ましい。
【００８５】
上記半導体集積回路において、例えばＶａｄｊ端子(フィードバック端子)等の実際使用する端子とテスト端子を兼ねることによりモールド端子数を削減することが好ましい。
【００８６】
再テストをウェハテストで行う場合再ウェハテストの最終時点で外部信号を与える数ビットの端子に対してツェナ−ザップトリミングを行うことが好ましい。
【００８７】
再テストを行わずモールド状態にてテストを行う場合はｎビットの信号を隣同士に配置することが好ましい。
【００８８】
本発明は従来必要であったテストパッドを削除し、その代わりに外部信号にてテストを行いテストパッドの面積分チップコストを削減するものである。また、チップサイズをできる限り小さく設計することで、より小さなパッケージにアセンブリが可能となる。特に、携帯向けデバイスはより小さなパッケージが求められていることに対応できる。このことにより低コストで品質の向上したデバイスの提供が可能となる。
【００８９】
また、オン／オフ制御端子付の電源用ＩＣの場合、オン／オフ制御信号とテスト信号を兼ねることが可能である。例えば、２ビット信号で内部定電圧値と過熱保護温度設定電圧を測定する場合、「００」時は出力オフ、「１１時は出力のオン、「１０」時は定電圧値の測定、「０１」時は過熱保護設定電圧の測定とすることが可能である。出荷テスト時は４とおりのテストを行う。同様に、３ビットにするとオン／オフ条件の他に６とおりのテストが可能となる。その分、品質アップにつながる。
【００９０】
このように外部信号端子があり、テスト端子１個でかつ外部端子(例えばＶａｄｊ端子)と兼ねている場合ユーザが使用する場合混乱を招く恐れがあるが、仕様でこの２端子(複数端子の場合はその全端子)の結線を明記することでユーザの使用上間違うことはない。尚、この端子を隣同士に配置することでユーザでの基盤設計上容易となり問題は起こらない。
【００９１】
また、再ウェハテストを行う場合は入力の数bitに対してツェナーザップトリミングを行うと、ユーザにて端子ショートする手間は省ける。
【００９２】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。
【００９３】
また、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲内で種々の変更が可能であり、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。
【００９４】
【発明の効果】
本発明の半導体集積回路は、以上のように、レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部を介して行われる半導体集積回路において、テスト時には複数の上記テスト部から一つを選択し、実際の使用時には外部へ引き出される部位を選択して出力端子に接続する選択手段を備えたものである。
【００９５】
上記の発明によれば、半導体集積回路に対してレーザトリミングが行われて種々の特性の合わせ込みが行われる。このようにして合わせ込みが行われると、所望の特性が得られたか否かの複数のテスト部に対するテストが唯一の出力端子を介して行われ、所望の特性が得られなかった半導体集積回路については製品として出荷することができないので、不良品として取り除かれる。
【００９６】
上記の半導体集積回路によれば、テスト時に複数の上記テスト部から一つが選択手段によって選択される。このようにして選択されたテスト部は出力端子に接続されるので、この出力端子を介して、選択された上記テスト部に対するテストが行われる。一方、半導体集積回路の実際の使用時には、外部へ引き出される部位が選択手段によって選択される。このようにして選択された、外部へ引き出される部位は出力端子に接続されるので、この出力端子を介して、該部位の電圧等の測定が行える。
【００９７】
以上のように、上記出力端子は、たった一つの端子で上記従来の複数のテストパッドの機能を果たすことができると共に、実際に使用される端子を兼ねるので、その分、占有面積が大幅に削減されてチップサイズを確実に小さくできる。それゆえ、コスト低減が可能となると共に、出力端子に対する位置合わせも、たった一つの端子に対するものだけで簡単に行えるので、テスト部の数が多くなっても、テスト作業能率が低下することを確実に回避できる。
【００９８】
本発明に係る上記の半導体集積回路によれば、実際に使用される端子を兼ねた出力端子を介して、モールド後でも所望の特性テストが行えるので、構成を複雑化することなく、しかもコスト高を招来することなく、非常に高品質な半導体集積回路を確実に提供できるという効果を併せて奏する。
【００９９】
上記半導体集積回路は、ｎを自然数とすると、ｎビットの外部信号を入力する複数の入力端子を有し、上記選択手段は、上記外部信号に基づいて、テスト時と実際の使用時の上記選択を行うことが好ましい。この場合、半導体集積回路において、ｎビットの外部信号により２nとおりの出力端子を実現できる。それゆえ、テスト可能なテスト部位の数に応じて一層高品質な半導体集積回路を確実に提供できるという効果を併せて奏する。
【０１００】
オン／オフ制御端子を有し、上記外部信号はオン／オフ制御信号を含むことが好ましい。この場合、外部信号とオン／オフ制御信号とを兼ねることができるので、その分、入力端子数を減少させることが可能となるという効果を併せて奏する。
【０１０１】
再テストをウェハテストで行う場合、上記入力端子に対してツェナーザップトリミングを行うことことが好ましい。この場合、ユーザ側で入力端子をショートする手間を省くことができる。また、複数の入力端子に対してツェナーザップトリミングを行うことによって、上記入力端子同士がショートされるので、ツェナーザップトリミング後、これらの入力端子に印加する信号を全てハイレベル又はローレベルに設定することができる。
【０１０２】
これにより、これらの入力端子を実際に使用する入力端子として使用することで入力端子の有効利用ができる。それゆえ、半導体集積回路のコスト低減が可能となるという効果を併せて奏する。
【０１０３】
再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することが好ましい。この場合、入力端子同士が隣り合うように配されることによって、ユーザ側で基板設計が容易に行えるという効果を併せて奏する。
【０１０４】
上記選択手段は、ｎビットの上記外部信号をデコードするデコード手段と、上記デコード手段の出力に基づいてそれぞれ開閉動作を行うと共に、一端が上記テスト部及び外部へ引き出される上記部位にそれぞれ接続される一方他端が上記出力端子にそれぞれ接続された複数のスイッチ素子とを備えていることが好ましい。
【０１０５】
この場合、ｎビットの外部信号がデコード手段によってデコードされ、デコード結果に応じて複数のスイッチ素子の開閉動作が行われる。このとき、テスト時には複数の上記テスト部から一つが選択されて出力端子に接続されると共に、実際の使用時には外部へ引き出される部位が選択されて上記の同じ出力端子に接続される。このように簡単な構成で上記種々の効果を確実に奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の要部構成を示す説明図である。
【図２】図１の選択回路の構成例を示す説明図である。
【図３】図２において、ツェナーザップトリミングを行う場合の構成例を示す説明図である。
【図４】ツェナーザップトリミング信号の波形例を示す波形図である。
【図５】図１の具体的構成例を示す回路図である。
【図６】図１の他の具体的構成例を示す回路図である。
【図７】図１の更に他の具体的構成例を示す回路図である。
【図８】測定電圧にオペアンプのオフセット電圧が含まれないようにするための基準電圧発生回路及び過熱検出回路の構成例を示す回路図である。
【図９】従来の電源ＩＣの例を示す回路図である。
【図１０】図９の出力電圧調整の合わせ込みを行うためのトリミング抵抗の構成例を示す回路図である。
【図１１】図９の過熱保護温度の合わせ込みを行うための回路構成図を示す。
【符号の説明】
１ 入力端子
２ 入力端子
３ 入力端子
４ 入力端子
１０ 外部へ引き出される部位
１１ テスト部
２５ テスト部
５０ 選択回路（選択手段）
５０ａ デコーダ回路
５０−１ スイッチ素子
１００ 出力端子
Claims (6)
- レーザトリミングを行うことにより特性の合わせ込みを行い、所望の特性が得られたか否かのテストが複数のテスト部を介して行われる半導体集積回路において、
テスト時には複数の上記テスト部から一つを選択し、実際の使用時には外部へ引き出される部位を選択して出力端子に接続する選択手段を備えていることを特徴とする半導体集積回路。 - ｎを自然数とすると、ｎビットの外部信号を入力する複数の入力端子を有し、上記選択手段は、上記外部信号に基づいて、テスト時と実際の使用時の上記選択を行うことを特徴とする請求項１に記載の半導体集積回路。
- オン／オフ制御端子を有し、上記外部信号はオン／オフ制御信号を含むことをすることを特徴とする請求項２に記載の半導体集積回路。
- 再テストをウェハテストで行う場合、上記入力端子に対してツェナーザップトリミングを行うことを特徴とする請求項２に記載の半導体集積回路。
- 再テストを行わずにモールド状態でテストを行う場合、上記入力端子同士を隣り合うように配設することを特徴とする請求項２に記載の半導体集積回路。
- 上記選択手段は、
ｎビットの上記外部信号をデコードするデコード手段と、
上記デコード手段の出力に基づいてそれぞれ開閉動作を行うと共に、一端が上記テスト部及び外部へ引き出される上記部位にそれぞれ接続される一方他端が上記出力端子にそれぞれ接続された複数のスイッチ素子とを備えていることを特徴とする請求項２、３、４、又は５に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=32759937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002361044A Withdrawn JP2004193420A (ja) | 2002-12-12 | 2002-12-12 | 半導体集積回路 |
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