TW506130B - Trench DMOS transistor with embedded trench Schottky rectifier - Google Patents

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Yan Man Tsui
Koon Chong So
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506130 Μ ___ Β7 _ 五、發明説明（1 ) 〔發明領域〕 本發明關係於包含與蕭基阻障整流器平行之功率 Μ〇S F E T之積體電路。更明確地說，本發明關係於在 單一基材上整合溝渠DM〇S F Ε Τ及溝渠蕭基整流器。 〔發明背景〕 蕭基阻障整流器（同時稱爲蕭基阻障二極體）已經被 使用作爲於直流直流功率轉換中之同步整流器。一改良版 之蕭基阻障整流器係揭示於美國專利第5，3 6 5，1 0 2號 名爲”具有Μ〇S溝渠之蕭基阻障整流器”之案中。此一 裝置之剖面圖係示於第1圖中。於此圖中，整流器1 〇包 含一第一導電類型之半導體基材，其典型爲Ν型導電型， 並具有第一面1 2 a及第二相反面1 2 b。基材1 2包含 一相當高摻雜陰極區域1 2 c (被顯示爲N + ),鄰近於 第面1 2 a。第一導電類型（所示爲N)之漂移區1 2 d 由陰極區12c延伸至第二面12b。因此，陰極區 1 2 c之摻雜濃度係高於漂移區1 2 d。一具有剖面寬度 ” W m ”之由相對側1 4 a及1 4 b所界定之凸台1 4係 形成於漂移區1 2 d中。凸台可以爲帶狀，矩形，圓柱或 其他類似幾何形。絕緣區1 6 a及1 6 b (例如S i〇2 ) 同時也提供於凸台側邊上。整流器同時包含一陽極電極 18於該絕緣區16a， 16b上。陽極電極18與該凸 台1 4形成一蕭基整流接觸。形成於陽極電極/凸台界面 之蕭基阻障層的高度係不只是取決於所使用之電極金屬類 本紙張尺度適用中國國家標準( CNS ) A4規格（210X297公董） -4- IJ---T-----^9i (請先閲讀背面之注意事項再填寫本頁) 、π 線 經濟部智慧財產局員工消費合作社印製 506130 經濟部智慧財產局員工消費合作社印製 A7 _ B7_五、發明説明（2 ) 型及半導體（例如Si，Ge，GaAs，及SiC), 同時也取決於凸台1 4中之摻雜濃度。一陰極電極2 0係 提供於第一面1 2 a之鄰近陰極區1 2 c處。陰極電極 2 0歐姆接觸陰極區1 2 c。此一溝渠Μ〇S蕭基阻障整 流器顯示於逆阻擋電壓中之重大改良。典型地，兩或多數 個別溝Μ 0 S蕭基阻障整流器係平行製造，具有整流器共 享陽極及陰極接觸。結果，個別溝渠Μ 0 S蕭基阻障整流 器作爲單一整流器。 不幸的是，包含揭示於美國專利第5，3 6 5，1 0 2號 案中之蕭基阻障整流器具有相當高之導通電阻（順向偏壓 降）。再者，很多蕭基阻障整流器具有相當高之逆偏洩漏 電流。結果，於功率轉換應用中，蕭基阻障整流器係經常 .爲針對這些問題之功率Μ〇S F Ε Τ (金氧半場效電晶體 )所替換。 D Μ〇S電晶體（雙擴散Μ〇S F Ε Τ )(同時於此 稱爲D Μ〇S F Ε Τ )係爲一類型之Μ〇S F Ε Τ，其係 使用擴散以形成電晶體區。一典型分立DM0 S電路包含 兩或更多平行製造之個別D Μ 0 S電晶體格。個別 D Μ〇S電晶體格共享一共用汲極接觸（基材），而其源 極係均以金屬短路在一起，及其閘極係以多晶矽短路在一 起。因此，即使分立D Μ〇S係由更小電晶體的陣列建構 ，其仍作動爲如同其係爲單一大電晶體。 D Μ〇S電晶體的一特別類型爲”溝渠D Μ〇S電晶 體”，其中通道係被垂直形成及閘極係形成於延伸於源極 $紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -5两 _________ip — (請先閲讀背面之注意事項再填寫本頁) 訂 506130 A7 經濟部智慧財產局員工消费合作社印製 B7五、發明説明（3 ) 及汲極間之溝渠中。被對齊於一薄氧化物層排列及被塡以 多晶矽之溝渠允許較少降低之電流，藉以提供較低値之比 導通電阻（順向偏壓降）。溝渠D Μ〇S電晶體例係揭示 於美國專利第5, 072，26 6號，第5 ,541 ,425 號及第5，866, 931號案中。 第2 a至2 c圖顯示一傳統溝渠D Μ〇S結構1 2 0 之實施例，其中個別格1 2 1於水平剖面係呈矩形形狀。 應注意的是，電晶體格1 2 1爲了基本電晶體操作，並不 需要爲矩形，但一般可以具有任一多角形。然而，矩形及 正六角形對於佈局目的係較方便的。於此實施例中，該結 構包含一 Ν+基材1〇〇,其上係成長有一輕η —摻雜磊 晶層1 0 4。在摻雜磊晶層1 0 4內，提供有一相反導電 型之主體區116。一在主體區16上之摻η磊晶層 1 4 0作爲該源極。一矩形溝渠1 2 4係提供於磊晶層中 ,其於結構的上表面係開放並定義電晶體格的圓周。一閘 氧化物層130對齊該溝渠124之底及側壁。溝渠 1 2 4係被塡以多晶矽，即多結晶矽。一汲極電極係連接 至半導體基材1 0 0之背面，一源極電極1 1 8係連接至 源極區1 4 0及主體區1 1 6，及一閘極電極係連接至滇 充溝渠1 2 4之多晶矽。如於第2 Α圖所見，多晶矽襯墊 溝渠1 2 4係連續地連接於結構1 2 0之表面上。另外， 多晶矽接觸1 2 9延伸於結構1 2 0之表面上，並作爲內 連線。應注意的是，相反於圖中所示之具有關閉格幾何形 ，該電晶體格也可以具有開放或帶幾何。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -6- 506130 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（4 ) 如所指出，示於第2 A —C圖中之DM〇S電晶體令 其閘極定位於垂直向之溝渠中。此結構經常被稱爲溝渠垂 直D Μ〇S。”垂直”是因爲汲極接觸顯示於基材之背側 ，及因爲電流由源極之通道流動至汲極係大約垂直的。這 最小化有關於彎曲或扭曲電流路徑或與寄生場效結構有關 之較大電阻。該裝置同時稱爲雙擴散（由字首” D”表示 )，因爲源極區域擴散入相反導電型之先前擴散主體區之 頂部上之磊晶材料中。此結構使用溝渠側壁區，用於爲閘 極之電流控制，並且，具有與之相關之大致垂直電流。如 前所述，此裝置係特別適用於作爲一功率切換電晶體，其 中承載經一給定橫向矽區域之電流可以被最大化。 不好的是，包含溝渠D Μ〇S電晶體之功率 M〇S F Ε Τ經歷了由於內建主體二極體之長回復時間之 降低切換速度，使得它們對於高頻應用較不理想。 於本技藝中已經藉由如第3 Α至3 F圖所示將一功率 Μ 0 S F Ε T平行以一蕭基阻障整流器，而針對此一問題 〇 先前技藝溝渠D Μ〇S電晶體之一部份係如於第3 A 圖所示。此一電晶體作動如同具有如於第3 A圖所示之內 建主體二極體Db。當假設在一電路內，如於第3 A圖所示 之電晶體可以被表示爲由虛線所包圍之第3 B圖之部份。 內建主體二極體係由第3B圖中之D2所代表，其同時包含 相關於該電晶體之開關S 2。於第3 B圖中之電路也示出開 關31及二極體〇!，及電感！^，電容Ci，及負載Ri。 — ^-I—Ί-----φ — (請先閱讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公酱） 506130 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明说明（5 ) 一電壓V i η係如所示地施加至該電路間。 第3 C圖例示出兩控制信號，於時間T i , Τ 2 , 丁 3 ，τ 4 ,及T 5中，一第一閘極驅動信號G D S i，用以驅 動開關Si及一第二聞極驅動信號GDS2，用以驅動開關 S 2。如於第3 B圖所示，於時間T :，信號G D S :及 G D S 2係使得開關S i於導通狀態及開關S 2於關閉狀態 。結果，由V : n經由頂開關S i，經電感L i，及經由負載 R 1流動至地端，如於第3 B圖之箭頭所不° 現在看第3D圖，於時間丁2，信號GDSi& G D S 2均使得開關S i及S 2呈關閉狀態。因此，電流（ 如於第3 ϋ之箭頭所示）流經電感L i，經負載R :及經由 內建主體二極體D 2。 然後，可以由第3E圖看出，時間T3中，信號 G D S 1及G D S 2係使得開關S i係呈關閉狀態及開關S 2 係在該狀態上。結果，電流（如由箭頭所不）流經電感L 1 ，經負載R i及流經開關S 2。 於時間T 4，信號G D S i及G D S 2係使得開關S i及 開關S 2均呈關閉狀態，產生如於第3 D圖所示之電流。特 別是，電流流經電感L 1，及經由負載R 1並流經內建主體 二極體D 2。 隨後，於時間τ 5 (及經T 6 )，信號G D S 1及 G D S 2係使得開關S 1於導通狀態及開關S 2於關閉狀態 。於此點，電流係如於第3 B圖所示。明確地說，電流流 經由頂開關S 1，經電感L 1，及經由負載R 1流動至地端 !·---ί------"I (請先閱讀背面之注意事項再填寫本頁)
*1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -8- 506130 經濟部智慧財產局員工消費合作社印製 Μ Β7 五、發明説明（6 ) ，如於第3 B圖之箭頭所示。 應注意的是，右兩開關Si及開關S 2均问時於導通狀. 態，則一大電流將由V i η流經開關S i及S 2並至地端。爲 了避免此結果，及例如，開關S i被關閉一簡短時間，在開 關S 2導通之前（見，例如於T 2及T 3間之時間段）。然 而，於此時，電流將如上所討論流經該內建二極體D 2。爲 了典型溝渠DMOS電晶體，此電流將在內建立體二極體 D 2間造成電壓降，其係約〇 . 6 5伏。然而，藉由將如於 第3 F圖之蕭基二極體D s加入，則此電壓降低可以降低至 約0 · 3伏，而降低功率消耗。 再者，於T 4及T 5間之時間，電流通過內建主體二極 體D2。然而，由於主體二極體D2之長回復，於T5,頂 開關S i係被導通，及一電流通過主體二極體D 2至地端一 段時間。另一方面，蕭基二極體具有相當短之逆回復時間 。因此，若蕭基二極體係如於以上第3 F圖所提供，則將 會有很少電流通過到地端，由於其較短回復時間之故。 因此，此配置造成一高效系統，特別適用於需要低功 率消耗之高頻系統，例如攜帶式系統。此等系統可例如於 美國專利第5， 915， 179號名爲”半導體裝置及其 製造方法”及美國專利第4，8 1 1 , 0 6 5號名爲，，具 高速主體二極體之功率D Μ〇S電晶體”之案中找到。於 美國專利第4， 8 11，0 6 5號案中，~蕭基阻障整流 器係組合以一垂直D Μ〇S電晶體於一半導體結構中，以 形成等效於平行有一 Ν通道垂直D Μ 0 S電晶體之蕭基阻 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） '' " -9- — 1-----·1 (請先閱讀背面之注意事項存填寫本頁) -5'口 線 506130 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（7 ) 障整流器之裝置。 不好的是，Μ 0 S溝渠蕭基阻障整流器仍如同於美國 專利第5， 365， 102號中所揭示，其整合一溝渠 DMOS電晶體有不利處，因爲蕭基阻障整流器之M〇S 溝渠係被塡充以金屬，所以，部份造成於溝渠區域中之金 屬覆蓋問題。現在，此困難藉由使用M C Μ (多晶片模組 )法，將溝渠D Μ〇S電晶體及Μ〇S溝渠蕭基阻障整流 器整合在一封裝中，而加以克服，但卻大量增加了此等裝 置之費用。 〔發明槪要〕 因此，於本技藝中有必要整合一MOS溝渠蕭基阻障 整流器與一溝渠MOS電晶體於單一基材上，而不會遭遇 上在溝渠區域之金屬覆蓋的問題。本發明符合此需要，藉 由提供一蕭基阻障整流器以一多晶矽氧化物半導體溝渠， 而不是先前技藝MOS (金氧半導體）溝渠及將之整合以 一溝渠D Μ〇S電晶體於一單一基材上。 更明確地說，依據本發明之一實施例，一積體電路係 被提供，其具有多數溝渠蕭基阻障整流器於一或多數整流 器區域中及多數溝渠D Μ 0 S電晶體於一或多數電晶體區 域中。該積體電路包含：（a)第一導電類型之基材；（ b)第一導電類型之磊晶層於該基材，其中該磊晶層具有 較基材爲低之摻雜位準；（c)多數第二導電類型之主體 區域於電晶體區域中之磊晶層內；（d )多數溝渠於該電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董) " -10- —.--------士 — (請先閲讀背面之注意事項再填寫本頁) 訂 線 506130 經濟部智慧財產局8工消費合作社印製 A7 B7五、發明説明（8 ) 晶體區域及整流器區域中之磊晶層內；（e )第一絕緣層 ，其沿著溝渠排列；（f ) 一多晶矽導體於諸溝渠內並在 該第一絕緣層上；（g)多數第一導電類型之源區域於該 主體區域內，在接近溝渠的位置處；（h ) —第二絕緣層 於該電晶體區域中之摻雜多晶矽層中；及（i ) 一電極層 ，於電晶體區域及整流器區域上。 一電極層係較佳提供在相對於主體區之基材的表面上 〇 較佳地，基材係爲摻η基材，第一絕緣層係爲二氧化 矽層，及第二絕緣層係爲硼磷矽玻璃層。 依據本發明之另一實施例，一積體電路包含：（a) 多數溝渠蕭基阻障整流器及（b )多數溝渠D Μ〇S電晶 體。於本實施例中，溝渠蕭基阻障整流器及溝渠D Μ 0 S 電晶體係被整合於一共同基材上，及相關於溝渠蕭基阻障 整流器及溝渠D Μ 0 S電晶體之溝渠係被塡充以多晶矽。 較佳地，溝渠蕭基阻障整流器及溝渠D Μ 0 S電晶體 係由一共同氧化物層及一安置在該氧化物層上之共同多晶 矽層所製造。較佳地，該溝渠蕭基阻障整流器及溝渠 DMOS電晶體係使用一共同基材，一共同嘉晶層安置於 該基材上，一共同氧化物層安置於該磊晶層上，及一共同 多晶矽層安置於該氧化物層上加以製造。 另外，溝渠蕭基阻障整流器之陽極及溝渠D Μ 0 S電 晶體之源極較佳係共用一共同電極，及溝渠蕭基阻障整流 器之陰極及溝渠D Μ 0 S電晶體之汲極係較佳共用一共同 —---ϊ------— (請先閲讀背面之注意事項再填寫本頁) 訂 -線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 506130 經濟部智慧財產局員工消費合作社印製 A7 ___ B7 _五、發明説明（9 ) 電極。 依據本發明之另一實施例，描述出一種用以製造一積 體電路的方法，該積體電路包含多數溝渠阻障整流器，於 一或多數整流器區域內，以及，多數溝渠DΜ〇S電晶體 ，於一或多數電晶體區域內。該方法包含：（a)提供一 第一導電類型之基材；（b)形成一第一導電類型之磊晶 層於該基材上，其中該磊晶層具有較基材爲低之摻雜位準 ;(c )形成一或多數第二導電類型之主體區域於電晶體 區域中之磊晶層內；（d )形成多數溝渠於該電晶體區域 及整流器區域中之磊晶層內；（e )形成第一絕緣層，其 沿著溝渠排列；（f )形成一多晶矽導體於諸溝渠內並在 該第一絕緣層上；（g)形成多數第一導電類型之源區域 於該主體區域內並接近諸溝渠；（h )形成一第二絕緣層 於該電晶體區域中之摻雜多晶矽層中；及（i )形成一電 極層，於電晶體區域及整流器區域上。 另外，一電極層係較佳形成在相對於主體區域之基材 的表面上。 依據幾項較佳實施例：（a )形成主體區域之步驟包 含形成一有圖案罩幕層於磊晶層上及佈植及擴散一摻雜物 至該磊晶層；（b)形成溝渠的步驟包含形成有圖案罩幕 層於磊晶層上並蝕刻經過罩幕層之溝渠；（c )形成源極 區之步驟包含形成一有圖案罩幕層並佈植及擴散一摻雜物 至主體區域；（d)形成第二絕緣層於該電晶體區域中之 多晶矽上的步驟包含沉積一 B P S G層於至少電晶體區域 — ：---；------— (請先閱讀背面之注意事項再填寫本頁)
、1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ：297公釐） -12 - 506130 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（10 ) 上，形成有圖案罩幕層於該BPSG層上，及鈾刻於區域 中未爲有圖案罩幕層所覆蓋之B P S G層。 本發明有利於其提供一產品，其中一溝渠蕭基阻障整 流器係與一溝渠D Μ 0 S電晶體整合於單一基材上，及其 製造方法。結果，此等裝置可以更容易製造並比所有可能 之成本爲低之成本製造。 本發明之其他實施例及優點將爲熟習於此技藝者硏讀 以下之詳細說明，實例及申請專利範圍而加以了解。 〔圖式之簡要說明〕 第1圖爲先前技藝之Μ〇S溝渠蕭基阻障整流器的剖 面圖。 第2 Α圖爲一傳統溝渠DM〇S電晶體之平面圖。 第2 B圖爲於傳統電晶體中之個別格之放大平面圖。 第2 C圖爲示於第2 A及2 B圖之DM〇S電晶體之 沿著第2 B圖之線A — A ’所取之剖面圖。 第3 A圖爲先前技藝之溝渠D Μ〇S電晶體之一部份 的示意圖，其作動爲如同具有一內建主體二極體Db。 第3B圖爲一電路圖，其包含第3A圖結構之等效電 路。所示電流係當開關S !爲導通（ο η )狀態及開關S 2 爲關閉（〇 f f )狀態。 第3 C圖爲於時間T i，T 2，T 3 , T 4及T 5時，驅 動開關S i及S 2 (示於第3 B圖）之兩控制信號。 第3 D圖爲當開關S i及S 2爲關閉狀態時，第3 B圖 — Ί — Η-----t (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 506130 A7 ___B7__五、發明説明（1彳） 之電路的電流圖。 第3 E圖爲當開關S i爲關閉狀態及S 2爲導通狀態時 ，第3B圖之電路的電流圖。 第3 F圖爲在加入一蕭基阻障二極體後之第3 B圖之 電路圖。 第4圖爲本發明之組合溝渠D Μ〇S電晶體及溝渠蕭 基阻障整流器之一剖面圖。 第5 Α至5 J圖示出依據本發明之一實施例之製造一 組合溝渠D Μ〇S電晶體及溝渠蕭基阻障整流器之方法的 剖面圖。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 主要元件對照表 1 0 整流器 1 2 半導體基材 1 2 a 第一面 1 2 b 第二面 1 2 c 陰極區 1 2 d 漂移區 1 4 凸台 1 4 a， b 側邊 1 6 a , b 絕緣區 1 8 陽極電極 2 〇 陰極電極 1 2 〇 D Μ〇S結 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ；Ζ97公釐） -14- 506130 A7 B7 五、發明説明（彳2 ) 經濟部智慧財產局員工消費合作社印製 1 2 1 格 1 〇 〇 N + 基 材 1 0 4 η — 摻 雜 嘉 晶 層 1 1 6 主 體 區 1 2 4 溝 渠 1 3 〇 閘 氧 化 物 層 1 1 8 源 極 電 極 1 4 0 源 極 區 1 2 9 多 晶 矽 接 觸 2 〇 0 Ν + 基 材 2 0 2 η 一 摻 雜 嘉 晶 層 2 〇 4 Ρ 主 體 區 2 1 2 Ν + 2 2 〇 D Μ 〇 S 電 晶 /¾¾ ΤΒΓ 體區 2 2 2 整 流 2 5 〇 結 構 2 1 6 導 體 層 2 〇 6 氧 化 物 層 2 1 〇 多 晶 矽 2 1 4 硼 磷 矽 玻 璃 結 構 2 0 3 圖 案 罩 幕 層 2 0 7 溝 渠 2 0 5 罩 幕 部 份 2 1 1 有 圖 案 罩 幕 層 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15- 506130 A7 ____ B7 _ 五、發明説明（13 ) 215 有圖案光阻層 2 16 金屬接觸層 (請先閲讀背面之注意事項再填寫本頁) 218 金屬接觸層 〔本發明之詳細說明〕 本發明隨後將爹考附圖加以詳細說明，附圖中示出本 發明之較佳實施例。然而，本發明可以實施於各種不同形 式中，並且，不應認爲被限定於此所述之實施例。 第4圖爲本發明之一實施例，顯示出一組合溝渠 D Μ〇S電晶體及溝渠蕭基阻障整流器結構2 5 0。結構 2 5 0具有D Μ〇S電晶體裝置於D Μ〇S電晶體區 2 2 0內並具有蕭基阻障整流器裝置於整流區域2 2 2內 。於此實施例中，結構2 5 0包含一 Ν +基材2 〇 0 ,其 上成長有一輕摻雜η之磊晶層202，其作爲用於 D Μ 0 S電晶體裝置之汲極及用於整流器裝置之陰極/漂 移區。導電層2 1 8作爲用於DM〇S電晶體裝置之共同 汲極接觸及作爲來自整流器裝置之共同陰極電極。 經濟部智慧財產局資工消費合作社印製 在摻雜N磊晶層2 0 2之部份內，相反導電型之？主 體區2 0 4作爲用於DM〇S電晶體裝置之閘極區。N + 區2 1 2也提供作爲用於D M〇S電晶體裝置之源極。 導電層216作爲用於DMOS電晶體裝置之共同源 極接觸，將源極（即N+區2 1 2 )彼此短路。導電層 2 1 6作爲用於整流裝置之陽極電極。 提供了被對齊氧化物層2 0 6並被塡充以多晶矽層 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " -16- 506130 A7 _B7 _ 五、發明説明（14 ) (請先閱讀背面之注意事項再填寫本頁) 2 1 〇之溝渠區。在整流器裝置內，溝渠區創造了凸台結 構，於這些作用間，造成了增加之逆阻擋電壓。應注意的 是，多晶矽2 1 〇係被短路至用於整流裝置之導電層 216 (陽極）。 塡充溝渠206， 210作爲用於溝渠DMOS電晶 體裝置之閘電極。相反於整流裝置，多晶矽2 1 0係藉由 BPSG (硼磷矽玻璃）結構2 14加以與導電層2 1 6 (源極接觸）絕緣，允許閘極及源極予以個別地偏壓。 第5 A至5 J圖顯示予以執行以形成如第4圖所示之 具有內藏溝渠蕭基整流器2 5 0之溝渠DM〇S電晶體之 步驟。 參考第5A圖，一摻雜N之磊晶層202係顯示成長 於傳統之摻N+結構2 0 0上。對於一 3 0伏溝渠 CMOS電晶體裝置，磊晶層係典型厚度爲5·5微米。 經濟部智慧財產局Μ工消費合作社印製 隨後，一光阻罩幕處理係被用以形成有圖案罩幕層 203。有圖案罩幕層203界定P主體204,其係如 第5 B圖所不藉由佈植及擴散處理形成。例如，p主體區 可以以5 · 5 X 1 0 1 3每立方公分之劑量，佈植於4 0至 6〇keV。P主體區204界定該裝置之DMOS電晶 體區2 2 0。結構2 5 0之整流區2 2 2並未提供此一 P 主體區。 有圖案罩幕層2 0 3然後藉由本技藝中已知之適當方 ^去加以去除。罩幕部份2 〇 5然後如於第5 C圖地提供。 罩幕部份界定如於第5 D圖之溝渠2 0 7之位置。溝渠係 本紙張尺度適用中國國家標準（CNS) Α4規格（21〇χ 297公瘦） -17- 506130 A7 __ _B7_ 五、發明説明（15 ) 較隹經由於罩幕部份2 0 5間之開口，藉由活性離子鈾刻 法加以乾蝕刻，其係典型蝕刻至範圍由1 · 5至2 · 5微 (請先閲讀背面之注意事項再填寫本頁) 米的深度。 罩幕部份2 0 5然後被去除，如於第5 E圖所示，及 一氧化物層2 0 6係典型藉由熱氧化，而形成於整個結構 之表面上。對於層206，氧化物厚度範圍係由500至 8 0 0埃。隨後，使用本技藝中已知之技術，例如C V D ，以將表面覆蓋（及溝渠塡充）以多晶矽2 1 0 ,即多結 晶矽，以提供如於第5 F圖所示之結構。多晶矽2 1 0係 較佳被摻雜以降低其電阻率，典型於約2 0歐姆/米之大 小。摻雜也可以執行，例如於以氯化磷C V D時，或以砷 或磷加以佈植。 多晶矽2 1 0係然後藉由例如活性離子蝕刻（R I E )加以蝕刻，以使在溝渠內之厚度最佳化並曝露出氧化物 層206之部份，如同於第5G圖所示。 經濟部智慧財產局員工消費合作社印製 再者，一光阻罩幕處理係被使用以形成如於第5 Η圖 中所示之有圖案罩幕層2 1 1。有圖案罩幕層2 1 1界定 在DM OS電晶體區2 2 0內之源極區2 1 2。源極區 2 1 2典型經由一佈植及擴散處理加以形成。例如，源極 區2 1 2可以以8 0 k eV佈植砷至8x1 〇15至 1 . 2xl 016每立方公分之濃度。於佈植後，砷被擴散 至約0 . 5微米的深度。 有圖案罩幕層211然後藉由本技藝中已知之適當技 術加以去除。隨後，B P S G (硼磷矽玻璃）層2 1 4係 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18 - 506130 A 7 ______B7___ 五、發明説明（16 ) (請先閲讀背面之注意事項再填寫本頁) 例如藉由PECVD而形成於整個結構上，並提供以有圖 案光阻層2 1 5。該結構係然後典型藉由R I E加以蝕刻 ，以去除於這些區域中未被覆蓋以光阻層215之 BPSG層214及氧化物層206,如同於第5 1圖所 不° 光阻層2 1 5係如同本技藝所知，典型藉由R I E， 隨後B P S G迴銲，及迴銲後蝕刻步驟加以去除。最後， 該結構係藉由一金屬濺鍍步驟，以被提供以金屬接觸層 2 1 6，如同於第5 J圖所示。也同時被顯示提供有一金 屬接觸層2 1 8，以完成該裝置。 雖然各種實施例已經於此加以詳細顯示及說明，但可 以了解的是，本發明之修改及變化仍爲以上技術所覆蓋並 仍在隨附之申請專利範圍內而未脫離本發明之精神及範圍 。例如，本發明之方法可以用以形成一結構，其中各種半 導體區的導電型係與所述相反者。 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 19-

Claims (1)

  1. 506130 經濟部智慧財產局員工消黄合作社印製 A8 B8 C8 D8六、申請專利範圍 1·一種製造一積體電路的方法，該積體電路包含多 數溝渠蕭基阻障整流器於一或多數整流區內及多數溝渠D Μ〇S電晶體於一或多數電晶體區內，該方法包含： 提供一第一導電類型之基材； 形成一第一導電類型之磊晶層於該基材上，其中該磊 晶層具有較基材爲低之摻雜位準； 形成一或多數第二導電類型之主體區域於電晶體區域 中之嘉晶層內； 形成多數溝渠於該電晶體區域及整流器區域中之磊晶 層內； ， 形成第一絕緣層，其沿著溝渠排列； 形成一多晶矽導體於諸溝渠內並在該第一絕緣層上； 形成多數第一導電類型之源極區域於該主體區域內並 接近諸溝渠； 形成一第二絕緣層於該電晶體區域中之多晶矽層中； 及 形成一電極層，於電晶體區域及整流器區域上。 2 .如申請專利範圍第1項所述之方法，其中該形成 主體區之步驟包含形成一有圖案罩幕層於該嘉晶層上，並 將一摻雜物佈植及擴散入該磊晶層的步驟。 3 .如申請專利範圍第1項所述之方法，其中該形成 溝渠的步驟包含形成一有圖案罩幕層於該磊晶層上及蝕刻 該等溝渠穿過該罩幕層之步驟。 4 ·如申請專利範圍第1項所述之方法，其中該形成 本紙張尺度適用中國國家梂準（CNS ) Α4規格（210X297公釐） 0 |#|9 ϋϋ ·ϋ*τ - ------- (請先閲讀背面之注意事項再填寫本頁) 訂 P. -?0- 506130 A8 B8 C8 D8 六、申請專利範圍 源極區的步驟包含形成一有圖案罩幕層及將一摻雜物佈植 及擴散入該主體區的步驟。 (請先閱讀背面之注意事項再填寫本頁) 5 ·如申請專利範圍第1項所述之方法，其中該形成 第二絕緣層於該電晶體區之多晶矽層上之步驟包含步驟有 :將一 B P S G層沉積於至少該電晶體區上，形成一有圖 案罩幕層於該BPSG層上，及鈾刻BPSG層中未被覆 蓋以有圖案罩幕層之區域。 6 ·如申請專利範圍第1項所述之方法，更包含在基 材之相對於主體區域之表面上，形成一電極層。 7·—種積體電路，具有多數溝渠蕭基阻障整流器於 一或多數整流器區域中及多數溝渠D Μ〇S電晶體於一或 多數電晶體區域中，該積體電路包含： 第一導電類型之基材； 第一導電類型之磊晶層於該基材，其中該晶晶層具有 較基材爲低之摻雜位準； 多數第二導電類型之主體區域於電晶體區域中之磊晶 層內； 經濟部智慧財產局員工消費合作社印製 多數溝渠於該電晶體區域及整流器區域中之磊晶層內 j 第一絕緣層，其沿著溝渠排列； 一多晶矽導體於諸溝渠內並在該第一絕緣層上； 多數第一導電類型之源極區域於該主體區域內，在接 近溝渠的位置處； 一第二絕緣層於該電晶體區域中之摻雜多晶矽層中； 本紙張尺度適用中國國家標準（CNS ) Α4说格（210 X 297公釐） -91 . 506130 A8 B8 C8 D8 六、申請專利範圍 及 一電極層，於電晶體區域及整流器區域上。 8 ·如申請專利範圍第7項所述之積體電路，其中該 基材爲接雑π基材。 9 ·如申請專利範圍第7項所述之積體電路，其中該 第一絕緣層係爲一二氧化矽層。 1 0 ·如申請專利範圍第7項所述之積體電路，其中 該第二絕緣層係爲一硼磷矽玻璃層。 1 1 ·如申請專利範圍第7項所述之積體電路，更包 含一電極層於該基材相對於主體區域之表面上。 12·—種積體電路包含： 多數溝渠蕭基阻障整流器及 多數溝渠D Μ〇S電晶體，其中該溝渠蕭基阻障整流 器及溝渠D Μ〇S電晶體係被整合於一共同基材上，及相 關於溝渠蕭基阻障整流器及溝渠D Μ ◦ S電晶體之溝渠係 被塡充以多晶矽。 1 3 ·如申請專利範圍第1 2項所述之積體電路，·其 中該溝渠蕭基阻障整流器及溝渠D Μ 0 S電晶體係由一共 同氧化物層及一安置在該氧化物層上之共同多晶矽層所製 造。 1 4 ·如申請專利範圍第1 2項所述之積體電路，其 中該溝渠蕭基阻障整流器及溝渠D Μ〇S電晶體係使用一 共同基材，一共同磊晶層安置於該基材上，一共同氧化物 層安置於該磊晶層上，及一共同多晶矽層安置於該氧化物 本紙張尺度適用中國國家梂準（CNS ) A4说格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、1Τ. 經濟部智慧財產局員工消費合作社印製 -22- 506130 A8 B8 C8 D8 々、申請專利範圍 層上加以製造。 1 5 .如申請專利範圍第1 4項所述之積體電路，其 中該溝渠蕭基阻障整流器之陽極及溝渠D Μ 0 S電晶體之 源極共用一共同電極，及其中該溝渠蕭基阻障整流器之陰 極及溝渠DM〇S電晶體之汲極共用一共同電極。 (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經齊部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -23-
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