CN110676307B - 肖特基二极管的制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 6
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims abstract description 126
- 229910001195 gallium oxide Inorganic materials 0.000 claims abstract description 126
- 229910052751 metal Inorganic materials 0.000 claims abstract description 95
- 239000002184 metal Substances 0.000 claims abstract description 95
- 238000000034 method Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 10
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910005191 Ga 2 O 3 Inorganic materials 0.000 claims description 5
- 238000001704 evaporation Methods 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 8
- 239000000463 material Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 241001354791 Baliga Species 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
- H01L29/66212—Schottky diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及半导体领域，特别涉及一种肖特基二极管的制备方法。该方法包括：在衬底上外延第一n型氧化镓层；制备再生长掩膜层；其中，所述再生长掩膜层位于待制备的凹槽结构所对应的区域；制备再生长掩膜层后，外延第二n型氧化镓层；制备第一阳极金属层；将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构；淀积绝缘介质层；将第一区域的绝缘介质层去除，保留第二区域的绝缘介质层，其中，所述第一区域位于所述第一阳极金属层所对应的区域范围内，所述第二区域包括所述凹槽结构所对应的区域。上述方法可以将阳极金属和凹槽完全对齐且可精准控制凹槽深度。
Description
技术领域
本发明涉及半导体领域，特别涉及一种肖特基二极管的制备方法。
背景技术
随着半导体器件应用在越来越多的技术领域，传统硅基等窄禁带半导体二极管遭遇到了诸多挑战，其中击穿电压难以满足要求日益增长的需求，成为影响进一步提升器件性能的关键因素之一。氧化镓(Ga2O3)与以SiC、GaN为代表的第三代半导体材料相比较，具有更宽的禁带宽度，击穿场强相当于Si的20倍以上，SiC和GaN的2倍以上，从理论上说，在制造相同耐压的二极管器件时，器件的导通电阻可降为SiC的1/10、GaN的1/3，Ga2O3材料的巴利伽优值是SiC的18倍、GaN材料的4倍以上，因此Ga2O3是一种性能优异的适于功率器件和高压开关器件制备的宽禁带半导体材料。
宽禁带氧化镓肖特基二极管具有高击穿、低导通电阻等优势，但是镜像力致势垒降低限制了氧化镓肖特基二极管特性的击穿电压与导通特性。现有的具有凹槽结构的肖特基二极管可将表面电场峰值引入体内，一定程度上降低了镜像力导致的势垒降低效应的影响，从而提高了击穿电压，改善了导通特性。然而，现有方法在制作凹槽结构时，难以使阳极金属和凹槽完全对准且难以精准控制凹槽的深度。
发明内容
有鉴于此，本发明实施例提供了一种肖特基二极管的制备方法，以解决现有的制作具有凹槽结构的肖特基二极管的方法难以使阳极金属与凹槽完全对准和难以精准控制凹槽的深度的问题。
本发明实施例提供了一种肖特基二极管的制备方法，包括：
在衬底上外延第一n型氧化镓层；
在所述第一n型氧化镓层上制备再生长掩膜层；其中，所述再生长掩膜层位于待制备的凹槽结构所对应的区域；
制备再生长掩膜层后，外延第二n型氧化镓层；
在所述第二n型氧化镓层上制备第一阳极金属层；
将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构；
在形成凹槽结构后，淀积绝缘介质层；
将第一区域的绝缘介质层去除，保留第二区域的绝缘介质层，其中，所述第一区域位于所述第一阳极金属层所对应的区域范围内，所述第二区域包括所述凹槽结构所对应的区域；
制备正面第二阳极金属层和背面阴极金属层。
可选的，在衬底上外延第一n型氧化镓层之前，还包括：
在衬底上外延第三n型氧化镓层；其中，所述第一n型氧化镓层的掺杂浓度小于所述第三n型氧化镓层的掺杂浓度。
可选的，所述在所述第一n型氧化镓层上制备再生长掩膜层，包括：
通过光刻和湿法腐蚀将待制备的凹槽结构所对应的区域以外的掩膜层去除，使待制备的凹槽结构所对应的区域的掩膜层形成再生长掩膜层。
可选的，所述再生长掩膜层包括SiO2、Si3N4、Al2O3、HfO2和MgO中的任意一种。
可选的，所述第二n型氧化镓层的掺杂浓度小于或等于所述第一n型氧化镓层的掺杂浓度；
当所述第二n型氧化镓层为从上至下浓度增加的多层结构时，最下层的n型氧化镓层的掺杂浓度小于或等于所述第一n型氧化镓层的掺杂浓度。
可选的，H1/H2>N1
或者，H1-H2>N2
其中，H1为所述再生长掩膜层的厚度和所述第一阳极金属层的厚度之和，H2为所述第二n型氧化镓层的厚度，N1为第一预设数值，N2为第二预设数值
可选的，所述将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构，包括：
将制备了第一阳极金属层的外延片投入预设溶液中，直至将所述再生长掩膜层去除，其中，所述预设溶液为所述再生长掩膜层的腐蚀液。
可选的，所述绝缘介质层包括SiO2、Si3N4、AlN、HfTiO、Sc2O3、Ga2O3、Al2O3、HfO2、SiNO和MgO中的任意一种。
可选的，所述将第一区域的绝缘介质层去除，包括：
通过光刻和刻蚀工艺去除第一区域的绝缘介质层，使位于所述凹槽结构两侧的所述第一阳极金属层均有部分不被所述绝缘介质层覆盖。
可选的，所述制备正面第二阳极金属层，包括：
在将第一区域的绝缘介质层去除后，蒸发第二阳极金属层，所述第二阳极金属层连接位于所述凹槽结构两侧的第一阳极金属层。
本发明实施例在制备肖特基二极管时，在第一n型氧化镓层上制备再生长掩膜层，且再生长掩膜层和待制备的凹槽结构所在的区域相对应。在第一n型氧化镓层和再生长掩膜层上外延第二n型氧化镓层后，先在所述第二n型氧化镓层上制备第一阳极金属层，再将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层同时去除，从而形成具有凹槽结构的轻掺漂移层，且阳极金属和凹槽完全对准。同时，由于生长的第二n型氧化镓层的厚度即为凹槽的深度，因此可以通过控制生长的第二n型氧化镓层的厚度精准控制凹槽的深度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的肖特基二极管的制备方法流程示意图；
图2是本发明实施例提供的在衬底上外延第一n型氧化镓层后的剖面结构示意图；
图3是本发明实施例提供的在第一n型氧化镓层上制备再生长掩膜层后的剖面结构示意图；
图4是本发明实施例提供的外延第二n型氧化镓层后的剖面结构示意图；
图5是本发明实施例提供的在第二n型氧化镓层上制备第一阳极金属层后的剖面结构示意图；
图6是本发明实施例提供的形成凹槽结构后的剖面结构示意图；
图7是本发明实施例提供的淀积绝缘介质层后的剖面结构示意图；
图8是本发明实施例提供的将第一区域的绝缘介质层去除后的剖面结构示意图；
图9是本发明实施例提供的制备制备正面第二阳极金属层和背面阴极金属层后的剖面结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下对照附图并结合实施例，对本发明做进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1是本发明实施例提供的肖特基二极管的制备方法流程示意图，参示图1，该肖特基二极管的制备方法可以包括：
步骤S101，在衬底上外延第一n型氧化镓层。
本发明实施例中，衬底可以为N型重掺杂的氧化镓衬底。第一n型氧化镓层可以通过掺杂Si或Sn实现，第一n型氧化镓层的厚度根据实际需求进行设定。
步骤S102，在所述第一n型氧化镓层上制备再生长掩膜层；其中，所述再生长掩膜层位于待制备的凹槽结构所对应的区域。
本发明实施例中，为了在后续步骤中控制凹槽深度并使阳极金属和凹槽完全对准，采用再生长的方法制作具有凹槽结构的漂移区。首先在待制备的凹槽结构所对应的区域制备再生长掩膜层。
步骤S103，制备再生长掩膜层后，外延第二n型氧化镓层。
本发明实施例中，在制备好的再生长掩膜层上和第一n型氧化镓层外延第二n型氧化镓层，用于在后续步骤中形成具有凹槽结构的漂移区。
步骤S104，在所述第二n型氧化镓层上制备第一阳极金属层。
本发明实施例中，在形成凹槽结构之前，先在制备好的第二n型氧化镓层上蒸发第一阳极金属层；现有的方法中，在形成凹槽结构后再制备阳极金属，由于工艺限制，阳极金属和凹槽结构难以完全对准，不利于提升器件的击穿电压和导通特性。
步骤S105，将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构。
本发明实施例中，由于在形成凹槽结构之前，先在制备好的第二n型氧化镓层上蒸发第一阳极金属层，可以通过光刻和刻蚀等工艺将第二n型氧化镓层和再生长掩膜层上方的第一阳极金属层同时去除，因为是同时去除，因此剩余的第一阳极金属层和去除形成的凹槽的边缘完全对齐，进一步提升了器件的击穿电压和导通特性。同时，剩余的第二n型氧化镓层的厚度构成了凹槽的深度，因此可以通过控制生长的第二n型氧化镓层的厚度精准控制凹槽的深度。
步骤S106，在形成凹槽结构后，淀积绝缘介质层。
本发明实施例中，在器件正面淀积绝缘介质层，其中绝缘介质层的材料可以根据实际情况进行选择，用于使器件的表面不存在欧姆接触。
步骤S107，将第一区域的绝缘介质层去除，保留第二区域的绝缘介质层，其中，所述第一区域位于所述第一阳极金属层所对应的区域范围内，所述第二区域包括所述凹槽结构所对应的区域。
本发明实施例中，为了在后续步骤中使凹槽两侧的第一阳极金属层连通，且在凹槽区域不存在欧姆接触，形成金属阳极，可以将第一阳极金属层所对应的区域范围内的部分绝缘介质层去除，暴露此区域对应的第一阳极金属层的表面。也可以去除凹槽结构所对应的区域之外的全部绝缘介质层，但是在实际操作中存在一定工艺误差，难以操作。
步骤S108，制备正面第二阳极金属层和背面阴极金属层。
本发明实施例中，在器件正面制备第二阳极金属层，使使凹槽两侧的第一阳极金属层连通，形成形成金属阳极，且在凹槽区域不存在欧姆接触。在器件背面制备阴极金属层。其中制作阴极金属层的步骤可以在步骤S105中形成凹槽结构后的任意一步。
本发明实施例在制备肖特基二极管时，在第一n型氧化镓层上制备再生长掩膜层，且再生长掩膜层和待制备的凹槽结构所在的区域相对应。在第一n型氧化镓层和再生长掩膜层上外延第二n型氧化镓层后，先在所述第二n型氧化镓层上制备第一阳极金属层，再将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层同时去除，从而形成具有凹槽结构的轻掺漂移层，且阳极金属和凹槽完全对准。同时，由于生长的第二n型氧化镓层的厚度即为凹槽的深度，因此可以通过控制生长的第二n型氧化镓层的厚度精准控制凹槽的深度。
一些实施例中，参示图2，在衬底上外延第一n型氧化镓层之前，还可以包括：在衬底上外延第三n型氧化镓层；其中，所述第一n型氧化镓层的掺杂浓度小于所述第三n型氧化镓层的掺杂浓度。
本发明实施例中，在衬底201上外延第一n型氧化镓层202之前，首先在衬底201上外延第三n型氧化镓层203；其中，使第一n型氧化镓层202的掺杂浓度小于第三n型氧化镓层203的掺杂浓度，更有利于实现耐高压。
一些实施例中，参示图3，所述在所述第一n型氧化镓层上制备再生长掩膜层，可以包括：在所述第一n型氧化镓层上淀积掩膜层；通过光刻和湿法腐蚀将待制备的凹槽结构所对应的区域以外的掩膜层去除，使待制备的凹槽结构所对应的区域的掩膜层形成再生长掩膜层。
本发明实施例中，可以先在第一n型氧化镓层202上沉淀掩膜层，再通过光刻和湿法腐蚀将待制备的凹槽结构所对应的区域以外的掩膜层去除，在待备的凹槽结构所对应的区域的掩膜层即为再生长掩膜层204。
一些实施例中，参示图3，所述再生长掩膜层可以包括SiO2、Si3N4、Al2O3、HfO2和MgO中的任意一种。
本发明实施例中，再生长掩膜层204的材料选择可以根据实际需求进行选择，可以为SiO2、Si3N4、Al2O3、HfO2或MgO等材料。
一些实施例中，参示图4，所述第二n型氧化镓层的掺杂浓度小于或等于所述第一n型氧化镓层的掺杂浓度；当所述第二n型氧化镓层为从上至下浓度增加的多层结构时，最下层的n型氧化镓层的掺杂浓度小于或等于所述第一n型氧化镓层的掺杂浓度。
本发明实施例中，在制备再生长掩膜层204后，外延第二n型氧化镓层205。为了提高击穿电压，改善导通特性，使第二n型氧化镓层205和第一n型氧化镓层均为低掺杂氧化镓层，且第二n型氧化镓层205的掺杂浓度小于或等于第一n型氧化镓层202的掺杂浓度；其中，当第二n型氧化镓层205的掺杂浓度等于第一n型氧化镓层202的掺杂浓度时为最佳设置。或者，第二n型氧化镓层205为从上至下浓度增加的多层结构，此时最下层的n型氧化镓层的掺杂浓度小于或等于第一n型氧化镓层202的掺杂浓度；其中当最下层的n型氧化镓层的掺杂浓度等于第一n型氧化镓层202的掺杂浓度时为最佳设置。
一些实施例中，参示图5，H1/H2>N1或者H1-H2>N2，其中，H1为所述再生长掩膜层的厚度和所述第一阳极金属层的厚度之和，H2为所述第二n型氧化镓层的厚度，N1为第一预设数值，N2为第二预设数值。
本发明实施例中，可以设置再生长掩膜层204的厚度、第二n型氧化镓层205的厚度和第一阳极金属层206的厚度满足一定的预设条件，此预设条件可以为再生长掩膜层204的厚度远大于第二n型氧化镓层205的厚度与第一阳极金属层206的厚度之和。例如再生长掩膜层204的厚度是第二n型氧化镓层205的厚度与第一阳极金属层206的厚度之和的5倍以上，即N1＝5。或者，再生长掩膜层204的厚度比第二n型氧化镓层205的厚度与第一阳极金属层206的厚度之和大N2以上，N2根据实际需要进行设置。
一些实施例中，参示图6，所述将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构，可以包括：将制备了第一阳极金属层的外延片投入预设溶液中，直至将所述再生长掩膜层去除，其中，所述预设溶液为所述再生长掩膜层的腐蚀液。
本发明实施例中，当再生长掩膜层204的厚度、第二n型氧化镓层205的厚度和第一阳极金属层206的厚度满足上文所述的预设条件时，由于第二n型氧化镓层205的厚度与第一阳极金属层206的厚度之和相对于再生长掩膜层204的厚度足够小，因此可以采用湿法腐蚀法将再生长掩膜层204腐蚀去除。本实施例中，将图5中的器件投入再生长掩膜层204的腐蚀液中，通过湿法腐蚀就可以将再生长掩膜层204去除，同时再生长掩膜层204上方对应的第二n型氧化镓层205部分和对应的第一阳极金属层206部分，也和再生长掩膜层204一同剥离，形成如图6所示的具有凹槽结构的漂移层。使用刻蚀形成凹槽时会对漂移层的材料造成损伤，而采用湿法腐蚀法将再生长掩膜层204去除形成凹槽，可以避免对漂移层的材料造成损伤，更有利于提升器件的击穿特性和导通特性。
一些实施例中，参示图7，所述绝缘介质层可以包括SiO2、Si3N4、AlN、HfTiO、Sc2O3、Ga2O3、Al2O3、HfO2、SiNO和MgO中的任意一种。
本发明实施例中，通过PECVD工艺或溅射工艺制备绝缘介质层207；其中，绝缘介质层207可以根据实际情况选用SiO2、Si3N4、AlN、HfTiO、Sc2O3、Ga2O3、Al2O3、HfO2、SiNO或MgO等材料。
一些实施例中，参示图8，所述将第一区域的绝缘介质层去除，可以包括：通过光刻和刻蚀工艺去除第一区域的绝缘介质层，使位于所述凹槽结构两侧的所述第一阳极金属层均有部分不被所述绝缘介质层覆盖。
本发明实施例中，为了在后续步骤中使凹槽两侧的第一阳极金属层206连通，且在凹槽区域不存在欧姆接触，形成金属阳极，需要露出使第一阳极金属层206的表面，使其不被绝缘介质层207覆盖。在实际操作中，在去除第一阳极金属层206表面的绝缘介质层207时，为了避免工艺过程中因为误差对凹槽结构对应的绝缘介质层207部分造成损伤，可以选择只去除第一阳极金属层206的表面的部分绝缘介质层207，使凹槽结构两侧的第一阳极金属层206均有部分不被所述绝缘介质层207覆盖即可。上述去除方法可以在提高工艺流程的容错率，提高了制备肖特基二极管的可靠性。经过本实施例提供的处理方法，形成如图8所示的器件结构。
一些实施例中，参示图9，所述制备正面第二阳极金属层，可以包括：在将第一区域的绝缘介质层去除后，蒸发第二阳极金属层，所述第二阳极金属层连接位于所述凹槽结构两侧的第一阳极金属层。
本发明实施例中，在如图8所示的器件结构的正面上蒸发第二阳极金属层208，使第二阳极金属层208连接位于凹槽结构两侧的第一阳极金属层207，从而使第一阳极金属层207和第二阳极金属层208形成在凹槽区域不存在欧姆接触的金属阳极，其中，第一阳极金属层207和第二阳极金属层208可以是Ti/Au合金和Ti/Al/Ni/Au合金中的任意一种。
一些实施例中，参示图9，制备背面阴极金属209。在另一些实施例中，制备背面阴极金属209可以在步骤S105后的任意一步。
本发明实施例提供的制备肖特基二极管的制备方法，在衬底上外延第一n型氧化镓层之前，首先在衬底上外延第三n型氧化镓层，使去除再生长掩膜层后的第二n型氧化镓层、第一n型氧化镓层和三n型氧化镓层共同构成具有凹槽结构的漂移区，且第一n型氧化镓层的掺杂浓度小于第三n型氧化镓层的掺杂浓度，第二n型氧化镓层的掺杂浓度小于或等于第一n型氧化镓层的掺杂浓度，或者第二n型氧化镓层为从上至下浓度增加的多层结构，此时最下层的n型氧化镓层的掺杂浓度小于或等于第一n型氧化镓层的掺杂浓度，上述方法形成的掺杂浓度变化的漂移区更利于提高击穿电压，改善导通特性。在第一n型氧化镓层上制备再生长掩膜层，且再生长掩膜层和待制备的凹槽结构所在的区域相对应。在第一n型氧化镓层和再生长掩膜层上外延第二n型氧化镓层，在第二n型氧化镓层上制备第一阳极金属层，本发明提供的一些实施例中，再生长掩膜层的厚度远大于第二n型氧化镓层的厚度与第一阳极金属层的厚度之和，可以通过湿法腐蚀再生长掩膜层，同时再生长掩膜层上方对应的第二n型氧化镓层和第一阳极金属层一同被剥离，形成阳极金属和凹槽完全对准的凹槽漂移区结构，且避免了使用刻蚀形成凹槽时对漂移层的材料造成损伤。同时，由于生长的第二n型氧化镓层的厚度即为凹槽的深度，因此可以通过控制生长的第二n型氧化镓层的厚度精准控制凹槽的深度。本发明实施例提供的肖特基二极管的制备方法解决了制作具有凹槽结构的肖特基二极管的方法难以使阳极金属与凹槽完全对准和难以精准控制凹槽的深度的问题。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种肖特基二极管的制备方法，其特征在于，包括：
在衬底上外延第一n型氧化镓层；
在所述第一n型氧化镓层上制备再生长掩膜层；其中，所述再生长掩膜层位于待制备的凹槽结构所对应的区域；
制备所述再生长掩膜层后，外延第二n型氧化镓层；
在所述第二n型氧化镓层上制备第一阳极金属层；
将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构；
在形成凹槽结构后，淀积绝缘介质层；
将第一区域的绝缘介质层去除，保留第二区域的绝缘介质层，其中，所述第一区域位于所述第一阳极金属层所对应的区域范围内，所述第二区域包括所述凹槽结构所对应的区域；
制备正面第二阳极金属层和背面阴极金属层。
2.如权利要求1所述的肖特基二极管的制备方法，其特征在于，在衬底上外延第一n型氧化镓层之前，还包括：
在衬底上外延第三n型氧化镓层；其中，所述第一n型氧化镓层的掺杂浓度小于所述第三n型氧化镓层的掺杂浓度。
3.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述在所述第一n型氧化镓层上制备再生长掩膜层，包括：
通过光刻和湿法腐蚀将待制备的凹槽结构所对应的区域以外的掩膜层去除，使待制备的凹槽结构所对应的区域的掩膜层形成再生长掩膜层。
4.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述再生长掩膜层包括SiO2、Si3N4、Al2O3、HfO2和MgO中的任意一种。
5.如权利要求1所述的肖特基二极管的制备方法，其特征在于，
所述第二n型氧化镓层的掺杂浓度小于或等于所述第一n型氧化镓层的掺杂浓度；
当所述第二n型氧化镓层为从上至下浓度增加的多层结构时，最下层的n型氧化镓层的掺杂浓度小于或等于所述第一n型氧化镓层的掺杂浓度。
6.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述再生长掩膜层的厚度是所述第二n型氧化镓层的厚度与所述第一阳极金属层的厚度之和的5倍以上。
7.如权利要求6所述的肖特基二极管的制备方法，其特征在于，所述将所述再生长掩膜层、所述再生长掩膜层上方的所述第二n型氧化镓层和所述再生长掩膜层上方的所述第一阳极金属层去除，形成凹槽结构，包括：
将制备了第一阳极金属层的外延片投入预设溶液中，直至将所述再生长掩膜层去除，其中，所述预设溶液为所述再生长掩膜层的腐蚀液。
8.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述绝缘介质层包括SiO2、Si3N4、AlN、HfTiO、Sc2O3、Ga2O3、Al2O3、HfO2、SiNO和MgO中的任意一种。
9.如权利要求1所述的肖特基二极管的制备方法，其特征在于，所述将第一区域的绝缘介质层去除，包括：
通过光刻和刻蚀工艺去除第一区域的绝缘介质层，使位于所述凹槽结构两侧的所述第一阳极金属层均有部分不被所述绝缘介质层覆盖。
10.如权利要求9所述的肖特基二极管的制备方法，其特征在于，所述制备正面第二阳极金属层，包括：
在将第一区域的绝缘介质层去除后，蒸发第二阳极金属层，所述第二阳极金属层连接位于所述凹槽结构两侧的第一阳极金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910967615.4A CN110676307B (zh) | 2019-10-12 | 2019-10-12 | 肖特基二极管的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110676307A CN110676307A (zh) | 2020-01-10 |
| CN110676307B true CN110676307B (zh) | 2022-12-20 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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| CN201910967615.4A Active CN110676307B (zh) | 2019-10-12 | 2019-10-12 | 肖特基二极管的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110676307B (zh) |
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| Publication number | Publication date |
|---|---|
| CN110676307A (zh) | 2020-01-10 |
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