TW506115B - Semiconductor device - Google Patents

Description

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發明之所屬技術領域 本發明係關於半導體裝置。 習知技術 參照圖1 0乃至圖1 3說明習知半導體裝置之構成。此習知 半導體裝置係一種可電氣寫入及消除之非揮發性半導體記 憶裝置即NAND單元型EEPR0M，此EEPR0M之等效電路表示°於 圖10中’其佈置圖表示於圖11中’以圖11所示虛線A — a，'^ 斷時的斷面圖表示於圖12中，以圖11所示虛線Β — β，切斷日士 之斷面圖表示於圖13中。 $ NAND單元型EEPR0M如圖1〇所示，具有矩陣配置之複數個 NAND 單元部40^、4012、402i、4022。各NAND 單元部4〇r (i = l，2、j = l，2)係具有複數個記憶單元Mq、MC2、". . · MCn。各記憶單元MCi(i = l， ···！！）係由一於半導體基板上介 由絕緣膜7而積層浮動閘極6與控制閘極8之堆疊構造的電 晶體所構成（參照圖10、12)。並且，各NAND單元部内之複 數記憶單元Mq、· · · MCn，係形成一於相鄰者之間以源極/ 汲極共有的形態串聯連接的構造。 各NAND單元部40^( i = l，2、：ί·=1，2)係一端之汲極介由 選擇電晶體SDTh·而連接於位元線BLj，他端侧之源極介由 選擇電晶體SSTh·而連接於源極線SLj。又，源極線SL〆j = 1、2 )係成為擴散層線路（參照圖1 1、圖1 2 )。再者，於此 源極線S Lj (卜1、2 )上係形成源極線接觸4 4 (參照圖1 1、 12)。 又，併排於列方向之NAND單元部40u、4 02j(卜1、2)所連

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接之選擇電晶體SDTU·、SDL的源極传入 42i而連接於位元線BL〆參照圖1〇、u)。 卿 又，併排於橫方向之NAND單元部4n y[r c ]. i λ "、4〇i2的記憶單元 5(k=i、·..η)之控制閘極係連接於字元線WLk，併排於γ 方向之NMD單元部4〇21、4〇22的記憶 开排：二 制閘極，係連接於字元線WLk。 凡MCJk-l’ ...rO控 又，選擇電晶體SDTn、SB、之閘極係連接於選擇喰 ’選擇電晶體SDTZ1 'SDL之閘極係連接於

(苓照圖10)。 、 2 選擇電晶體SSTU、SST!2之閘極係連接於選擇線％ ，選 擇電晶體SSTZ1、SST22之閘極係連接於選擇線^ (來1昭'

10)。 2、U •又，NAND 單元部4(^.(1 = 1，2 ; J = l，2)、選擇電晶體81)1^ G — 1，2 ; J = 1，2)、SSTJiq，2 ; J = l，2)及矽氮化膜12 係被 g間絶緣膜2 2覆蓋’位元線B Li ( i = 1，2 )係形成於此層間絕 緣膜2 2上（參照圖1 2、1 3 )。

在此習知之EEPROM中，各記憶單元及選擇電晶體以及元 件分離區域4，係當形成接觸時，被成為阻隔絕緣膜之矽 氮化膜1 2所覆蓋。此係因可使位元線接觸及源極線接觸區 域（擴散層區域）的微細化，同時在由鄰接於接觸區域之氧 化矽所構成的元件分離區域4，層間絕緣膜2 2内之接觸例 如接觸422會突起，而可防止此接觸4 22與半導體基板2電氣 接觸（參照圖1 3 )。 又，習知之EEPROM的記憶單元如圖14所示，矽氮化膜12

第7頁 506115 五、發明説明（3) 與擴散層9上之石夕氧化膜5a之界面82，係形成於比浮動閘 極6與閘極絕緣膜5之界面84還更下側（半導體基板2側）。 如此，1習知之半導體裝置中，記憶單元係被氮化石夕膜 所覆蓋，此事係有以下之問題點。 f先，在ΕΕΡ_中’如圖14所示，資料寫入及消去時， 載體會通過問極絕緣膜5 ’故此载體之一部分在接近問極 Ϊίϊ:广二氮/匕膜12、及，此石夕氮化膜12與石夕氧化膜 此’相反於擴散層9表面之極性的載 擴散層9之寄生電阻會增大而電晶體之驅動 2怜一t:iNAND單兀型ΕΕΡ_中，係、介由擴散層9而 變隱早兀串七連接，故擴散層9電阻之增大有很大的影 i、咸：讲5 ΐ ’ §己憶單元之微細化，短通道效果降低，故 右减少擴散層之摻雜晉，上 成為微％化彳？大的π 这寄生包阻之增大會漸顯著， 復閘:的1^礙。又，在圖14中，符號10係為了修 :極力二造成之損傷，藉後氧化所形成之石夕氧化膜。 12 叙矽亂化祺12含有氫，故因此氫而接近矽氮化膜 之=極絕緣膜5會劣化，電晶體之信賴性會降低膜 發明之概要 導ϊΓΠίΐΐΠ:?成者，s的在於提供-種半 低。 其叮有政防止電晶體之驅動力及信賴性的降 t發明之半導體裝置，係具備:電晶體 所形成的間極絕緣膜及在此問極絕缘膜 斤开7成之問極電極以及在此問極電極兩側之元件區域： 506115

Yl备fR考號89124425 f/ 年厶月 曰 修正 日明 %發 之 成 形 所 式 方 之 層 散 擴 及 體 晶 電 覆 被 以 與 層 散 擴 的 成 形 乃高 ，之 度面 高表 之板 膜基 緣體 絕導 隔半 阻自 至且 面面 表界 板之 基極 體電 導極 半閘 從與 •，膜 膜緣 緣絕 絕極 隔閘 阻比 方 的 膜 間 中 成 形 間 之 膜 緣 絕 隔 阻 與 〇 層 成散 構擴 所在 式以 方可 之亦 古同 ， 還又 度 的 異 相 質 材 之 膜 緣 絕 隔 阻 與 含 包 以 可 亦 膜 間 中 述 。 前 成， 構又 式 化 氮 為 可 亦 膜 緣 絕 隔 阻 板 基 矽 。為 成板 構基 式體 方導 之半 材， 緣又 絕 膜

Mr 0 型 電 導 之 。 同 成相 構層 所散 。料擴 成材與 構體加 所電添 碎導一 由由由 可可可 亦亦亦 ΗΛ 月 月 間間間 中中中 述述述 “一M«J 序 乂序 又又又 成 構 所 物 化 氧 矽 由 可 亦 膜 〇 間 成中 構述 所前 矽， 的又 質 :絕 厚備極 還具閘 厚於的 膜在成 之徵形 膜特所 緣其上 絕，域 極置區 閘裝件 比體元 宜導之 膜半板 間之基 中明體 述發導 前本半 ’ ’ 又又具 其 體 晶 電 膜 緣 極與 電體 極晶 閘電 此覆 於被 及以 以， 、與 極； 電層 極散 閘擴 之之 成成 形形 所所 上上 膜域 緣區 絕件 極元 閘之 此側 在兩 膜 緣 絕 隔 阻 至 面 側 之 極 電。 極大 閘還 從厚 ; 膜 的之 成膜 形緣 所絕 式極 方閘 之比 層離 散距 擴之 成 構 一 為 可 亦 體 晶 電 述 前 又 晶 電 的 元 單 憶 記 之 體 及

O:\67\67666.ptc 第9頁 506115_ 修正 曰 修正t ^ f 『[，上月/曰才弟充声號89124425 ^ ( 圖面之簡單說明 圖1係表示本發明半導體裝置之第1實施形態構成的斷面 圖 圖2 A至圖2 D係第1實施形態之半導體裝置製造方法的步 驟斷面圖。 圖3係表示本發明之半導體裝置第2實施形態構成的斷面 圖。 圖4係說明第2實施形態特徵之斷面圖。 圖5 A乃至圖5 D係表示第2實施形態半導體裝置之製造步 驟的步驟斷面圖。 圖6係表示本發明之半導體裝置第3實施形態構成的斷面 圖。 圖7 A乃至圖7 D係表示第3實施形態之半導體裝置製造步 驟的步驟斷面圖、 圖8係說明第3實施形態之變形例的圖。 圖9係說明第1乃至第3實施形態之變形例的斷面圖。 圖10係NAND單元型EEPR0M之等效電回路圖。 圖11係圖10所示之NAN D單元型EEPROM的配置圖。 圖1 2係以圖1 1所示之虛線A - A ’切斷時的斷面圖。 圖1 3係以圖1 1所示之虛線B - B ’切斷時的斷面圖。 圖1 4係說明習知半導體裝置之問題點的圖。 圖1 5 A B至圖1 5 C係說明本發明之特徵的圖。 圖1 6係表示本發明特性之曲線。 圖1 7係表示習知特性之曲線。

O:\67\67666.ptc 第10頁 506115 五、發明說明（6) 圖！8A乃至i8d係說明中間膜構成之圖 發明之實施形態 參照圖面說明本發明之半導體裴置的實施形態。 (第1實施形態） 將本發明之半導體裝置之第！實施形態構成表示於圖1 中。此第1實施形態之半導體裝置’係一種具有浮動閘極6 與控制問極8介由絕緣膜7而積層之閘極電極的電晶體，可 使用來作-為例如EEPR0M的記憶單元。此電晶體係於半 » ί m疋件區域上介由一例如通道氧化膜所構成的閘極 ，.，巴緣膜5而形成閘極電極，於此閘極電極兩侧之 板2的元件區域設有一成為源極/ -土 又，此閘極電極係被例如氧化 番s a的構成。 覆’此絕緣獏Η之構成係^开成之絕緣膜11所被 膜之石夕氮化膜12所被覆。成接觸時被-成為阻隔絕緣 ’在此第1實施形態之電晶體中，擴散層9上之 膜Η與石夕氮化膜12之界面82且自半導體基板2表面缘 h，係比閘極絕緣膜5與浮動閘極6之界面84且自半導體美 f2之表面的高度h2還高。亦即，界面82係比界面84離半土 導體基板2之表面而形成的。 泰又，在本實施形態中，從絕緣膜丨丨之膜厚亦即浮動閘極 私極6之侧面至絕緣膜11與阻隔絕緣膜1 2之界面的距離 屯，係比自界面84之半導體基板2之表面的高度匕還大。如 此，藉由使界面82之高度hi比界面84之高度還高，及， 絶緣膜11之膜厚屯比自界面84之半導體基板2表面的高度匕

506115 五、發明說明（7) 還大，與習知之情形相較，矽氮化膜1 2乃離閘極絕緣膜5 而形成，故當貢料寫入及消去時’可有效防止通過閘極絕 緣膜5之載體在界面82附近（以圖1 5A之符號R所示之區域） 所捕捉。藉此，可防止擴散層9之寄生電阻增大，並可有 效防止電晶體之驅動力會降低。 又，藉使界面82之高度h比界面84之高度h2還高、及、 使絕緣膜11之膜厚屯比自界面84之半導體基板2之表面的 高度h2還大，與習知之情形相比，矽氮化膜1 2乃離閘極絕 緣膜5而形成，故可有效防止閘極絕緣膜5劣化，並藉此可 防止電晶體之信賴性的降低。 在本實施形態中，如圖15A所示，係使界面82之高度h 比界面8 4之高度h2還高，同時使絕緣膜1 1之膜厚山比自界 面84之半導體基板2表面的高度h2還大。但，如圖5B所 示，即使只有距離士比高度h2還大，與習知之情形相較， 矽氮化膜1 2乃離閘極絕緣膜5而形成，故，可得到與本實 施形態同樣的效果。如圖1 5C所示般，即使只有高度比比 高度h2還高，與習知之情形相較，矽氮化膜1 2乃離閘極絕 緣膜5而形成，故可得到與本實施形態相同的效果。

說明此理由。一般，在寫入、消去時，載體係擁有只可 通過厚度為h2之通道絕緣膜5之能量，而存在於半導體基 板2及浮動閘極6中。因此，若高度匕或距離&比通道絕緣 膜5之厚度還小，寫入、消去時，載體之一部分於阻隔絕 緣膜1 2中或阻隔絕緣膜與中間膜（擴散層9與阻隔絕緣膜1 2 之間所設有的膜（在本實施形態中係絕緣膜11 )之界面被捕

第12頁 506115 五、發明說明（8) 捉。藉使距離山或高度比比高度h2還大，可防止寫入、消 去時載體之一部分於阻隔絕緣膜1 2中或阻隔絕緣膜1 2與中 間膜1 1之界面被捕捉。 藉由如此之構成，可防止寫入、消去時載體之一部分於 阻隔絕緣膜1 2中或阻隔絕緣膜與中間膜1 1之界面被捕捉， 藉此並可防止擴散層9之寄生電阻增大。因此，於本實施 形態之半導體裝置即使重複寫入、消去，如圖1 6所示，對 於閘極電壓V g之沒極電流I d之特性不會變化。但，在習知 之半導體裝置中，如圖17所示，反複寫入、消去前之 Vg- Id特性為曲線gl，但若反複寫入、消去，寫入、消去 時載體之一部分於阻隔絕緣膜中或阻隔絕緣膜與中間膜之 界面被捕捉，故其V g - I d特性會如曲線g2般劣化。 又，於本實施形態中，絕緣膜7係一種積層膜，其包括 氧化膜、氮化膜、及氧化膜；構成此絕緣膜7之氮化膜之 端部乃突起於絕緣膜1 1中之構成（參照圖1 )。因此，從構 成絕緣膜7之氮化膜的端面，在絕緣膜1 1與阻隔絕緣膜1 2 之界面間的距離(12宜比3 nm還大。此係絕緣膜7與阻隔絕 緣膜1 2接觸時，亦即，距離d2為零時，在絕緣膜7與阻隔 絕緣膜1 2間會產生漏電流，故絕緣膜7之絕緣性會惡化。 若距離d2比3 nm還大，絕緣膜7與阻隔絕緣膜1 2間不會產 生直接通道化，而無絕緣膜7之絕緣性降低。 其次，參照圖2A乃至圖2D而說明一具有第1實施形態之 電晶體作為記憶單元的NAND單元型EEPR0M之製造方法。 首先，如圖2A所示，於半導體基板2之元件區域形成閘

506115 五、發明說明（9) 極絕緣膜5後，依序形成浮動閘極材料之膜6、由氧化矽及 氮化矽以及氧化矽之積層膜所構成的絕緣膜7、及控 ’並圖案化’俾於上述元件區域形成複數個 閘極電極。 繼而，進行用以恢復閘極加工之損傷的後氧化及注入用 以形成擴散層9之雜質（參照圖2B)。此外，於半導體基板2 之全面堆積矽氧化膜丨丨（參照圖2β)，繼而，使用""土 ?mchemical Vapor Deposltlon)法而堆積石夕氮化膜 12(參照圖2C)。此時，藉矽氮化膜丨丨之膜厚，以如 =調整，即擴散層9上之石夕氧化膜㈣12^

面82、且、自半導體基板2表面之高度卜，乃比浮動 與閘極絕緣膜5之界面、且、自半導體A 還更高。 曰干夺肢丞扳2表面之高度^ 其次，於基板2之全面堆積層間絕緣膜22後，於 間絕緣膜22内形成各種接觸例如接觸44、及、於層二層 上形成配線BL〆參照圖2D)，以完成EEPR〇M。、巴、' 猎此製造方法所製造之半導體裝置當然亦發 施形態同樣的效果。 平〇弟i貝 广’界面82且自半導體基板2表面之高及 電極6之側m緣膜π與阻隔絕緣膜12之界面的 膜12之ί面間的距H㈣面至絕緣膜11與阻隔絕緣 化條件來調整。又，絕緣膜11之堆積膜厚或後氧 行。參昭圖m乃至化亦可於絕緣膜11之堆積後進 …、 乃至圖1 8D而說明此。圖1 8A表示閘極電極

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加工後之断面圖。於此加工後進行後氧化，块 n 緣膜11時之閘極邊緣（圖i 8 A所示之圓形A的部 == 表示：圖…、—圖以，以後氧化形成絕緣膜"時 緣的擴大圖表不於圖18D中。圖18β表示後氧 甲° ”，隱表示比後氧化量為一般的情：少或里= 情形。於圖18Β中，熱氧化膜5。、52係藉後氧化：：：之 乳化膜，此等之氧化膜係藉後氧化 2之 :=中、”動………⑼，可分二之 在圖18Β中，中間膜（擴散層9與阻隔絕緣膜 :周正。 的膜）之膜厚亦即高声h你土、炎 ^ 、 間所形成

以及絕緣膜U之膜ΛΥ成為&氧化膜52及通道氧化膜5 乂味朕u之犋厗的和。又，在圖18C 厚匕係成為通道氧化膜5與 θ 、之獏 中’中，獏之膜厚hl成為絕緣膜"之臈〜厂子的和。在圖咖 (第2之實施形態） 於圖3中。：此第t i Ϊ體^ ^的第2實施•態構成表示 EE酬，且於半，裝置為咖單元型 傅风各δ己憶卓兀之電晶辦 成例如由；5夕氧化勝 的閘極電極側部开； 恃輩开# = 所構成的絕緣膜lla。此外，此笑> 匕早兀如破矽氮化膜12 卜此寺之記 :之各記憶單元的擴散層上係介：；；：咖單元型 圖14)而形成石夕氮化膜12，卜乳化膜5a(參照 層9再上者直接，氮化膜12 係於擴散 絕:La於的本膜實態中’ *圖4所示，浮動閑極6附近之 係比問極絕緣膜5的膜厚t2還厚附藉近由之 506115 五、發明說明（11) 如此地構成，寫入及消去動作時， 氮化膜12及此石夕說化膜12與擴散層9之有/面防止载體物 力下降。 曰大肖此’可有效防止電晶體之驅動 又’與習知之情形比較，矽氮 而形成的，故可右崎防μ閂托、、2乃離閘極絕緣膜5 止信賴性降低。 巴緣膜化。稭此，可防 其次’參照圖5 A乃至圖5D而說明第2每浐#处 裝置的製造方法。 兄月弟2貝施形恶之半導體 _ 首先，如圖5Α所示，於半導體美柘9 —丄 極絕緣膜5後，依岸η^件區域形成閘 设依序形成汙動閘極材料之膣i 構成之絕緣膜7、及控制閘極並：化矽所 上述元件區域形成複數個問極電4極之膜8 1圖案化，以於 繼而，進行用以恢復閘極加工損傷之後氧化及用 擴散層9之雜質注入（參照圖5Β)。此外，於半導體芙； 全面㈣石夕氧化膜U(參照_)。 ^體基板2之 _ 其-人，如圖5C所示，進行異方性蝕刻例如RIE(Reactive t c h i n g )，只於閘極電極之側面使石夕氧化膜殘存，形 成一 f碎氧化膜所構成之絕緣膜lla。 其次’如圖5D所示般，使用CVD法於基板全面堆積矽氮 化膜1 2 °然後，於基板2全面堆積層間絕緣膜22後，於上 I層間、’巴緣膜2 2内形成各種接觸例如接觸4 4、及、於層間 絕緣膜22上形成配線BL2，完成EEPR0M。又，擴散層9之形 成亦可於絕緣膜1 la之形成後，亦可形成LDD構造。

第16頁 五、發明說明（12)

依此製 施形態相 (第3 其次， 於圖6中^ EEPROM ， 元間之擴 層例如擴 構成。此 獏1 5與石夕 乃比浮動 面的高度 'it v 务所製造之半導體裝置當然亦發揮與第2實 同的欵果。 男' 實施形態） # 4^發明之半導體裝置第3實施形態的構成表示 實施形態之半導體裝置為NAND單元型 玉第2實施形態之NAND單元型EEPR0M中，記憶單 ^ ^9與石夕氮化膜12之間、及、接觸底部之擴散 政層與矽氮化膜12之間為形成導電體膜15之

_ 藉由調整此導電體膜15之膜厚，而此導電f 「 膜12之界面且自半導體基板2表面之高度， 間極6與閘極絕緣膜5之界面且自半導體基板2表 還更高。 由如此地構成，寫入及消去動作時可有效防止一通道 之载體在矽氮化膜12與導電體膜15之界面被 垂曰Μ 可防止擴散層9之寄生電阻增大，並可防止 電日日體之驅動力下降。 又，Jk 習 β & 品…^ 一 力之情形相較，矽氮化膜1 2乃離閘極絕緣膜5

衿紹& j有效防止閘極絕緣膜5劣化。藉此，可防止 b賴性降低。 又閉極絕緣膜5含有氮時，一般要藉後氧化等於擴散 尽y上形忐氧^ x氧化膜而增加氧化膜之膜厚厚度乃很難。在如 泣匕 者 主y卜’若構成如本發明第1乃至第3實施形態之任一 =^形’可使矽氮化膜1 2離閘極絕緣膜5而形成，可防 止屯_體之驅動力降低及閘極絕緣膜劣化。藉此，可防止

第17頁 五、發明說明（13) 信賴性降低。 裝置製I=7)乃至’而說明第3實施形態之半導體 閘：1緣i 5:所二般來二半導體基板2之元件區域形成 所槿点 π ▲、序形成序動閘極材料之膜6、由氧化矽 成之名緣膜7、及控制閘極材料之膜8，# m安彳 於，件區域形成複數個閑極電極。枓之腰8亚圖案化，俾 擴二之進:Λ以恢復閘極加工損傷之後氧化及用以形成 _ 全=藉爹照圖7β)。，繼而，於半導體基板2之 面隹積石夕乳化膜1 1 (參照圖7Β)。 其^如圖7C所示，進行異方性姓刻例如RiE(Reactive 成的絕，，於問極電極之侧面形成一由石夕氧化膜所構 、' 、a，此絶緣膜11 a宜比閘極絕緣膜5還厚。 、繼而，使矽於擴散層9上選擇性成長，對使此成長之石夕 注入一與擴散層9相同之導電型雜質，形成導電體膜丨 照圖7C)。此導電體膜15之膜厚宜與擴散層9之深度相同程 度例如3 nm左右，又，雜質濃度亦宜為與擴散層9本身相 同程度例如1 · 0 X 1 〇2Q cm-3。

片其次，如圖7/所示般，使用CVD法而於基板全面堆積矽 氮化膜12。其後，於基板2全面堆積層間絕緣膜22後，於 層間絕緣膜22内形成各種接觸例如接觸44、及、於層間絕 緣膜22上形成配線Bl2，以完成EEPR〇M。又，擴散層9之形巴 成亦可於絕緣膜1 la之形成後進行，亦可形成LDD構造。 藉此製造方法所製造之半導體裝置亦與第3實施形態同

五、發明說明 ΐ地導驅動：降低及閘極絕緣膜5的劣化。 此導電體膜15成為源極/汲極。繼而，區域，故 通道(閑極絕緣獏5 了之半導體基%板而2的及極相對於 置，故可抑制短通道效果。反的表面）位於較高的位 又’在此第3實施形態中，不 上，於接觸44連接之栌,厗ςτ u在匕凡間之擴散層9 ^ a逆接之擴散層S l上亦形忐一、太 膜參照圖6)。亦gp，私# 丌办成添加雜質之矽 M ; 亦即开> 成一於記情、簟开p气 ^ 底之擴散層上所形成的石夕，添加—斑；B 、;、接觸 雜質（參照圖8之表n。#，/ # β ”擴政層相同導電型之 加雜曾，认在擴散層SLi上所形成之石夕六 加雜質（參照圖8之表2)。此情妒下上所石夕亦可不添 絕緣瞑5而形成，故可恭/ 夕31化嗅1 2亦離閘極 緣臈5的劣化 “日體之驅動力降低及開極絕 亦長於擴散層上之碎所構成的膜不添加雜質，而 丌Τ矽化物化（參照圖8之表3 )。 雜貝，而 j/f3之實施形態中，導電體㈣係 =遇厚，而此導電體膜15與條膜12之’:面巴、緣膜5 ‘體基板2表面的高度，乃比 1 且、 5之灵ζ 乃比/于動閘極6與間；^ ρ μ 之界面、1、自半導體基板2表 、閘桎、’、巴緣獏 構成導電體膜15時， 冋又以叼’但由金屬 蛉电體膜15例如對由矽所構 予遢涛。又， 成時，传裎古埯所* # 牛導體膜添加雜質者所Μ 係k同雜|浪度，而藉被捕捉於貝有所構 $成於導電體膜15内之空乏層4

第19頁 化膜12之界面的載體，形 道中 、 ^•膜15與矽氮 506115 五、發明說明（15) 到達擴散層9之膜厚上’若形成導電體膜15，可得到與第3 實施形態同樣的效果，同時與第3實施形態比較，可使導 電體膜1 5之膜厚變薄。此時，絕緣膜1丨a之膜厚宜比閘極 絕緣膜還厚。 ° 曰曰 在第1乃至第3實施形態中，接觸4 4係以相對於閘極擁有 剩餘的方式形成’但如圖9所示般，亦可相對於選擇電 體SST之閘極自己整合地形成。 又’在第1乃至弟3實施形態中，係以NAND單元型eeprom 為例來說明，但當然亦可為AND型E EPROM或NOR型EE PROM。 又，構成記憶單元之電晶體，係不限於一擁有使用於上 述實施形態之2層閘極構造者，而亦可為以1層之閘極構 造，於閘極絕緣膜使用矽氧化膜與石夕氮化膜之積層膜的 MN0S 型或M0N0S 型EEPR0M ° 如以上所述，可有效防土電晶體之驅動力下降及信賴性 的降低。

506115 f 丨朽年> .修 £P i 月如 Vt —案k 89124425 曰 修正 μλμμμ 元件符號說明 2 半 導 體 基 板 4 元 件 分 離 區域 5 閘 絕 緣 膜 5 a 矽 氧 化 膜 6 浮 動 閘 7 絕 緣 膜 8 控 制 閘 9 擴 散 層 10 矽 氧 化 膜 11，1 la 絕 緣 膜 12 矽 氮 化 膜 15 導 電 體 膜 22 層 間 絕 緣 膜 40u· NAND 單 元 部 4 22, 44 接 觸 82, 84 界 面 BLJ 位 元 線 d1? 距 離 h〖， h 2 问 度 MCn 記 憶 單 元 SD 選 擇 線 SDT, 』，S S T{』 選 擇 電晶體 SLi 源 線 WLk 字 元 線

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Claims (1)

1. 506115 /«it xib I 、修財 J^> ^ 補襄未89124425_V年）月 曰_修正丈_： 1 . 一種半導體裝置，其特徵在於具備： 電晶體，其係具有形成於半導體基板之元件區域上的 閘極絕緣膜、及、形成於此閘極絕緣膜上之閘極電極、以 及、形成於此閘極電極兩側之元件區域的擴散層；與， 阻隔絕緣膜，其係以被覆前述電晶體之上部及側部之 方式所形成的；及 自前述半導體基板表面至阻隔絕緣膜之高度，乃比閘 極絕緣膜與閘極電極之界面、且、自半導體基板表面之高 度還高。 2 .根據申請專利範圍第1項之半導體裝置，其中於前述 擴散層與阻隔絕緣膜之間形成中間膜。 3 .根據申請專利範圍第2項之半導體裝置，其中前述中 間膜之膜厚比閘極絕緣膜之膜厚還大。 4. 根據申請專利範圍第2項之半導體裝置，其中前述中 間膜係由一與阻隔絕緣膜之材質相異的絕緣材所構成。 5. 根據申請專利範圍第1項之半導體裝置，其中前述半 導體基板為矽基板，阻隔絕緣膜為矽氮化膜。 6. 根據申請專利範圍第4項之半導體裝置，其中前述中-間膜為矽氧化膜。 7. 根據申請專利範圍第2項之半導體裝置，其中前述中 間膜包含導電體材料。 8. 根據申請專利範圍第7項之半導體裝置，其中前述半 導體基板為矽基板，前述阻隔絕緣膜為矽氮化膜。 9. 根據申請專利範圍第7項之半導體裝置，其中前述中

   O:\67\67666.ptc 第22頁 506115 _案號89124425_年月日__1 六、申請專利範圍 間膜係包含一添加與前述擴散層相同導電型之雜質的矽所 構成。 1 0 .根據申請專利範圍第7項之半導體裝置，其中前述中 間膜係包含碎化物。 11.根據申請專利範圍第2項之半導體裝置，其中前述中 間膜亦形成於閘極電極之側面與阻隔絕緣膜之間。 1 2 .根據申請專利範圍第1項之半導體裝置，其中閘極電 極係包含第1閘極電極與第2閘極電極，於第1閘極電極與 第2閘極電極之間形成第1絕緣膜。 1 3.根據申請專利範圍第1 2項之半導體裝置，其中前述 第1絕緣膜與阻隔絕緣膜不會直接接觸。 1 4.根據申請專利範圍第1 2項之半導體裝置，其中第1絕 緣膜與侧面與阻隔絕緣膜之距離為3 n m以上。 1 5 .根據申請專利範圍第1 2項之半導體裝置，其中第1絕 緣膜為一積層膜，其包含氧化膜、氮化膜、及氧化膜。 1 6. —種半導體裝置，其特徵在於具備： 電晶體’其係具有形成於半導體基板之元件區域上的 閘極絕緣膜、及、形成於此閘極絕緣膜上之閘極電極、以 及、形成於此閘極電極兩側之元件區域上的擴散層； 阻隔絕緣膜，其係以被覆前述電晶體之上部及側部之 方式形成的；及 從前述閘極電極之側面至阻隔絕緣膜之距離乃比閘極 絕緣膜之膜厚還大。 1 7.根據申請專利範圍第1 6項之半導體裝置，其中閘極

   O:\67\67666.ptc 第23頁 506115 案號 89124425 #：_Μ 修正 六、申請專利範圍 電極係包含第1閘極電極與第2閘極電極，於第1閘極電極 與第2閘極電極之間形成第1絕緣膜。 其中前述 其中第1絕 其中第1絕 前述構成 1 8.根據申請專利範圍第1 6項之半導體裝置 第.1絕緣膜與阻隔絕緣膜不會直接接觸。 1 9.根據申請專利範圍第1 6項之半導體裝置 緣膜與側面與阻隔絕緣膜之距離為3 nm以上。 2 0 .根據申請專利範圍第1 6項之半導體裝置 緣膜為一積層膜，其包含矽氧化膜及矽氮化膜 第1絕緣模之前述矽氮化膜與前述阻隔絕緣膜之距離為3mm 以上。 ，其中於擴 ，其中半導 間膜乃由矽 ，其中中間 ，其中於擴： 其中電晶體 其中電晶 2 1 .根據申請專利範圍第1 6項之半導體裝置 散層與阻隔絕緣膜之間形成中間膜。 2 2 .根據申請專利範圍第2 1項之半導體裝置 體基板為矽基板，阻隔絕緣膜為矽氮化膜，中 所構成。 2 3.根據申請專利範圍第2 1項之半導體裝置 膜為矽氧化膜。 2 4.根據申請專利範圍第16項之半導體裝置 散層與阻隔絕緣膜之間形成導電體膜。 2 5.根據申請專利範圍第1項之半導體裝置， 為構成EEPROM之記憶單元的電晶體。 2 6.根據申請專利範圍第1 6項之半導體裝置 體為構成E E P R 0 Μ之記憶早元的電晶體。 \ 2 7.根據申請專利範圍第一項或第1 6項之半導體裝置

   O:\67\67666.ptc 第24頁 506115 案號 89124425_年月曰 修正 六、申請專利範圍 其中前述半導體裝置係於前述半導體基板上具有元件區 及元件分離區域，又進一步具有連接於前述元件區域之 觸插頭；前述阻隔絕緣膜係用以防止前述接觸插頭掉入 述元件分離區域之蝕刻擋止膜。 2 8.根據申請專利範圍第一項或第1 6項之半導體裝置 其中前述電晶體之閘絕緣膜係為包含可蓄積電荷之絕緣 之層積構造。 域.接前 ，膜

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