JPH11111858A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、α線等の放射線の照射によるソフ
トエラーの発生を防止することができる半導体装置及び
その半導体装置を工程数を増加させることなく容易に作
製することができる製造方法を提供することを目的とす
る。 【解決手段】 情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２間を接続するキャパシタ
Ｃ１１は、ＬＩＣ１３、１６をなす第２導電パターン１
１３ａをシリコン酸化膜１１４を介して覆っているキャ
パシタ電極１１５ａから構成されているが、コンタクト
ホール中心部のタングステンプラグ１１１ａ表面にＶ字
状の溝が形成されてシーム形状をなしていることから、
第２導電パターン１１３ａ、シリコン酸化膜１１４、及
びキャパシタ電極１１５ａも、下地をなすタングステン
プラグ１１１ａ表面のシーム形状に対応して、タングス
テンプラグ１１１ａ上方におけるそれぞれの表面がシー
ム形状をなしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にα線等によるソフトエラー耐性を
施したＳＲＡＭ（Static Random Access Memory ）等の
半導体メモリ装置及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】近年の半導体装置においては、多層配線
の各配線層間を接続するコンタクトをとる際に、層間絶
縁膜を薄くすることが可能でコンタクトホールのアスペ
クト比が充分に小さい場合には、アルミニウム等を直接
スパッタすることにより、コンタクトホールを埋め込む
導電パターンを形成している。しかし、最近の非常に微
細化され、配線間隔等も狭くなった半導体装置において
は、下部配線層が非常に薄い導電パターンであっても、
上部配線層との間の層間絶縁膜が薄い場合には、その段
差を忠実に反映してしまうため、どうしても層間絶縁膜
の平坦化を行うことが必要となってしまう。

【０００３】こうした平坦化を行うことにより、層間絶
縁膜の膜厚は非常に厚いものとなってしまうため、コン
タクトホールのアスペクト比が大きくなり、アルミニウ
ム等を直接スパッタして導電パターンを形成する際に、
良好なカバレッジを得ることが厳しくなるという問題が
生じる。そのため、最近の半導体装置においては、アス
ペクト比の大きくなってしまったコンタクトホールを先
ずタングステン層によって埋め込むことによりタングス
テンプラグを形成し、このタングステンプラグによって
上部導電パターンと下部導電パターンとを接続するよう
にしている。

【０００４】以下、このようなタングステンプラグを用
いた従来の半導体メモリ装置の製造方法を、図２０〜図
２６に示す工程断面図を用いて説明する。先ず、図２０
に示されるように、例えばシリコン基板などの半導体基
板２０１上に、ゲート絶縁膜（図示せず）を介して、ポ
リシリコン層、タングステンシリサイド層、及びシリコ
ン酸化膜を順に積層した後、所定の形状にパターニング
して、積層されたポリシリコン層２０２及びタングステ
ンシリサイド層２０３からなるポリサイド構造のゲート
電極等をなす第２導電パターン２０４及びこの第１導電
パターン２０４上のシリコン酸化膜２０５を形成する。

【０００５】続いて、これら第１導電パターン２０４及
びシリコン酸化膜２０５の側面に例えばシリコン酸化膜
からなるサイドウォール層２０６を形成すると共に、シ
リコン酸化膜２０５をマスクとする不純物イオンの注入
並びにシリコン酸化膜２０５及びサイドウォール層２０
６をマスクとする不純物イオンの注入により、半導体基
板２０１表面に不純物領域（図示せず）を形成する。こ
うして、半導体基板２０１表面の不純物領域に挟まれた
チャネル領域上にゲート絶縁膜を介して形成されたゲー
ト電極をなす第１導電パターン２０４からなるトランジ
スタを形成する。

【０００６】続いて、この第１導電パターン２０４を覆
うように、基体全面にシリコン窒化膜２０７及びシリコ
ン酸化膜からなる層間絶縁膜２０８を順に堆積した後、
リソグラフィ法を用いて、層間絶縁膜２０８上にレジス
トパターン（図示せず）を形成し、このレジストパター
ンをマスクにした異方性エッチング法により、層間絶縁
膜２０８及びシリコン窒化膜２０７をエッチング加工す
る。こうして、トランジスタの不純物領域をなす半導体
基板２０１上にコンタクトホール２０９を開口する。

【０００７】次いで、図２１に示されるように、スパッ
タリング法を用いて、基体全面に例えば厚さ３０ｎｍの
チタン膜と厚さ７０ｎｍのチタンナイトライド膜を順に
積層したチタン／チタンナイトライド膜２１０を成膜す
る。こうして、次に形成するタングステン層とコンタク
トホール２０９底面の半導体基板２０１との密着性を良
くし、コンタクト抵抗の増大を抑えるために、コンタク
トホール２０９内の側壁及び底面に沿って、チタン／チ
タンナイトライド膜２１０を形成する。

【０００８】続いて、ＣＶＤ（Chemical Vapor Deposit
ion ；化学的気相成長）法を用いて、基体全面に例えば
厚さ６００ｎｍのタングステン層２１１を堆積し、コン
タクトホール２０９内をチタン／チタンナイトライド膜
２１０を介して埋め込んでしまう。

【０００９】次いで、図２２に示されるように、このタ
ングステン層２１１をエッチバックし、チタン／チタン
ナイトライド膜２１０表面が露出した段階においてエッ
チングを一旦ストップする。こうして、コンタクトホー
ル２０９内にチタン／チタンナイトライド膜２１０を介
してタングステン層２１１を残存させる。

【００１０】次いで、図２３に示されるように、タング
ステン層２１１及び露出したチタン／チタンナイトライ
ド膜２１０を更にエッチバックし、層間絶縁膜２０８表
面が露出した段階においてエッチングをストップする。
こうして、コンタクトホール２０９内に埋め込まれ、コ
ンタクトホール２０９底面の半導体基板２０１にチタン
／チタンナイトライド膜２１０を介して接続するタング
ステン層２１１からなるタングステンプラグ２１１ａを
形成する。

【００１１】次いで、図２４に示されるように、スパッ
タ法を用いて、タングステンプラグ２１１ａを含む基体
全面に、チタンナイトライド膜２１２を堆積する。次い
で、図２５に示されるように、このチタンナイトライド
膜２１２を所定の形状にパターンニングして、第２導電
パターン２１２ａを形成する。こうして、タングステン
プラグ２１１ａにより半導体基板２０１表面の不純物領
域と第２導電パターン２１２ａとが接続される半導体メ
モリ装置を作製する。

【００１２】

【発明が解決しようとする課題】ところで、上記従来の
半導体メモリ装置においては、半導体装置中のシリコン
酸化膜やシリコン基板にα線等の放射線が照射すると、
イオン化したシリコンや電子が発生する。このイオン化
したシリコンや電子がゲート酸化膜等に注入されること
により、記憶保持状態で電位が反転するなどのソフトエ
ラーが引き起こされる。そして、このソフトエラーに対
する対策としては、回路中にキャパシタを組み込み、発
生した電荷を取り込むようにすることが行われている。
しかし、上記従来の半導体メモリ装置の製造方法におい
て、このこのソフトエラーの発生を防止するためのキャ
パシタを別のプロセスで形成する場合には、工程数が増
えるなど多くの問題が生じる。

【００１３】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、α線等の放射線の照射によるソフトエ
ラーの発生を防止することができる半導体装置及びその
半導体装置を工程数を増加させることなく容易に作製す
ることができる製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置及びその製造方法によって達成され
る。即ち、請求項１に係る半導体装置は、半導体基板上
に絶縁膜を介して導電パターンが形成されており、絶縁
膜に開口されたコンタクトホールに埋め込まれたプラグ
層によって半導体基板と導電パターンとが接続されてい
る半導体装置において、プラグ層表面がシーム形状をな
しており、このプラグ層上方の導電パターン上に誘電体
膜を介してキャパシタ電極が形成されていることを特徴
とする。

【００１５】このように請求項１に係る半導体装置にお
いては、プラグ層に接続する導電パターン、この導電パ
ターンを覆っているキャパシタ電極、及びこれら導電パ
ターンとキャパシタ電極との間に介在している誘電体膜
からキャパシタを構成すると共に、プラグ層表面がシー
ム形状をなしていることから、このプラグ層上方の第２
導電パターン、誘電体膜、及びキャパシタ電極のそれぞ
れの表面がシーム形状をなすことになるため、キャパシ
タ容量が大きくなる。従って、α線等の放射線の照射に
よって発生した電荷をこのキャパシタに取り込むことが
可能になり、半導体装置のソフトエラーに対する耐性が
向上する。

【００１６】また、請求項２に係る半導体装置は、上記
請求項１に係る半導体装置において、一対の情報保持ト
ランジスタと一対の負荷トランジスタとから構成される
フリップフロップ回路、及びこのフリップフロップ回路
と入出力線とを接続する一対の選択トランジスタを有
し、一対の情報保持トランジスタの各記憶ノード部をな
している導電パターンが誘電体膜を介してキャパシタ電
極により覆われ、記憶ノード間にキャパシタが形成され
ている構成とすることにより、この６トランジスタ型の
ＳＲＡＭの各記憶ノード部間を接続するキャパシタを構
成する導電パターン、誘電体膜、及びキャパシタ電極の
プラグ層上方におけるそれぞれの表面がシーム形状をな
すことになるため、キャパシタ容量が大きくなる。従っ
て、ＳＲＡＭを高集積化した場合においても、α線等の
放射線の照射によるソフトエラーに対する耐性が向上す
る。

【００１７】また、請求項３に係る半導体装置は、上記
請求項１に係る半導体装置において、一対の情報保持ト
ランジスタと一対の負荷トランジスタとから構成される
フリップフロップ回路、及びこのフリップフロップ回路
と入出力線とを接続する一対の選択トランジスタを有
し、一対の情報保持トランジスタの各記憶ノード部をな
している導電パターン及び一対の情報保持トランジスタ
に接続する接地線をなしている導電パターンが誘電体膜
を介してキャパシタ電極により覆われ、記憶ノード−接
地間にキャパシタが形成されている構成とすることによ
り、６トランジスタ型のＳＲＡＭの各記憶ノード部と接
地線との間を接続するキャパシタを構成する導電パター
ン、誘電体膜、及びキャパシタ電極のプラグ層上方にお
けるそれぞれの表面がシーム形状をなすことになるた
め、キャパシタ容量が大きくなる。従って、ＳＲＡＭを
高集積化した場合においても、α線等の放射線の照射に
よるソフトエラーに対する耐性が向上する。

【００１８】また、請求項４に係る半導体装置は、上記
請求項１に係る半導体装置において、一対の情報保持ト
ランジスタと一対の負荷トランジスタとから構成される
フリップフロップ回路、及びこのフリップフロップ回路
と入出力線とを接続する一対の選択トランジスタを有
し、一対の情報保持トランジスタの各記憶ノード部をな
している導電パターン及び一対の負荷トランジスタに接
続する電源線をなしている導電パターンが誘電体膜を介
してキャパシタ電極により覆われ、記憶ノード−電源間
にキャパシタが形成されている構成とすることにより、
６トランジスタ型のＳＲＡＭの各記憶ノード部と電源線
との間を接続するキャパシタを構成する導電パターン、
誘電体膜、及びキャパシタ電極のプラグ層上方における
それぞれの表面がシーム形状をなすことになるため、キ
ャパシタ容量が大きくなる。従って、ＳＲＡＭを高集積
化した場合においても、α線等の放射線の照射によるソ
フトエラーに対する耐性が向上する。

【００１９】また、請求項５に係る半導体装置は、上記
請求項１に係る半導体装置において、一対の情報保持ト
ランジスタと一対の負荷トランジスタとから構成される
フリップフロップ回路、及びこのフリップフロップ回路
と入出力線とを接続する一対の選択トランジスタを有
し、一対の情報保持トランジスタの各記憶ノード部をな
している導電パターン、接地線をなしている導電パター
ン、及び電源線をなしている導電パターンが誘電体膜を
介してキャパシタ電極により覆われ、記憶ノード間、記
憶ノード−接地間、及び記憶ノード−電源間にそれぞれ
キャパシタが形成されている構成とすることにより、６
トランジスタ型のＳＲＡＭの各記憶ノード部間を接続す
るキャパシタ、各記憶ノード部と接地線との間を接続す
るキャパシタ、及び各記憶ノード部と電源線との間を接
続するキャパシタをそれぞれ構成する導電パターン、誘
電体膜、及びキャパシタ電極のプラグ層上方におけるそ
れぞれの表面がシーム形状をなすことになるため、キャ
パシタ容量が大きくなる。従って、上記請求項２〜４に
係る半導体装置における作用を総合した作用を奏して、
ＳＲＡＭを高集積化した場合においても、α線等の放射
線の照射によるソフトエラーに対する耐性が向上する。

【００２０】なお、上記の半導体装置において、プラグ
層は高融点金属層、特にタングステン層からなることが
好適である。

【００２１】更に、請求項８に係る半導体装置の製造方
法は、半導体基板上に絶縁膜を形成した後、この絶縁膜
を選択的にエッチングして、半導体基板を露出させるコ
ンタクトホールを開口する第１の工程と、基体全面に所
定の厚さの金属層を堆積した後、この金属層を絶縁膜が
露出するまでエッチバックして、コンタクトホールを埋
め込んだ金属層からなるプラグ層を形成すると共に、コ
ンタクトホール中心部のプラグ層表面にＶ字状の溝を形
成し、プラグ層表面がシーム形状をなすようにする第２
の工程と、表面がシーム形状をなすプラグ層及び前記絶
縁膜上に、導電パターンを形成する第３の工程と、導電
パターン上に、誘電体膜を介してキャパシタ電極を形成
する第４の工程と、を有することを特徴とする。

【００２２】このように請求項８に係る半導体装置の製
造方法においては、半導体基板上にコンタクトホールを
開口し、例えば通常の場合よりも薄く堆積した金属層を
エッチバックすることにより、この金属層をコンタクト
ホールを埋め込んでプラグ層を形成すると共に、コンタ
クトホール中心部のプラグ層表面にＶ字状の溝を形成
し、プラグ層表面がシーム形状をなすようにする。更
に、この表面がシーム形状をなすプラグ層及び絶縁膜上
に、導電パターン、誘電体膜、及びキャパシタ電極を順
に形成することにより、これら導電パターン、誘電体
膜、及びキャパシタ電極のプラグ層上方におけるそれぞ
れの表面がシーム形状をなすようにする。このため、特
に工程数を増加させることなく、全てのプラグ層に接続
する容量の大きいキャパシタが容易に形成される。従っ
て、α線等の放射線の照射によって発生した電荷を取り
込むことが可能な大容量のキャパシタを有し、ソフトエ
ラーに対する高い耐性をもつ半導体装置が容易に作製さ
れる。

【００２３】また、請求項９に係る半導体装置の製造方
法は、上記請求項８に係る半導体装置の製造方法におい
て、一対の情報保持トランジスタと一対の負荷トランジ
スタとから構成されるフリップフロップ回路及びこのフ
リップフロップ回路と入出力線とを接続する一対の選択
トランジスタを形成する工程を有し、前記第３の工程
が、表面がシーム形状をなすプラグ層及び絶縁膜上に導
電層を形成した後、この導電層をパターニングして一対
の情報保持トランジスタの各記憶ノード部をなす導電パ
ターンを形成する工程であり、前記第４の工程が、一対
の情報保持トランジスタの各記憶ノード部をなす導電パ
ターン上に、誘電体膜を介してキャパシタ電極を形成す
る工程である構成とすることにより、表面がシーム形状
をなすプラグ層及び絶縁膜上に、各記憶ノード部をなす
導電パターン、誘電体膜、及びキャパシタ電極を順に形
成して、これら導電パターン、誘電体膜、及びキャパシ
タ電極のプラグ層上方におけるそれぞれの表面がシーム
形状をなすようにするため、特に工程数を増加させるこ
となく、６トランジスタ型のＳＲＡＭの各記憶ノード部
間を接続する容量の大きいキャパシタが容易に形成され
る。従って、α線等の放射線の照射によって発生した電
荷を取り込むことが可能な大容量のキャパシタを有し、
ソフトエラーに対する高い耐性をもつＳＲＡＭが容易に
作製される。

【００２４】また、請求項１０に係る半導体装置の製造
方法は、上記請求項８に係る半導体装置の製造方法にお
いて、一対の情報保持トランジスタと一対の負荷トラン
ジスタとから構成されるフリップフロップ回路及びこの
フリップフロップ回路と入出力線とを接続する一対の選
択トランジスタを形成する工程を有し、前記第３の工程
が、表面がシーム形状をなすプラグ層及び絶縁膜上に導
電層を形成した後、この導電層をパターニングして一対
の情報保持トランジスタの各記憶ノード部をなす導電パ
ターン及び一対の情報保持トランジスタに接続する接地
線をなす導電パターンを形成する工程であり、前記第４
の工程が、一対の情報保持トランジスタの各記憶ノード
部をなす導電パターン及び一対の情報保持トランジスタ
に接続する接地線をなす導電パターン上に、誘電体膜を
介してキャパシタ電極を形成する工程である構成とする
ことにより、表面がシーム形状をなすプラグ層及び絶縁
膜上に、各記憶ノード部及び接地線をなす導電パター
ン、誘電体膜、及びキャパシタ電極を順に形成して、こ
れら導電パターン、誘電体膜、及びキャパシタ電極のプ
ラグ層上方におけるそれぞれの表面がシーム形状をなす
ようにするため、特に工程数を増加させることなく、６
トランジスタ型のＳＲＡＭの各記憶ノード部と接地線と
の間を接続する容量の大きいキャパシタが容易に形成さ
れる。従って、α線等の放射線の照射によって発生した
電荷を取り込むことが可能な大容量のキャパシタを有
し、ソフトエラーに対する高い耐性をもつＳＲＡＭが容
易に作製される。

【００２５】また、請求項１１に係る半導体装置の製造
方法は、上記請求項８に係る半導体装置の製造方法にお
いて、一対の情報保持トランジスタと一対の負荷トラン
ジスタとから構成されるフリップフロップ回路及びこの
フリップフロップ回路と入出力線とを接続する一対の選
択トランジスタを形成する工程を有し、前記第３の工程
が、表面がシーム形状をなすプラグ層及び絶縁膜上に導
電層を形成した後、この導電層をパターニングして一対
の情報保持トランジスタの各記憶ノード部をなす導電パ
ターン及び一対の負荷トランジスタに接続する電源線を
なす導電パターンを形成する工程であり、前記第４の工
程が、一対の情報保持トランジスタの各記憶ノード部を
なす導電パターン及び一対の情報保持トランジスタに接
続する電源線をなす導電パターン上に、誘電体膜を介し
てキャパシタ電極を形成する工程である構成とすること
により、表面がシーム形状をなすプラグ層及び絶縁膜上
に、各記憶ノード部及び電源線をなす導電パターン、誘
電体膜、及びキャパシタ電極を順に形成して、これら導
電パターン、誘電体膜、及びキャパシタ電極のプラグ層
上方におけるそれぞれの表面がシーム形状をなすように
するため、特に工程数を増加させることなく、６トラン
ジスタ型のＳＲＡＭの各記憶ノード部と電源線との間を
接続する容量の大きいキャパシタが容易に形成される。
従って、α線等の放射線の照射によって発生した電荷を
取り込むことが可能な大容量のキャパシタを有し、ソフ
トエラーに対する高い耐性をもつＳＲＡＭが容易に作製
される。

【００２６】また、請求項１２に係る半導体装置の製造
方法は、上記請求項８に係る半導体装置の製造方法にお
いて、一対の情報保持トランジスタと一対の負荷トラン
ジスタとから構成されるフリップフロップ回路及びこの
フリップフロップ回路と入出力線とを接続する一対の選
択トランジスタを形成する工程を有し、前記第３の工程
が、表面がシーム形状をなすプラグ層及び絶縁膜上に導
電層を形成した後、この導電層をパターニングして一対
の情報保持トランジスタの各記憶ノード部をなす導電パ
ターン、一対の情報保持トランジスタに接続する接地線
をなす導電パターン、及び一対の負荷トランジスタに接
続する電源線をなす導電パターンを形成する工程であ
り、前記第４の工程が、一対の情報保持トランジスタの
各記憶ノード部をなす導電パターン、一対の情報保持ト
ランジスタに接続する接地線をなす導電パターン、及び
一対の情報保持トランジスタに接続する電源線をなす前
記導電パターン上に、誘電体膜を介してキャパシタ電極
を形成する工程である構成とすることにより、表面がシ
ーム形状をなすプラグ層及び絶縁膜上に、各記憶ノード
部、接地線、及び電源線をなす導電パターン、誘電体
膜、及びキャパシタ電極を順に形成して、これら導電パ
ターン、誘電体膜、及びキャパシタ電極のプラグ層上方
におけるそれぞれの表面がシーム形状をなすようにする
ため、特に工程数を増加させることなく、６トランジス
タ型のＳＲＡＭの各記憶ノード部間を接続する容量の大
きいキャパシタ、各記憶ノード部と接地線との間を接続
する容量の大きいキャパシタ、及び各記憶ノード部と電
源線との間を接続する容量の大きいキャパシタが容易に
形成される。従って、上記請求項９〜１１に係る半導体
装置の製造方法を総合した作用を奏して、α線等の放射
線の照射によって発生した電荷を取り込むことが可能な
大容量のキャパシタを有し、ソフトエラーに対する高い
耐性をもつＳＲＡＭが容易に作製される。

【００２７】なお、上記の半導体装置の製造方法におい
て、表面がシーム形状をなすプラグ層及び前記絶縁膜上
に、ポリシリコン層からなる導電パターンを形成した
後、このポリシリコン層からなる導電パターンを酸化し
てシリコン酸化膜を形成し、このシリコン酸化膜上に、
キャパシタ電極を形成する工程であってもよい。

【００２８】また、上記の半導体装置の製造方法におい
て、基体全面に所定の厚さの金属層を堆積した後、この
金属層をエッチバックして、コンタクトホールを埋め込
んだ金属層からなるプラグ層を形成する際に、この金属
層として高融点金属層、特にタングステン層を用いるこ
とが好適である。

【００２９】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る６トランジスタ型のＳＲＡＭを示す回路図、図２は図
１に示すＳＲＡＭのレイアウト図、図３は図２に示すＳ
ＲＡＭの一部断面図、図４〜図１１はそれぞれ図３のＳ
ＲＡＭの製造方法を説明するための工程断面図である。

【００３０】図１に示されるように、一対の情報保持ト
ランジスタＴｒ１１、Ｔｒ１２及び一対の負荷トランジ
スタＴｒ２１、Ｔｒ２２を有し、情報保持トランジスタ
Ｔｒ１１と負荷トランジスタＴｒ２１とからなるインバ
ータ回路と情報保持トランジスタＴｒ１２と一対の負荷
トランジスタＴｒ２２とからなるインバータ回路とが組
み合わされたフリップフロップ回路を構成している。こ
こで、情報保持トランジスタＴｒ１１、Ｔｒ１２と負荷
トランジスタＴｒ２１、Ｔｒ２２との接続点である情報
保持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード部
Ｎ１、Ｎ２は、図中において破線で示している。

【００３１】そして、情報保持トランジスタＴｒ１１の
記憶ノード部Ｎ１は、図２に示されるように、情報保持
トランジスタＴｒ１１のノードコンタクト部１１、負荷
トランジスタＴｒ２１のノードコンタクト部１２、及び
これらのノードコンタクト部１１、１２を接続するＬＩ
Ｃ（Local Inter Connect ）１３からなり、このＬＩＣ
１３は情報保持トランジスタＴｒ１２及び負荷トランジ
スタＴｒ２２のゲート電極に接続されている。同様に、
情報保持トランジスタＴｒ１２の記憶ノード部Ｎ２は、
情報保持トランジスタＴｒ１２のノードコンタクト部１
４、負荷トランジスタＴｒ２２のノードコンタクト部１
５、及びこれらのノードコンタクト部１４、１５を接続
するＬＩＣ１６からなり、このＬＩＣ１６は情報保持ト
ランジスタＴｒ１１及び負荷トランジスタＴｒ２１のゲ
ート電極に接続されている。

【００３２】また、情報保持トランジスタＴｒ１１、Ｔ
ｒ１２の各一端は、図１及び図２に示されるように、Ｇ
ＮＤ（接地）コンタクト部１７、１８及びＧＮＤ線１９
を介して接地されており、負荷トランジスタＴｒ２１、
Ｔｒ２２の各一端は、電源コンタクト部２０、２１及び
電源線２２を介して電源Ｖ_CCに接続されている。

【００３３】また、情報保持トランジスタＴｒ１１、Ｔ
ｒ１２の各記憶ノード部Ｎ１、Ｎ２は、図１及び図２に
示されるように、一対の選択トランジスタＴｒ３１、Ｔ
ｒ３２にそれぞれ接続され、これらの選択トランジスタ
Ｔｒ３１、Ｔｒ３２はビットコンタクト部２３、２４を
介してビット線２５及び反転ビット線２６にそれぞれ接
続されている。また、これらの選択トランジスタＴｒ３
１、Ｔｒ３２のゲート電極は、それぞれワード線２７に
接続されている。

【００３４】そして、図１に示されるように、情報保持
トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ
１、Ｎ２間には、キャパシタＣ１１が設けられている。
即ち、図２に示されるように、図中の太線Ａで囲む領域
にキャパシタ電極が形成されており、情報保持トランジ
スタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２を
構成するＬＩＣ１３、１６及びこれらＬＩＣ１３、１６
を誘電体膜を介して覆っているキャパシタ電極により各
記憶ノード部Ｎ１、Ｎ２間を接続するキャパシタＣ１１
が形成されている点に本実施形態の特徴がある。

【００３５】次に、図２に示すＳＲＡＭのうち、特に図
１に示す情報保持トランジスタＴｒ１１、Ｔｒ１２の各
記憶ノード部Ｎ１、Ｎ２間を接続するキャパシタＣ１１
の構造を、図３を用いて説明する。例えばシリコン基板
などの半導体基板１０１表面のソース／ドレイン領域を
なす不純物領域（図示せず）に挟まれたチャネル領域上
には、ゲート絶縁膜（図示せず）を介して、順に積層さ
れたポリシリコン層１０２及びタングステンシリサイド
層１０３からなるポリサイド構造のゲート電極等をなす
第１導電パターン１０４が形成されている。また、この
第１導電パターン１０４上には、シリコン酸化膜１０５
が形成されており、これら第１導電パターン１０４及び
シリコン酸化膜１０５側面には、例えばシリコン酸化膜
からなるサイドウォール層１０６が形成されている。

【００３６】こうして、半導体基板１０１表面のソース
／ドレイン領域をなす不純物領域に挟まれたチャネル領
域上にゲート絶縁膜を介して形成されたゲート電極をな
す第１導電パターン１０４からなる例えば情報保持トラ
ンジスタＴｒ１１が形成されている。なお、他の情報保
持トランジスタＴｒ１２、負荷トランジスタＴｒ２１、
Ｔｒ２２、選択トランジスタＴｒ３１、Ｔｒ３２も同様
の構造をなして形成されている。

【００３７】また、この情報保持トランジスタＴｒ１１
を覆うように、シリコン窒化膜１０７及びシリコン酸化
膜からなる層間絶縁膜１０８が堆積されている。そし
て、上記図２に示す情報保持トランジスタＴｒ１１のノ
ードコンタクト部１１において、半導体基板１０１上の
層間絶縁膜１０８及びシリコン窒化膜１０７が選択的に
エッチング除去されてコンタクトホールが開口され、こ
のコンタクトホール内に厚さ３０ｎｍのチタン膜と厚さ
７０ｎｍのチタンナイトライド膜を順に積層したチタン
／チタンナイトライド膜１１０を介して埋め込まれてい
るタングステン層からなるタングステンプラグ１１１ａ
が形成されている。ここで、コンタクトホール中心部の
タングステンプラグ１１１ａ表面にＶ字状の溝が形成さ
れ、このタングステンプラグ１１１ａ表面がシーム形状
をなしている点に本実施形態の特徴がある。

【００３８】また、この表面がシーム形状をなすタング
ステンプラグ１１１ａ上には、低抵抗化したポリシリコ
ン層からなり、下地をなすタングステンプラグ１１１ａ
の表面形状に対応して表面がシーム形状をなしている第
２導電パターン１１３ａが形成されている。この第２導
電パターン１１３ａは、上記図１及び図２に示す情報保
持トランジスタＴｒ１１の記憶ノード部Ｎ１を構成する
ＬＩＣ１３をなしている。そして、この第２導電パター
ン１１３ａは、同時に情報保持トランジスタＴｒ１２の
記憶ノード部Ｎ２を構成するＬＩＣ１６や電源線２２及
びＧＮＤ線１９等をなしている。なお、この場合、低抵
抗化したポリシリコン層からなる第２導電パターン１１
３ａの代わりに、ＴｉＮ膜等の金属系膜からなる第２導
電パターンであってもよい。

【００３９】また、この第２導電パターン１１３ａ上
に、誘電体膜としてのシリコン酸化膜１１４を介して、
低抵抗化したポリシリコン層からなるキャパシタ電極１
１５ａが形成されている。これらシリコン酸化膜１１４
及びキャパシタ電極１１５ａも、下地をなす第２導電パ
ターン１１３ａの表面形状に対応して、タングステンプ
ラグ１１１ａ上方における表面がそれぞれシーム形状を
なしている。

【００４０】そして、このキャパシタ電極１１５ａは、
上記図２中の太線Ａで囲む領域に拡がり、情報保持トラ
ンジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ
２を構成するＬＩＣ１３、１６をなす第２導電パターン
１１３ａをシリコン酸化膜１１４を介して覆っているた
め、上記図１に示す各記憶ノード部Ｎ１、Ｎ２間を接続
するキャパシタＣ１１が形成されている。

【００４１】このように、上記図１に示す情報保持トラ
ンジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ
２間を接続するキャパシタＣ１１は、各記憶ノード部Ｎ
１、Ｎ２を構成するＬＩＣ１３、１６をなす第２導電パ
ターン１１３ａ、この第２導電パターン１１３ａを覆っ
ているキャパシタ電極１１５ａ、及びこれら第２導電パ
ターン１１３ａとキャパシタ電極１１５ａとの間に介在
しているシリコン酸化膜１１４から構成されているが、
ここで、コンタクトホール中心部のタングステンプラグ
１１１ａ表面にＶ字状の溝が形成されてシーム形状をな
していることから、その上方に形成されている第２導電
パターン１１３ａ、シリコン酸化膜１１４、及びキャパ
シタ電極１１５ａも、下地をなすタングステンプラグ１
１１ａの表面形状に対応して、タングステンプラグ１１
１ａ上方における表面がそれぞれシーム形状をなしてい
る点に本実施形態の特徴がある。

【００４２】次に、図３に示すＳＲＡＭの一部、即ち図
１に示す情報保持トランジスタＴｒ１１、Ｔｒ１２の各
記憶ノード部Ｎ１、Ｎ２間を接続するキャパシタＣ１１
の製造方法を、図４〜図１１に示す工程断面図を用いて
説明する。先ず、図４に示されるように、例えばシリコ
ン基板などの半導体基板１０１上に、ゲート絶縁膜（図
示せず）を介して、ポリシリコン層、タングステンシリ
サイド層、及びシリコン酸化膜を順に積層した後、所定
の形状にパターニングして、積層されたポリシリコン層
１０２及びタングステンシリサイド層１０３からなるポ
リサイド構造のゲート電極等をなす第１導電パターン１
０４及びこの第１導電パターン１０４上のシリコン酸化
膜１０５を形成する。

【００４３】続いて、これら第１導電パターン１０４及
びシリコン酸化膜１０５の側面に例えばシリコン酸化膜
からなるサイドウォール層１０６を形成すると共に、シ
リコン酸化膜１０５をマスクとする不純物イオンの注入
並びにシリコン酸化膜１０５及びサイドウォール層１０
６をマスクとする不純物イオンの注入により、半導体基
板１０１表面にソース／ドレイン領域をなす不純物領域
（図示せず）を形成する。

【００４４】こうして、半導体基板１０１表面の不純物
領域に挟まれたチャネル領域上にゲート絶縁膜を介して
形成されたゲート電極をなす第１導電パターン１０４か
らなる情報保持トランジスタＴｒ１１を形成する。な
お、同様にした、他の情報保持トランジスタＴｒ１２、
負荷トランジスタＴｒ２１、Ｔｒ２２、選択トランジス
タＴｒ３１、Ｔｒ３２も形成される。

【００４５】続いて、第１導電パターン１０４を覆うよ
うに、基体全面にシリコン窒化膜１０７及びシリコン酸
化膜からなる層間絶縁膜１０８を堆積する。続いて、リ
ソグラフィ法を用いて、層間絶縁膜１０８上にレジスト
パターン（図示せず）を形成し、このレジストパターン
をマスクにした異方性エッチング法により、層間絶縁膜
１０８及びシリコン窒化膜１０７をエッチング加工す
る。こうして、情報保持トランジスタＴｒ１１の不純物
領域をなす半導体基板１０１上にコンタクトホール１０
９を開口する。

【００４６】次いで、図５に示されるように、例えばス
パッタリング法を用いて、基体全面に厚さ３０ｎｍのチ
タン膜と厚さ７０ｎｍのチタンナイトライド膜を順に積
層したチタン／チタンナイトライド膜１１０を成膜す
る。こうして、コンタクトホール１０９内の側壁及び底
面に沿って、チタン／チタンナイトライド膜１１０を形
成する。なお、このチタン／チタンナイトライド膜１１
０は、次に形成するタングステン層とコンタクトホール
１０９底面の半導体基板１０１との密着性を良くし、コ
ンタクト抵抗の増大を抑えるために設けるものである。

【００４７】続いて、例えばＣＶＤ法を用いて、基体全
面に厚さ４００ｎｍのタングステン層１１１を堆積し、
コンタクトホール１０９内をチタン／チタンナイトライ
ド膜１１０を介して埋め込んでしまう。なお、このと
き、タングステン層１１１の厚さを４００ｎｍとしたの
は、一方において、上記従来技術の場合の例えば厚さ６
００ｎｍよりも薄くすることにより、次の工程において
タングステン層１１１をエッチバックする際にコンタク
トホール１０９中心部のタングステン層１１１表面にＶ
字状の溝が形成されてシーム形状をなすようにするため
であり、他方において、余りに薄くなりすぎてコンタク
トホール内のタングステン層１１１内部に鬆（す）と呼
ばれる空洞部が形成されことがないようにするためであ
る。

【００４８】次いで、図６に示されるように、通常の場
合よりも薄めの厚さ４００ｎｍに成膜したタングステン
層１１１をエッチバックし、チタン／チタンナイトライ
ド膜１１０表面が露出した段階においてエッチングを一
旦ストップする。こうして、コンタクトホール１０９内
にチタン／チタンナイトライド膜１１０を介してタング
ステン層１１１を残存させると共に、コンタクトホール
１０９中心部のタングステン層１１１表面にＶ字状の溝
１１２を形成して、このタングステン層１１１表面がシ
ーム形状をなすようにする。

【００４９】次いで、図７に示されるように、タングス
テン層１１１及び露出したチタン／チタンナイトライド
膜１１０を更にエッチバックし、層間絶縁膜１０８表面
が露出した段階においてエッチングをストップする。こ
うして、コンタクトホール１０９底面の半導体基板１０
１にチタン／チタンナイトライド膜１１０を介して接続
するタングステン層１１１からなるタングステンプラグ
１１１ａをコンタクトホール１０９内に埋め込むと共
に、コンタクトホール１０９中心部のタングステンプラ
グ１１１ａ表面にＶ字状の溝１１２を形成して、このタ
ングステンプラグ１１１ａ表面がシーム形状をなすよう
にする。

【００５０】次いで、図８に示されるように、表面がシ
ーム形状をなすタングステンプラグ１１１ａを含む基体
全面に、低抵抗化したポリシリコン層１１３を堆積す
る。このとき、このポリシリコン層１１３は、タングス
テンプラグ１１１ａ表面のＶ字状の溝１１２に沿って形
成されるため、下地をなすタングステンプラグ１１１ａ
の表面形状に対応して、その表面がシーム形状をなすこ
とになる。

【００５１】次いで、図９に示されるように、この低抵
抗化したポリシリコン層１１３を所定の形状にパターン
ニングして、上記図１及び図２に示す情報保持トランジ
スタＴｒ１１の記憶ノード部Ｎ１を構成するＬＩＣ１３
となる第２導電パターン１１３ａを形成する。このと
き、この第２導電パターン１１３ａにより、情報保持ト
ランジスタＴｒ１２の記憶ノード部Ｎ２を構成するＬＩ
Ｃ１６や、電源線２２及びＧＮＤ線１９等も同時に形成
する。そして、タングステンプラグ１１１ａ上における
第２導電パターン１１３ａの表面はシーム形状をなすこ
とになる。

【００５２】なお、この場合、基体全面に、低抵抗化し
たポリシリコン層１１３を堆積し、このポリシリコン層
１１３をパターンニングして第２導電パターン１１３ａ
を形成する代わりに、ＴｉＮ膜等の金属系膜を基体全面
に堆積し、この金属系膜をパターンニングして第２導電
パターンを形成してもよい。

【００５３】続いて、例えばＣＶＤ法を用いて、この第
２導電パターン１１３ａを含む基体全面に、誘電体膜と
してのシリコン酸化膜１１４を堆積する。そして、この
シリコン酸化膜１１４も、タングステンプラグ１１１ａ
上方の第２導電パターン１１３ａ上におけるその表面は
シーム形状をなしている。なお、この場合、基体全面に
シリコン酸化膜１１４を堆積する代わりに、ポリシリコ
ン層からなる第２導電パターン１１３ａの表面層を酸化
して、シリコン酸化膜を形成してもよい。

【００５４】次いで、図１０に示されるように、基体全
面に、低抵抗化したポリシリコン層１１５を堆積する。
このとき、このポリシリコン層１１５は、タングステン
プラグ１１１ａ上方のシリコン酸化膜１１４上におい
て、その表面がシーム形状をなすことになる。

【００５５】次いで、図１１に示されるように、リソグ
ラフィ法を用いて、上記図２中の太線Ａで囲む領域の層
間絶縁膜１０８上にレジストパターン（図示せず）を形
成し、このレジストパターンをマスクにした異方性エッ
チング法により、ポリシリコン層１１５及びシリコン酸
化膜１１４をエッチング加工する。こうして、低抵抗化
したポリシリコン層１１５からなるキャパシタ電極１１
５ａを形成する。このとき、このキャパシタ電極１１５
ａは、タングステンプラグ１１１ａ上方のシリコン酸化
膜１１４上において、その表面がシーム形状をなしてい
る。

【００５６】また、このキャパシタ電極１１５ａは、上
記図２中の太線Ａで囲む領域に拡がり、情報保持トラン
ジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２
を構成するＬＩＣ１３、１６をなす第２導電パターン１
１３ａをシリコン酸化膜１１４を介して覆っているた
め、上記図１に示す各記憶ノード部Ｎ１、Ｎ２間を接続
するキャパシタＣ１１が形成されることになる。

【００５７】このようにして、通常の場合よりも薄めの
厚さ４００ｎｍに成膜したタングステン層１１１をエッ
チバックして、コンタクトホール１０９内にチタン／チ
タンナイトライド膜１１０を介してタングステン層１１
１を埋め込む際に、コンタクトホール１０９中心部のタ
ングステン層１１１表面にＶ字状の溝１１２を形成し、
このタングステン層１１１表面がシーム形状をなすよう
にすることにより、タングステンプラグ１１１ａ上方に
形成する第２導電パターン１１３ａ、シリコン酸化膜１
１４、及びキャパシタ電極１１５ａも、下地をなすタン
グステンプラグ１１１ａの表面形状に対応して、表面が
それぞれシーム形状をなすようにして、上記図１に示す
情報保持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノー
ド部Ｎ１、Ｎ２間を接続するキャパシタＣ１１を作製す
る。

【００５８】以上のように本実施形態によれば、情報保
持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ
１、Ｎ２を構成するＬＩＣ１３、１６をなす第２導電パ
ターン１１３ａ、この第２導電パターン１１３ａを上記
図２中の太線Ａで示されるように覆っているキャパシタ
電極１１５ａ、及びこれら第２導電パターン１１３ａと
キャパシタ電極１１５ａとの間に介在しているシリコン
酸化膜１１４から各記憶ノード部Ｎ１、Ｎ２間を接続す
るキャパシタＣ１１を構成すると共に、タングステンプ
ラグ１１１ａ上方に形成されている第２導電パターン１
１３ａ、シリコン酸化膜１１４、及びキャパシタ電極１
１５ａのそれぞれの表面が、下地をなすタングステンプ
ラグ１１１ａの表面形状に対応してシーム形状をなして
いることにより、キャパシタＣ１１の容量を大きくする
ことが可能になる。このため、ＳＲＡＭを高集積化した
場合においても、α線等の放射線の照射によるソフトエ
ラーに対する耐性を向上させることができる。

【００５９】また、情報保持トランジスタＴｒ１１の不
純物領域をなす半導体基板１０１上にコンタクトホール
１０９を開口した後、通常の場合よりも薄くした厚さ４
００ｎｍのタングステン層１１１を堆積して、このタン
グステン層１１１によりコンタクトホール１０９内をチ
タン／チタンナイトライド膜１１０を介して埋め込み、
続いてこのタングステン層１１１をエッチバックして、
チタン／チタンナイトライド膜１１０表面が露出した段
階においてエッチングを一旦ストップし、更にタングス
テン層１１１及び露出したチタン／チタンナイトライド
膜１１０を更にエッチバックすることにより、コンタク
トホール１０９中心部のタングステンプラグ１１１ａ表
面にＶ字状の溝１１２を形成して、このタングステンプ
ラグ１１１ａ表面がシーム形状をなすようにすることが
可能になる。そして、この表面がシーム形状をなすタン
グステンプラグ１１１ａ上に、低抵抗化したポリシリコ
ン層１１３からなり、情報保持トランジスタＴｒ１１、
Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２とを構成するＬＩ
Ｃ１３、ＬＩＣ１６となる第２導電パターン１１３ａ、
シリコン酸化膜１１４、及び低抵抗化したポリシリコン
層１１５からなり、ＬＩＣ１３、１６をなす第２導電パ
ターン１１３ａを覆っているキャパシタ電極１１５ａを
形成する際に、これら第２導電パターン１１３ａ、シリ
コン酸化膜１１４、及びキャパシタ電極１１５ａも、下
地をなすタングステンプラグ１１１ａの表面形状に対応
して表面がそれぞれシーム形状をなすようにすることが
可能になる。従って、特に工程数を増加させることな
く、情報保持トランジスタＴｒ１１、Ｔｒ１２の各記憶
ノード部Ｎ１、Ｎ２間を接続する容量の大きいキャパシ
タＣ１１を形成して、α線等の放射線の照射によるソフ
トエラーに対する耐性の高いＳＲＡＭを容易に作製する
ことができる。

【００６０】（第２の実施形態）図１２は本発明の第２
の実施形態に係る６トランジスタ型のＳＲＡＭを示す回
路図、図１３は図１２に示すＳＲＡＭのレイアウト図、
図１４は図１３に示すＳＲＡＭの一部断面図である。な
お、上記図１〜図３に示すＳＲＡＭの構成要素と同一の
要素には同一の符号を付して説明を省略する。

【００６１】上記第１の実施形態においては、図１に示
されるように、情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２間にキャパシタＣ１１が
設けられている点、即ち図２中の太線Ａで囲む領域に形
成されたキャパシタ電極が情報保持トランジスタＴｒ１
１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２を構成するＬ
ＩＣ１３、１６を誘電体膜を介して覆っている点に特徴
があった。しかし、本実施形態においては、図１２に示
されるように、情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２とＧＮＤ線１９との間に
それぞれキャパシタＣ２１、Ｃ２２が設けられている点
に特徴がある。即ち、図１３中の太線Ｂで囲む領域にキ
ャパシタ電極が形成されており、このキャパシタ電極が
情報保持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノー
ド部Ｎ１、Ｎ２を構成するＬＩＣ１３、１６及び情報保
持トランジスタＴｒ１１、Ｔｒ１２の各一端を接地させ
ているＧＮＤ線１９を誘電体膜を介して覆っている点に
特徴がある。

【００６２】次に、図１３に示すＳＲＡＭのうち、特に
図１２に示す情報保持トランジスタＴｒ１１の記憶ノー
ド部Ｎ１とＧＮＤ線１９との間を接続するキャパシタＣ
２１の構造を、図１４を用いて説明する。但し、このキ
ャパシタＣ２１の構造は、上記図３に示したキャパシタ
Ｃ１１と基本的には同様の構造をなしているため、キャ
パシタＣ１１と共通する点についての説明は省略する。

【００６３】上記図１２に示す情報保持トランジスタＴ
ｒ１１のノードコンタクト部１１の半導体基板１０１上
に開口されたコンタクトホール内にチタン／チタンナイ
トライド膜１１０を介してタングステン層からなるタン
グステンプラグ１１１ａが埋め込まれているが、コンタ
クトホール中心部のタングステンプラグ１１１ａ表面に
はＶ字状の溝が形成され、このタングステンプラグ１１
１ａ表面がシーム形状をなしている。

【００６４】また、この表面がシーム形状をなすタング
ステンプラグ１１１ａ上には、低抵抗化したポリシリコ
ン層からなり、下地をなすタングステンプラグ１１１ａ
の表面形状に対応して表面がシーム形状をなしている第
２導電パターン１１３ａが形成され、上記図１２及び図
１３に示す情報保持トランジスタＴｒ１１の記憶ノード
部Ｎ１を構成するＬＩＣ１３をなしている。そして、こ
の第２導電パターン１１３ａは、同時に情報保持トラン
ジスタＴｒ１２の記憶ノード部Ｎ２を構成するＬＩＣ１
６や電源線２２及びＧＮＤ線１９等をなしている。

【００６５】また、この第２導電パターン１１３ａ上に
は、誘電体膜としてのシリコン酸化膜１１４を介して、
低抵抗化したポリシリコン層からなり、タングステンプ
ラグ１１１ａ上方における表面がシーム形状をなしてい
るキャパシタ電極１１５ｂが形成されている。そして、
このキャパシタ電極１１５ｂは、上記図３に示したキャ
パシタ電極１１５ａとは異なり、上記図１３中の太線Ｂ
で囲む領域に拡がって、情報保持トランジスタＴｒ１
１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２を構成するＬ
ＩＣ１３、１６及びＧＮＤ線１９をなす第２導電パター
ン１１３ａをシリコン酸化膜１１４を介して覆っている
ため、上記図１２に示す情報保持トランジスタＴｒ１１
の記憶ノード部Ｎ１とＧＮＤ線１９との間を接続するキ
ャパシタＣ２１が形成されている。

【００６６】このように、上記図１２に示す情報保持ト
ランジスタＴｒ１１の記憶ノード部Ｎ１とＧＮＤ線１９
との間を接続するキャパシタＣ２１は、記憶ノード部Ｎ
１を構成するＬＩＣ１３及びＧＮＤ線１９をなす第２導
電パターン１１３ａ、この第２導電パターン１１３ａを
覆っているキャパシタ電極１１５ｂ、並びにこれら第２
導電パターン１１３ａとキャパシタ電極１１５ｂとの間
に介在しているシリコン酸化膜１１４から構成されてい
るが、ここで、コンタクトホール中心部のタングステン
プラグ１１１ａ表面にＶ字状の溝が形成されてシーム形
状をなしていることから、その上方に形成されている第
２導電パターン１１３ａ、シリコン酸化膜１１４、及び
キャパシタ電極１１５ｂも、下地をなすタングステンプ
ラグ１１１ａの表面形状に対応して、タングステンプラ
グ１１１ａ上方における表面がそれぞれシーム形状をな
している点に本実施形態の特徴がある。

【００６７】なお、図１２に示す情報保持トランジスタ
Ｔｒ１２の記憶ノード部Ｎ２とＧＮＤ線１９との間を接
続するキャパシタＣ２２の構造は、上記キャパシタＣ２
１の構造と同様であるため、その説明は省略する。

【００６８】また、これらキャパシタＣ２１、Ｃ２２の
製造方法も、上記第１の実施形態において図４〜図１１
に示す工程断面図を用いて説明したキャパシタＣ１１の
製造方法と同様であるため、その説明は省略する。

【００６９】以上のように本実施形態によれば、情報保
持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ
１、Ｎ２を構成するＬＩＣ１３、１６及びＧＮＤ線１９
をなす第２導電パターン１１３ａ、この第２導電パター
ン１１３ａを上記図１３中の太線Ｂで示されるように覆
っているキャパシタ電極１１５ｂ、並びにこれら第２導
電パターン１１３ａとキャパシタ電極１１５ｂとの間に
介在しているシリコン酸化膜１１４から各記憶ノード部
Ｎ１、Ｎ２とＧＮＤ線１９との間を接続するキャパシタ
Ｃ２１、Ｃ２２を構成すると共に、タングステンプラグ
１１１ａ上方に形成されている第２導電パターン１１３
ａ、シリコン酸化膜１１４、及びキャパシタ電極１１５
ｂのそれぞれの表面がシーム形状をなしていることによ
り、キャパシタＣ２１、Ｃ２２の容量を大きくすること
が可能になる。このため、ＳＲＡＭを高集積化した場合
においても、α線等の放射線の照射によるソフトエラー
に対する耐性を向上させることができる。

【００７０】また、上記第１の実施形態の場合と同様に
して、タングステンプラグ１１１ａ表面がＶ字状の溝を
もったシーム形状をなすようにすることが可能になるこ
とから、この表面がシーム形状をなすタングステンプラ
グ１１１ａ上に、情報保持トランジスタＴｒ１１、Ｔｒ
１２の各記憶ノード部Ｎ１、Ｎ２とを構成するＬＩＣ１
３、ＬＩＣ１６及びＧＮＤ線１９となる第２導電パター
ン１１３ａ、シリコン酸化膜１１４、及びＬＩＣ１３、
１６及びＧＮＤ線１９をなす第２導電パターン１１３ａ
を覆っているキャパシタ電極１１５ｂを形成する際に、
これら第２導電パターン１１３ａ、シリコン酸化膜１１
４、及びキャパシタ電極１１５ｂも、下地をなすタング
ステンプラグ１１１ａの表面形状に対応して表面がそれ
ぞれシーム形状をなすようにすることが可能になる。従
って、特に工程数を増加させることなく、情報保持トラ
ンジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ
２とＧＮＤ線１９との間を接続するキャパシタＣ２１、
Ｃ２２を形成して、α線等の放射線の照射によるソフト
エラーに対する耐性の高いＳＲＡＭを容易に作製するこ
とができる。

【００７１】（第３の実施形態）図１５は本発明の第２
の実施形態に係る６トランジスタ型のＳＲＡＭを示す回
路図、図１６は図１５に示すＳＲＡＭのレイアウト図、
図１７は図１６に示すＳＲＡＭの一部断面図である。な
お、上記図１〜図３に示すＳＲＡＭの構成要素と同一の
要素には同一の符号を付して説明を省略する。

【００７２】上記第１の実施形態においては、図１に示
されるように、情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２間にキャパシタＣ１１が
設けられている点、即ち図２中の太線Ａで囲む領域に形
成されたキャパシタ電極が情報保持トランジスタＴｒ１
１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２を構成するＬ
ＩＣ１３、１６を誘電体膜を介して覆っている点に特徴
があった。しかし、本実施形態においては、図１５に示
されるように、情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２と電源線２２との間にそ
れぞれキャパシタＣ３１、Ｃ３２が設けられている点に
特徴がある。即ち、図１６中の太線Ｃで囲む領域にキャ
パシタ電極が形成されており、このキャパシタ電極が情
報保持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード
部Ｎ１、Ｎ２を構成するＬＩＣ１３、１６及び負荷トラ
ンジスタＴｒ２１、Ｔｒ２２の各一端を電源Ｖ_CCに接続
している電源線２２を誘電体膜を介して覆っている点に
特徴がある。

【００７３】次に、図１６に示すＳＲＡＭのうち、特に
図１５に示す情報保持トランジスタＴｒ１１の記憶ノー
ド部Ｎ１と電源線２２との間を接続するキャパシタＣ３
１の構造を、図１７を用いて説明する。但し、このキャ
パシタＣ３１の構造は、上記図３に示したキャパシタＣ
１１と基本的には同様の構造をなしているため、キャパ
シタＣ１１と共通する点についての説明は省略する。

【００７４】上記図１６に示す負荷トランジスタＴｒ２
１のノードコンタクト部１２の半導体基板１０１上に開
口されたコンタクトホール内にチタン／チタンナイトラ
イド膜１１０を介してタングステン層からなるタングス
テンプラグ１１１ａが埋め込まれているが、コンタクト
ホール中心部のタングステンプラグ１１１ａ表面にはＶ
字状の溝が形成され、このタングステンプラグ１１１ａ
表面がシーム形状をなしている。

【００７５】また、この表面がシーム形状をなすタング
ステンプラグ１１１ａ上には、低抵抗化したポリシリコ
ン層からなり、下地をなすタングステンプラグ１１１ａ
の表面形状に対応して表面がシーム形状をなしている第
２導電パターン１１３ａが形成され、上記図１５及び図
１６に示す情報保持トランジスタＴｒ１１の記憶ノード
部Ｎ１を構成するＬＩＣ１３をなしている。そして、こ
の第２導電パターン１１３ａは、同時に情報保持トラン
ジスタＴｒ１２の記憶ノード部Ｎ２を構成するＬＩＣ１
６や電源線２２及びＧＮＤ線１９等をなしている。

【００７６】また、この第２導電パターン１１３ａ上に
は、誘電体膜としてのシリコン酸化膜１１４を介して、
低抵抗化したポリシリコン層からなり、タングステンプ
ラグ１１１ａ上方における表面がシーム形状をなしてい
るキャパシタ電極１１５ｃが形成されている。そして、
このキャパシタ電極１１５ｃは、上記図３に示したキャ
パシタ電極１１５ａと異なり、上記図１６中の太線Ｃで
囲む領域に拡がり、情報保持トランジスタＴｒ１１、Ｔ
ｒ１２の各記憶ノード部Ｎ１、Ｎ２を構成するＬＩＣ１
３、１６及び電源線２２をなす第２導電パターン１１３
ａをシリコン酸化膜１１４を介して覆っているため、上
記図１５に示す情報保持トランジスタＴｒ１１の記憶ノ
ード部Ｎ１と電源線２２との間を接続するキャパシタＣ
３１が形成されている。

【００７７】このように、上記図１５に示す情報保持ト
ランジスタＴｒ１１の記憶ノード部Ｎ１と電源線２２と
の間を接続するキャパシタＣ３１は、記憶ノード部Ｎ１
を構成するＬＩＣ１３及び電源線２２をなす第２導電パ
ターン１１３ａ、この第２導電パターン１１３ａを覆っ
ているキャパシタ電極１１５ｃ、並びにこれら第２導電
パターン１１３ａとキャパシタ電極１１５ｃとの間に介
在しているシリコン酸化膜１１４から構成されている
が、ここで、コンタクトホール中心部のタングステンプ
ラグ１１１ａ表面にＶ字状の溝が形成されてシーム形状
をなしていることから、その上方に形成されている第２
導電パターン１１３ａ、シリコン酸化膜１１４、及びキ
ャパシタ電極１１５ｃも、下地をなすタングステンプラ
グ１１１ａの表面形状に対応して、タングステンプラグ
１１１ａ上方における表面がそれぞれシーム形状をなし
ている点に本実施形態の特徴がある。

【００７８】なお、図１５に示す情報保持トランジスタ
Ｔｒ１２の記憶ノード部Ｎ２と電源線２２との間を接続
するキャパシタＣ３２の構造は、上記キャパシタＣ３１
の構造と同様であるため、その説明は省略する。

【００７９】また、これらキャパシタＣ３１、３２の製
造方法も、上記第１の実施形態において図４〜図１１に
示す工程断面図を用いて説明したキャパシタＣ１１の製
造方法と同様であるため、その説明は省略する。

【００８０】以上のように本実施形態によれば、情報保
持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ
１、Ｎ２を構成するＬＩＣ１３、１６及び電源線２２を
なす第２導電パターン１１３ａ、この第２導電パターン
１１３ａを上記図１６中の太線Ｃで示されるように覆っ
ているキャパシタ電極１１５ｃ、並びにこれら第２導電
パターン１１３ａとキャパシタ電極１１５ｃとの間に介
在しているシリコン酸化膜１１４から各記憶ノード部Ｎ
１、Ｎ２と電源線２２との間を接続するキャパシタＣ３
１、Ｃ３２を構成すると共に、タングステンプラグ１１
１ａ上方に形成されている第２導電パターン１１３ａ、
シリコン酸化膜１１４、及びキャパシタ電極１１５ｃの
それぞれの表面がシーム形状をなしていることにより、
キャパシタＣ３１、Ｃ３２の容量を大きくすることが可
能になる。このため、ＳＲＡＭを高集積化した場合にお
いても、α線等の放射線の照射によるソフトエラーに対
する耐性を向上させることができる。

【００８１】また、上記第１の実施形態の場合と同様に
して、タングステンプラグ１１１ａ表面がＶ字状の溝を
もったシーム形状をなすようにすることが可能になるこ
とから、この表面がシーム形状をなすタングステンプラ
グ１１１ａ上に、情報保持トランジスタＴｒ１１、Ｔｒ
１２の各記憶ノード部Ｎ１、Ｎ２とを構成するＬＩＣ１
３、ＬＩＣ１６及び電源線２２となる第２導電パターン
１１３ａ、シリコン酸化膜１１４、並びにＬＩＣ１３、
１６及び電源線２２をなす第２導電パターン１１３ａを
覆っているキャパシタ電極１１５ｃを形成する際に、こ
れら第２導電パターン１１３ａ、シリコン酸化膜１１
４、及びキャパシタ電極１１５ｃも、下地をなすタング
ステンプラグ１１１ａの表面形状に対応して表面がそれ
ぞれシーム形状をなすようにすることが可能になる。従
って、特に工程数を増加させることなく、情報保持トラ
ンジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ
２と電源線２２との間を接続するキャパシタＣ３１、Ｃ
３２を形成して、α線等の放射線の照射によるソフトエ
ラーに対する耐性の高いＳＲＡＭを容易に作製すること
ができる。

【００８２】（第４の実施形態）図１８は本発明の第２
の実施形態に係る６トランジスタ型のＳＲＡＭを示す回
路図、図１９は図１８に示すＳＲＡＭのレイアウト図、
図２０は図１９に示すＳＲＡＭの一部断面図である。な
お、上記図１〜図３に示すＳＲＡＭの構成要素と同一の
要素には同一の符号を付して説明を省略する。

【００８３】上記第１の実施形態においては、図１に示
されるように、情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２間にキャパシタＣ１１が
設けられている点、即ち図２中の太線Ａで囲む領域に形
成されたキャパシタ電極が情報保持トランジスタＴｒ１
１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２を構成するＬ
ＩＣ１３、１６を誘電体膜を介して覆っている点に特徴
があった。しかし、本実施形態においては、図１８に示
されるように、情報保持トランジスタＴｒ１１、Ｔｒ１
２の各記憶ノード部Ｎ１、Ｎ２間のキャパシタＣ１１の
他に、各記憶ノード部Ｎ１、Ｎ２とＧＮＤ線１９との間
にキャパシタＣ２１、Ｃ２２が設けられ、各記憶ノード
部Ｎ１、Ｎ２と電源線２２との間にキャパシタＣ３１、
Ｃ３２が設けられている点に特徴がある。即ち、図１９
中の太線Ｄで囲む領域にキャパシタ電極が形成されてお
り、このキャパシタ電極が情報保持トランジスタＴｒ１
１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２を構成するＬ
ＩＣ１３、１６、情報保持トランジスタＴｒ１１、Ｔｒ
１２の各一端を接地させているＧＮＤ線１９、及び負荷
トランジスタＴｒ２１、Ｔｒ２２の各一端を電源Ｖ_CCに
接続している電源線２２を誘電体膜を介して覆っている
点に特徴がある。

【００８４】なお、図１８に示す情報保持トランジスタ
Ｔｒ１１、Ｔｒ１２の各記憶ノード部Ｎ１、Ｎ２間を接
続するキャパシタＣ１１、各記憶ノード部Ｎ１、Ｎ２と
ＧＮＤ線１９との間を接続するキャパシタＣ２１、Ｃ２
２、及び各記憶ノード部Ｎ１、Ｎ２と電源線２２との間
を接続するキャパシタＣ３１、Ｃ３２の構造は、上記図
３、図１４、図１７に示すキャパシタＣ１１、Ｃ２１、
Ｃ３１の構造と同様であるため、その説明は省略する。

【００８５】また、これらキャパシタＣ１１、Ｃ２１、
Ｃ２２、Ｃ３１、Ｃ３２の製造方法も、上記第１の実施
形態において図４〜図１１に示す工程断面図を用いて説
明したキャパシタＣ１１の製造方法と同様であるため、
その説明は省略する。

【００８６】以上のように本実施形態によれば、情報保
持トランジスタＴｒ１１、Ｔｒ１２の各記憶ノード部Ｎ
１、Ｎ２を構成するＬＩＣ１３、１６、ＧＮＤ線１９、
及び電源線２２をなす第２導電パターン１１３ａ、この
第２導電パターン１１３ａを上記図１９中の太線Ｄで示
されるように覆っているキャパシタ電極１１５ｄ、並び
にこれら第２導電パターン１１３ａとキャパシタ電極１
１５ｄとの間に介在しているシリコン酸化膜１１４から
各記憶ノード部Ｎ１、Ｎ２間を接続するキャパシタＣ１
１、各記憶ノード部Ｎ１、Ｎ２とＧＮＤ線１９との間を
接続するキャパシタＣ２１、Ｃ２２、各記憶ノード部Ｎ
１、Ｎ２と電源線２２との間を接続するキャパシタＣ３
１、Ｃ３２を構成すると共に、タングステンプラグ１１
１ａ上方に形成されている第２導電パターン１１３ａ、
シリコン酸化膜１１４、及びキャパシタ電極１１５ｄの
それぞれの表面がシーム形状をなしていることにより、
キャパシタＣ１１、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２の
容量を大きくすることが可能になる。このため、上記第
１〜第３の実施形態の効果を総合した効果を奏し、ＳＲ
ＡＭを高集積化した場合においても、α線等の放射線の
照射によるソフトエラーに対する耐性を向上させること
ができる。

【００８７】また、上記第１の実施形態の場合と同様に
して、タングステンプラグ１１１ａ表面がＶ字状の溝を
もったシーム形状をなすようにすることが可能になるこ
とから、この表面がシーム形状をなすタングステンプラ
グ１１１ａ上に、情報保持トランジスタＴｒ１１、Ｔｒ
１２の各記憶ノード部Ｎ１、Ｎ２とを構成するＬＩＣ１
３、ＬＩＣ１６、ＧＮＤ線１９、及び電源線２２となる
第２導電パターン１１３ａ、シリコン酸化膜１１４、並
びにＬＩＣ１３、１６、ＧＮＤ線１９、及び電源線２２
をなす第２導電パターン１１３ａを覆っているキャパシ
タ電極１１５ｄを形成する際に、これら第２導電パター
ン１１３ａ、シリコン酸化膜１１４、及びキャパシタ電
極１１５ｄも、下地をなすタングステンプラグ１１１ａ
の表面形状に対応して表面がそれぞれシーム形状をなす
ようにすることが可能になる。従って、特に工程数を増
加させることなく、各記憶ノード部Ｎ１、Ｎ２間を接続
するキャパシタＣ１１、各記憶ノード部Ｎ１、Ｎ２とＧ
ＮＤ線１９との間を接続するキャパシタＣ２１、Ｃ２
２、各記憶ノード部Ｎ１、Ｎ２と電源線２２との間を接
続するキャパシタＣ３１、Ｃ３２を形成して、α線等の
放射線の照射によるソフトエラーに対する耐性の高いＳ
ＲＡＭを容易に作製することができる。

【００８８】

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及びその製造方法によれば、次のような効
果を奏することができる。即ち、請求項１に係る半導体
装置によれば、プラグ層に接続する導電パターン、この
導電パターンを覆っているキャパシタ電極、及びこれら
導電パターンとキャパシタ電極との間に介在している誘
電体膜からキャパシタを構成すると共に、プラグ層表面
がシーム形状をなしていることから、このプラグ層上方
の第２導電パターン、誘電体膜、及びキャパシタ電極の
それぞれの表面がシーム形状をなすことになるため、キ
ャパシタ容量が大きくなる。従って、α線等の放射線の
照射によって発生した電荷をこのキャパシタに取り込む
ことが可能になり、高集積化された半導体装置で必ず問
題となるソフトエラーに対する耐性を向上することがで
きる。

【００８９】また、請求項２に係る半導体装置によれ
ば、上記請求項１に係る発明を６トランジスタ型のＳＲ
ＡＭの各記憶ノード部間を接続するキャパシタに適用
し、この６トランジスタ型のＳＲＡＭの各記憶ノード部
間を接続するキャパシタを構成する導電パターン、誘電
体膜、及びキャパシタ電極のプラグ層上方におけるそれ
ぞれの表面がシーム形状をなすようにすることにより、
キャパシタ容量を大きくして、ＳＲＡＭを高集積化した
場合においても、α線等の放射線の照射によるソフトエ
ラーに対する耐性を向上することができる。

【００９０】また、請求項３に係る半導体装置によれ
ば、上記請求項１に係る発明を６トランジスタ型のＳＲ
ＡＭに適用し、この６トランジスタ型のＳＲＡＭの各記
憶ノード部と接地線との間を接続するキャパシタを構成
する導電パターン、誘電体膜、及びキャパシタ電極のプ
ラグ層上方におけるそれぞれの表面がシーム形状をなす
ようにすることにより、キャパシタ容量を大きくして、
ＳＲＡＭを高集積化した場合においても、α線等の放射
線の照射によるソフトエラーに対する耐性を向上するこ
とができる。

【００９１】また、請求項４に係る半導体装置によれ
ば、上記請求項１に係る発明を６トランジスタ型のＳＲ
ＡＭに適用し、この６トランジスタ型のＳＲＡＭの各記
憶ノード部と電源線との間を接続するキャパシタを構成
する導電パターン、誘電体膜、及びキャパシタ電極のプ
ラグ層上方におけるそれぞれの表面がシーム形状をなす
ようにすることにより、キャパシタ容量を大きくして、
ＳＲＡＭを高集積化した場合においても、α線等の放射
線の照射によるソフトエラーに対する耐性を向上するこ
とができる。

【００９２】また、請求項５に係る半導体装置によれ
ば、上記請求項１に係る発明を６トランジスタ型のＳＲ
ＡＭに適用し、この６トランジスタ型のＳＲＡＭの各記
憶ノード部間を接続するキャパシタ、各記憶ノード部と
接地線との間を接続するキャパシタ、各記憶ノード部と
電源線との間を接続するキャパシタをそれぞれ構成する
導電パターン、誘電体膜、及びキャパシタ電極のプラグ
層上方におけるそれぞれの表面がシーム形状をなすよう
にすることにより、キャパシタ容量を大きくして、上記
請求項２〜４に係る発明の効果を総合した効果を奏し、
ＳＲＡＭを高集積化した場合においても、α線等の放射
線の照射によるソフトエラーに対する耐性を向上するこ
とができる。

【００９３】更に、請求項８に係る半導体装置の製造方
法によれば、半導体基板上にコンタクトホールを開口
し、例えば通常の場合よりも薄く堆積した金属層をエッ
チバックすることにより、この金属層をコンタクトホー
ルを埋め込んでプラグ層を形成すると共に、コンタクト
ホール中心部のプラグ層表面にＶ字状の溝を形成し、プ
ラグ層表面がシーム形状をなすようにし、更にこの表面
がシーム形状をなすプラグ層及び絶縁膜上に、導電パタ
ーン、誘電体膜、及びキャパシタ電極を順に形成するこ
とにより、これらの導電パターン、誘電体膜、及びキャ
パシタ電極のプラグ層上方におけるそれぞれの表面がシ
ーム形状をなすため、特に工程数を増加させることな
く、全てのプラグ層に接続する容量の大きいキャパシタ
を容易に形成することができる。従って、α線等の放射
線の照射によって発生した電荷を取り込むことが可能な
大容量のキャパシタを有し、高集積化された半導体装置
で必ず問題となるソフトエラーに対する高い耐性をもつ
半導体装置を容易に作製することができる。

【００９４】また、請求項９に係る半導体装置の製造方
法によれば、上記請求項８に係る発明を６トランジスタ
型のＳＲＡＭの製造方法に適用し、６トランジスタ型の
ＳＲＡＭの各記憶ノード部間を接続するキャパシタを形
成する際に、表面がシーム形状をなすプラグ層及び絶縁
膜上に、各記憶ノード部をなす導電パターン、誘電体
膜、及びキャパシタ電極を順に形成して、これらの導電
パターン、誘電体膜、及びキャパシタ電極のプラグ層上
方におけるそれぞれの表面がシーム形状をなすようにす
ることにより、特に工程数を増加させることなく、６ト
ランジスタ型のＳＲＡＭの各記憶ノード部間を接続する
容量の大きいキャパシタを容易に形成することができ
る。従って、α線等の放射線の照射によって発生した電
荷を取り込むことが可能な大容量のキャパシタを有し、
ソフトエラーに対する高い耐性をもつＳＲＡＭを容易に
作製することができる。

【００９５】また、請求項１０に係る半導体装置の製造
方法によれば、上記請求項８に係る発明を６トランジス
タ型のＳＲＡＭの製造方法に適用し、６トランジスタ型
のＳＲＡＭの各記憶ノード部と接地線との間を接続する
キャパシタを形成する際に、表面がシーム形状をなすプ
ラグ層及び絶縁膜上に、各記憶ノード部及び接地線をな
す導電パターン、誘電体膜、並びにキャパシタ電極を順
に形成して、これらの導電パターン、誘電体膜、及びキ
ャパシタ電極のプラグ層上方におけるそれぞれの表面が
シーム形状をなすようにすることにより、特に工程数を
増加させることなく、６トランジスタ型のＳＲＡＭの各
記憶ノード部と接地線との間を接続する容量の大きいキ
ャパシタを容易に形成することができる。従って、α線
等の放射線の照射によって発生した電荷を取り込むこと
が可能な大容量のキャパシタを有し、ソフトエラーに対
する高い耐性をもつＳＲＡＭを容易に作製することがで
きる。

【００９６】また、請求項１１に係る半導体装置の製造
方法によれば、上記請求項８に係る発明を６トランジス
タ型のＳＲＡＭの製造方法に適用し、６トランジスタ型
のＳＲＡＭの各記憶ノード部と電源線との間を接続する
キャパシタを形成する際に、表面がシーム形状をなすプ
ラグ層及び絶縁膜上に、各記憶ノード部及び電源線をな
す導電パターン、誘電体膜、並びにキャパシタ電極を順
に形成して、これらの導電パターン、誘電体膜、及びキ
ャパシタ電極のプラグ層上方におけるそれぞれの表面が
シーム形状をなすようにすることにより、特に工程数を
増加させることなく、６トランジスタ型のＳＲＡＭの各
記憶ノード部と電源線との間を接続する容量の大きいキ
ャパシタを容易に形成することができる。従って、α線
等の放射線の照射によって発生した電荷を取り込むこと
が可能な大容量のキャパシタを有し、ソフトエラーに対
する高い耐性をもつＳＲＡＭを容易に作製することがで
きる。

【００９７】また、請求項１２に係る半導体装置の製造
方法によれば、上記請求項８に係る発明を６トランジス
タ型のＳＲＡＭの製造方法に適用し、６トランジスタ型
のＳＲＡＭの各記憶ノード部間を接続するキャパシタ、
各記憶ノード部と接地線との間を接続するキャパシタ、
及び各記憶ノード部と電源線との間を接続するキャパシ
タを形成する際に、表面がシーム形状をなすプラグ層及
び絶縁膜上に、各記憶ノード部、接地線、及び電源線を
なす導電パターン、誘電体膜、並びにキャパシタ電極を
順に形成して、これらの導電パターン、誘電体膜、及び
キャパシタ電極のプラグ層上方におけるそれぞれの表面
がシーム形状をなすようにすることにより、特に工程数
を増加させることなく、６トランジスタ型のＳＲＡＭの
各記憶ノード部間を接続する容量の大きいキャパシタ、
各記憶ノード部と接地線との間を接続する容量の大きい
キャパシタ、及び各記憶ノード部と電源線との間を接続
する容量の大きいキャパシタを容易に形成することがで
きる。従って、α線等の放射線の照射によって発生した
電荷を取り込むことが可能な大容量のキャパシタを有
し、ソフトエラーに対する高い耐性をもつＳＲＡＭを容
易に作製することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る６トランジスタ
型のＳＲＡＭを示す回路図である。

【図２】図１に示すＳＲＡＭのレイアウト図である。

【図３】図２のＳＲＡＭの一部断面図である。

【図４】図３のＳＲＡＭの製造方法を説明するための工
程断面図（その１）である。

【図５】図３のＳＲＡＭの製造方法を説明するための工
程断面図（その２）である。

【図６】図３のＳＲＡＭの製造方法を説明するための工
程断面図（その３）である。

【図７】図３のＳＲＡＭの製造方法を説明するための工
程断面図（その４）である。

【図８】図３のＳＲＡＭの製造方法を説明するための工
程断面図（その５）である。

【図９】図３のＳＲＡＭの製造方法を説明するための工
程断面図（その６）である。

【図１０】図３のＳＲＡＭの製造方法を説明するための
工程断面図（その７）である。

【図１１】図３のＳＲＡＭの製造方法を説明するための
工程断面図（その８）である。

【図１２】本発明の第２の実施形態に係る６トランジス
タ型のＳＲＡＭを示す回路図である。

【図１３】図１２に示すＳＲＡＭのレイアウト図であ
る。

【図１４】図１３のＳＲＡＭの一部断面図である。

【図１５】本発明の第３の実施形態に係る６トランジス
タ型のＳＲＡＭを示す回路図である。

【図１６】図１５に示すＳＲＡＭのレイアウト図であ
る。

【図１７】図１６のＳＲＡＭの一部断面図である。

【図１８】本発明の第４の実施形態に係る６トランジス
タ型のＳＲＡＭを示す回路図である。

【図１９】図１８に示すＳＲＡＭのレイアウト図であ
る。

【図２０】従来のタングステンプラグを用いる半導体装
置の製造方法を説明するための工程断面図（その１）で
ある。

【図２１】従来のタングステンプラグを用いる半導体装
置の製造方法を説明するための工程断面図（その２）で
ある。

【図２２】従来のタングステンプラグを用いる半導体装
置の製造方法を説明するための工程断面図（その３）で
ある。

【図２３】従来のタングステンプラグを用いる半導体装
置の製造方法を説明するための工程断面図（その４）で
ある。

【図２４】従来のタングステンプラグを用いる半導体装
置の製造方法を説明するための工程断面図（その５）で
ある。

【図２５】従来のタングステンプラグを用いる半導体装
置の製造方法を説明するための工程断面図（その６）で
ある。

【符号の説明】

Ｔｒ１１、Ｔｒ１２…情報保持トランジスタ、Ｔｒ２
１、Ｔｒ２２…負荷トランジスタ、Ｔｒ３１、Ｔｒ３２
…選択トランジスタ、Ｎ１…情報保持トランジスタＴｒ
１１の記憶ノード部、Ｎ２…情報保持トランジスタＴｒ
１２の記憶ノード部、Ｖ_CC…電源、Ｃ１１、Ｃ２１、Ｃ
２２、Ｃ３１、Ｃ３２…キャパシタ、１１…情報保持ト
ランジスタＴｒ１１のノードコンタクト部、１２…負荷
トランジスタＴｒ２１のノードコンタクト部、１３…Ｌ
ＩＣ、１４…情報保持トランジスタＴｒ１２のノードコ
ンタクト部、１５…負荷トランジスタＴｒ２２のノード
コンタクト部、１６…ＬＩＣ、１７、１８…ＧＮＤコン
タクト部、１９…ＧＮＤ線、２０、２１…電源コンタク
ト部、２２…電源線、２３、２４…ビットコンタクト
部、２５…ビット線、２６…反転ビット線、２７…ワー
ド線、１０１…半導体基板、１０２…ポリシリコン層、
１０３…タングステンシリサイド層、１０４…第１導電
パターン、１０５…シリコン酸化膜、１０６…サイドウ
ォール層、１０７…シリコン窒化膜、１０８…層間絶縁
膜、１０９…コンタクトホール、１１０…チタン／チタ
ンナイトライド膜、１１１…タングステン層、１１１ａ
…タングステンプラグ、１１２…Ｖ字状の溝、１１３…
ポリシリコン層、１１３ａ…第２導電パターン、１１４
…誘電体膜、１１５…ポリシリコン層、１１５ａ、１１
５ｂ、１１５ｃ、１１５ｄ…キャパシタ電極、２０１…
半導体基板、２０２…ポリシリコン層、２０３…タング
ステンシリサイド層、２０４…第１導電パターン、２０
５…シリコン酸化膜、２０６…サイドウォール層、２０
７…シリコン窒化膜、２０８…層間絶縁膜、２０９…コ
ンタクトホール、２１０…チタン／チタンナイトライド
膜、２１１…タングステン層、２１１ａ…タングステン
プラグ、２１３…チタンナイトライド膜、２１３ａ…第
２導電パターン。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁膜を介して導電パタ
   ーンが形成されており、前記絶縁膜に開口されたコンタ
   クトホールに埋め込まれたプラグ層によって前記半導体
   基板と前記導電パターンとが接続されている半導体装置
   において、 前記プラグ層表面がシーム形状をなしており、 前記プラグ層上方の前記導電パターン上に誘電体膜を介
   してキャパシタ電極が形成されていることを特徴とする
   半導体装置。
2. 【請求項２】 一対の情報保持トランジスタと一対の負
   荷トランジスタとから構成されるフリップフロップ回
   路、及び前記フリップフロップ回路と入出力線とを接続
   する一対の選択トランジスタを有し、 前記一対の情報保持トランジスタの各記憶ノード部をな
   している前記導電パターンが前記誘電体膜を介して前記
   キャパシタ電極により覆われ、記憶ノード間にキャパシ
   タが形成されていることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】 一対の情報保持トランジスタと一対の負
   荷トランジスタとから構成されるフリップフロップ回
   路、及び前記フリップフロップ回路と入出力線とを接続
   する一対の選択トランジスタを有し、 前記一対の情報保持トランジスタの各記憶ノード部をな
   している前記導電パターン及び前記一対の情報保持トラ
   ンジスタに接続する接地線をなしている前記導電パター
   ンが前記誘電体膜を介して前記キャパシタ電極により覆
   われ、記憶ノード−接地間にキャパシタが形成されてい
   ることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 一対の情報保持トランジスタと一対の負
   荷トランジスタとから構成されるフリップフロップ回
   路、及び前記フリップフロップ回路と入出力線とを接続
   する一対の選択トランジスタを有し、 前記一対の情報保持トランジスタの各記憶ノード部をな
   している前記導電パターン及び前記一対の負荷トランジ
   スタに接続する電源線をなしている前記導電パターンが
   前記誘電体膜を介して前記キャパシタ電極により覆わ
   れ、記憶ノード−電源間にキャパシタが形成されている
   ことを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 一端が接地線に接続されている一対の情
   報保持トランジスタと一端が電源線に接続されている一
   対の負荷トランジスタとから構成されるフリップフロッ
   プ回路、及び前記フリップフロップ回路と入出力線とを
   接続する一対の選択トランジスタを有し、 前記一対の情報保持トランジスタの各記憶ノード部をな
   している前記導電パターン、前記接地線をなしている前
   記導電パターン、及び前記電源線をなしている前記導電
   パターンが前記誘電体膜を介して前記キャパシタ電極に
   より覆われて、記憶ノード間、記憶ノード−接地間、及
   び記憶ノード−電源間にそれぞれキャパシタが形成され
   ていることを特徴とする請求項１記載の半導体装置。
6. 【請求項６】 前記プラグ層が、高融点金属からなるこ
   とを特徴とする請求項１記載の半導体装置。
7. 【請求項７】 前記高融点金属が、タングステンである
   ことを特徴とする請求項６記載の半導体装置。
8. 【請求項８】 半導体基板上に絶縁膜を形成した後、前
   記絶縁膜を選択的にエッチングして、前記半導体基板を
   露出させるコンタクトホールを開口する第１の工程と、 基体全面に所定の厚さの金属層を堆積した後、前記金属
   層を前記絶縁膜が露出するまでエッチバックして、前記
   コンタクトホールを埋め込んだ前記金属層からなるプラ
   グ層を形成すると共に、前記コンタクトホール中心部の
   前記プラグ層表面にＶ字状の溝を形成し、前記プラグ層
   表面がシーム形状をなすようにする第２の工程と、 前記表面がシーム形状をなすプラグ層及び前記絶縁膜上
   に、導電パターンを形成する第３の工程と、 前記導電パターン上に、誘電体膜を介してキャパシタ電
   極を形成する第４の工程と、 を有することを特徴とする半導体装置の製造方法。
9. 【請求項９】 一対の情報保持トランジスタと一対の負
   荷トランジスタとから構成されるフリップフロップ回
   路、及び前記フリップフロップ回路と入出力線とを接続
   する一対の選択トランジスタを形成する工程を有し、 前記第３の工程が、前記表面がシーム形状をなすプラグ
   層及び前記絶縁膜上に導電層を形成した後、前記導電層
   をパターニングして、前記一対の情報保持トランジスタ
   の各記憶ノード部をなす導電パターンを形成する工程で
   あり、 前記第４の工程が、前記一対の情報保持トランジスタの
   各記憶ノード部をなす導電パターン上に、誘電体膜を介
   してキャパシタ電極を形成する工程であることを特徴と
   する請求項８記載の半導体装置の製造方法。
10. 【請求項１０】 一対の情報保持トランジスタと一対の
    負荷トランジスタとから構成されるフリップフロップ回
    路、及び前記フリップフロップ回路と入出力線とを接続
    する一対の選択トランジスタを形成する工程を有し、 前記第３の工程が、前記表面がシーム形状をなすプラグ
    層及び前記絶縁膜上に導電層を形成した後、前記導電層
    をパターニングして、前記一対の情報保持トランジスタ
    の各記憶ノード部をなす導電パターン及び前記一対の情
    報保持トランジスタに接続する接地線をなす導電パター
    ンを形成する工程であり、 前記第４の工程が、前記一対の情報保持トランジスタの
    各記憶ノード部をなす導電パターン及び前記一対の情報
    保持トランジスタに接続する接地線をなす導電パターン
    上に、誘電体膜を介してキャパシタ電極を形成する工程
    であることを特徴とする請求項８記載の半導体装置の製
    造方法。
11. 【請求項１１】 一対の情報保持トランジスタと一対の
    負荷トランジスタとから構成されるフリップフロップ回
    路、及び前記フリップフロップ回路と入出力線とを接続
    する一対の選択トランジスタを形成する工程を有し、 前記第３の工程が、前記表面がシーム形状をなすプラグ
    層及び前記絶縁膜上に導電層を形成した後、前記導電層
    をパターニングして、前記一対の情報保持トランジスタ
    の各記憶ノード部をなす導電パターン及び前記一対の負
    荷トランジスタに接続する電源線をなす導電パターンを
    形成する工程であり、 前記第４の工程が、前記一対の情報保持トランジスタの
    各記憶ノード部をなす導電パターン及び前記一対の情報
    保持トランジスタに接続する電源線をなす導電パターン
    上に、誘電体膜を介してキャパシタ電極を形成する工程
    であることを特徴とする請求項８記載の半導体装置の製
    造方法。
12. 【請求項１２】 一対の情報保持トランジスタと一対の
    負荷トランジスタとから構成されるフリップフロップ回
    路、及び前記フリップフロップ回路と入出力線とを接続
    する一対の選択トランジスタを形成する工程を有し、 前記第３の工程が、前記表面がシーム形状をなすプラグ
    層及び前記絶縁膜上に導電層を形成した後、前記導電層
    をパターニングして、前記一対の情報保持トランジスタ
    の各記憶ノード部をなす導電パターン、前記一対の情報
    保持トランジスタに接続する接地線をなす導電パター
    ン、及び前記一対の負荷トランジスタに接続する電源線
    をなす導電パターンを形成する工程であり、 前記第４の工程が、前記一対の情報保持トランジスタの
    各記憶ノード部をなす導電パターン、前記一対の情報保
    持トランジスタに接続する接地線をなす導電パターン、
    及び前記一対の情報保持トランジスタに接続する電源線
    をなす導電パターン上に、誘電体膜を介してキャパシタ
    電極を形成する工程であることを特徴とする請求項８記
    載の半導体装置の製造方法。
13. 【請求項１３】 前記第３の工程が、前記プラグ層及び
    前記絶縁膜上に、ポリシリコン層からなる導電パターン
    を形成する工程であり、 前記第４の工程が、前記ポリシリコン層からなる導電パ
    ターンを酸化してシリコン酸化膜を形成した後、前記シ
    リコン酸化膜上にキャパシタ電極を形成する工程である
    ことを特徴とする請求項８記載の半導体装置の製造方
    法。
14. 【請求項１４】 前記第２の工程における前記金属層
    が、高融点金属層であることを特徴とする請求項８記載
    の半導体装置の製造方法。
15. 【請求項１５】 前記高融点金属層が、タングステン層
    であることを特徴とする請求項１４記載の半導体装置の
    製造方法。