TW502502B - Delay locked loop device of the semiconductor circuit - Google Patents
Delay locked loop device of the semiconductor circuit Download PDFInfo
- Publication number
- TW502502B TW502502B TW087119356A TW87119356A TW502502B TW 502502 B TW502502 B TW 502502B TW 087119356 A TW087119356 A TW 087119356A TW 87119356 A TW87119356 A TW 87119356A TW 502502 B TW502502 B TW 502502B
- Authority
- TW
- Taiwan
- Prior art keywords
- delay
- phase
- clock signal
- internal clock
- signal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title description 2
- 238000001514 detection method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 2
- 230000002079 cooperative effect Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 240000008866 Ziziphus nummularia Species 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000015170 shellfish Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Description
502502 經满部中央標擎局Η工消f合作社印聚 Λ 7 ___ 一 Η7 _____ ____ 五、發明説明(/ ) 〔發明之背景〕 〔發明之範疇〕 本發明乃關於一種半導體電路之時脈補償裝置,特別 關於一延遲鎖定迴路裝置,其型式爲時脈補償裝置,其中 接收一外來時脈信號而產生一內部時脈信號。 〔習知技藝之敘述〕 延遲鎖定迴路裝置由接收一外部時脈而產生一內部時 脈信號,係被用來匹配外來時脈及內部時脈信號之頻率及 相位。 槪括言之,延遲鎖定迴路裝置包括一相位檢波器、一 充電泵及一延遲裝置。相位檢波器比較及檢測外部時脈及 內部時脈之頻率差異或相位差異。充電泵自相位檢波器接 收其輸出信號及輸出泵信號,以控制延遲裝置中之延遲元 件以控制延遲裝置之延遲時間。延遲裝置由來自充電泵之 輸出信號加以控制,及接收輸出時脈以輸出內部時脈。 圖1爲習知技藝之一延遲鎖定迴路裝置之方塊圖。圖 1中之延遲鎖定迴路裝置尙包括一濾波器,以消除自充電 泵來的輸出信號中之雜訊。 圖2爲圖1中之一延遲裝置之詳細電路,該延遲裝置 包括多個延遲元件。如上所述,延遲裝置由接收一外部時 脈而產生一內部時脈信號。內部及外部時脈信號間之相位 差及頻率差由自充電泵之泵電壓Vpump來控制。 換言之,當一外部時脈輸出時,延遲裝置即在泵電 壓Vpump維持一任意電壓位準時即產生一內部時脈信號。 請1間讀背而之注*事項洱 •裝-
、1T 線 I紙張尺度適用中國國家彳專(CNS ) AOt格(210X2M7.A^;) 502502 經滴部中央標萆局Η工消费合作社印% Λ 7 _____ Η7 五、發明説明(2 ) 之後,相位檢波器將比較及檢測外部及內部時脈之頻 率及/或相位。 如二時脈信號之頻率及/或相位匹配,充電泵保持原始 之泵電壓Vpump及相位檢波器不輸出信號。 但如二時脈信號之頻率及/或相位不匹配,相位檢波器 則產生一輸出信號以控制充電泵。於是,充電泵輸出一控 制之泵電壓Vpump。控制泵電壓Vpump之電壓位準根據相 位檢波器之輸出信號之狀態而增減。 例如,如自延遲裝置輸出之內部時脈之相位落後於外 部時脈之相位,相位檢波器則輸出高電壓位準以升高自充 電泵之泵電壓Vpump之位準以補償內部時脈之落後。 增加之泵電壓Vpump輸入至延遲裝置之偏壓電晶體, 該電晶體由CMOS電晶體組成,將延遲時間縮短。因此, 內部時脈之落後相位得以補償。如內部時脈之相位較快, 相位檢波器比較二相位之差異,及輸出低電壓位準以降低 自充電泵之泵電壓Vpump之位準以補償內部時脈之較快相 位。 因此,如相位之控制程序繼續重複,延遲鎖定迴路裝 置則可達鎖定狀態。 其中,鎖定狀態指出外部時脈及內部時脈之頻率及/或 相位。 如上所述,延遲鎖定迴路裝置可控制延遲元件中之偏 壓電晶體而控制延遲時間。 但,由於自充電泵之輸出信號爲一類比信號,故泵電 4 __1,1,,· ---|| - — 11111111 I I · — - — ... , ·. ^ · . . .L . . · - - . - — _ . - 本紙張尺度適用中國國家枕專€ CNS ) Μ規格(2l0XW:M;)
F先間讀ff而之注¾事項V -裝·
、1T 線 502502 Λ7 H7 經濟部中央標準局Κ工消费合作社印製 五、發明説明(^ ) 壓位準改變很慢,爲此理由,延遲鎖定迴路裝置之延遲時 間之改變亦很慢。因此,需要一個很長鎖定時間以匹配外 部時脈及內部時脈間之頻率及/或相位。此外,有一問題存 在,即在習知技藝中之延遲鎖定迴路裝置之頻率帶寬限定 在某一範圍,因爲延遲裝置之全部延遲時間爲固定的。 因此,本發明之一個目的爲提供一延遲鎖定迴路裝置 ,其可改進鎖定時間及擴充作業頻率帶寬。 本發明之另一目的爲提供一延遲鎖定迴路裝置,其包 括多個延遲元件,各者均輸出不同之延遲時間。 另外,本發明之又一目的爲提供一延遲鎖定迴路裝置 ,其包括一相位檢波器以檢測相位差,及包括計數器自延 遲元件選擇一輸出信號。 〔發明之槪述〕 據此,本發明之目的爲針對一延遲鎖定迴路裝置,該 裝置係一時脈補償裝置,其接收一外部時脈而產生一內部 時脈信號。 、 本發明之一實施例之延遲鎖定迴路裝置包含:延遲裝 置,以接收一外部時脈及產生一內部時脈,該延遲裝置具 有第一個至第N個延遲元件將收到之外部時脈加以延遲以 與內部時脈之相位相互匹配;相位檢波器,以輸出檢波信 號,該信號分辨出外部時脈之相位與內部時脈之相位之差 異;計數器,以自相位檢波器接收信號,輸出第一控制信 號以控制由延遲裝置產生之內部時脈之相位,及輸出第二 控制信號以便在外部時脈及內部時脈之相位差超過延遲裝 本紙張尺度適用中國國家標準(CNS ) A4im ( 210X297*^. 間 讀 1Ϊ. rr Φ 裝 線 502502 Λ 7 __Η7 五、發明説明(★) 对1間讀fr而之注念事項 置之延遲範圍時以控制延遲裝置之延遲範圍;及充電泵, 以接收自計數器輸出之第二個控制信號,並產生泵電壓以 控制延遲裝置,以便令外部時脈之相位及內部時脈之相位 間之差在第一個至第N個延遲裝置之延遲範圍之內。 外部時脈之頻率與內部時脈之頻率相同。自延遲裝置 輸出之內部時脈爲由計數器產生之第一控制信號所選擇之 第一個至第N個延遲元件之一輸出信號。 本發明之實施例尙包含一濾波器,其接收自充電泵之 泵電壓以輸出無雜訊之泵電壓。
、1T 本發明之延遲裝置包含一多工器,以接收自第一個至 第N個延遲元件各者輸出之N個延遲信號及根據自計數器 之第一控制信號輸出N個延遲信號之一者作爲內部時脈信 號。 線 吾人應了解,以上之一般敘述及下列之詳細說明均係 範例及解釋目的,以進一步說明申請專利範圍中所請之本 發明。 〜 〔圖式之簡單說明〕 經濟部中央標挲局Μ工消f合作社印製 所附之圖式係用以提供對本發明進一步之瞭解’並倂 入其中成爲本發明之一部分’各圖式說明本發明之各實施 例,與敘述共同用以解釋圖式之原理:圖中: 圖1爲習知技藝之一延遲鎖定迴路之方塊圖; 圖2爲習知技藝中延遲裝置之詳細電路; 圖3爲本發明之一延遲鎖定迴路裝置之方塊圖; 圖4爲本發明之延遲裝置之一詳細電路。 ^氏張尺度適用中國1¾¾淨·( CNS )、心㈣(210 ) 502502 經濟部中央標挲局貝工消费合作社印奴 五、發明説明((r ) 圖式之參考號碼 10:延遲裝置 20:相位檢波器 30:計數器 40:充電泵 50:濾波器 〔較佳實施例之詳細說明〕 圖3爲本發明之一延遲鎖定迴路裝置之方塊圖。 延遲裝置10接收一外部時脈CLKext及產生一內部時 脈CLKint。延遲裝置具有第一個至第N個延遲元件,以將 收到之外部時脈信號延遲以便令外部時脈之相位與內部時 脈之相位匹配。今後將參考圖4再予以解釋。 相位檢波器20輸出檢測信號,其分辨外部時脈之相 位與內部時脈相位間之相差。計數器30自相位檢波器接收 檢測信號,並輸出第一控制信號Qi以控制由延遲裝置產生 之內部時脈之相位,並輸出第二控制信號Pi,以便在內部 時脈之相位與外部時脈之相位差超過延遲裝置之延遲範圍 時,控制延遲裝置之延遲範圍。 充電泵40自計數器之輸出接收第二控制信號Pi及產 生泵電壓Vpump以控制延遲裝置,其可使外部時脈之相位 及內部時脈之相位間之相差在第一個到第N個延遲裝置之 延遲範圍內。 圖3中,外部時脈之頻率與內部時脈之頻率相同。自 延遲裝置產生之內部時脈爲自計數器之第一控制信號所控 7 本紙張尺度適用中國國家枕枣(CNS )八4丨見枯(210XW公私") 邻先閱讀背而之注¾事項再本頁) ,.
、1T 線 02 5 02 經濟部中央標孪局员工消费合作社印製 Λ 7 Η7 五、發明説明(士) 制之第一個至第N個延遲元件之一輸出信號。 延遲鎖定迴路裝置尙包含一濾波器50,以自充電泵接 收其輸出之泵電壓,及消除泵電壓中之雜訊後產生一無雜 訊泵電壓。 圖4爲圖3中之延遲裝置之詳細電路。如圖4所示, 延遲電路包括多個延遲元件11、12、13及14,其產生內部 時脈信號OUTO、OUT1、OUT2及OUT3(內部時脈信號之延 遲時間均不同);多個N型MOS電晶體MN1、MN2、MN3 及MN4,均由輸入電晶體之每一閘極之泵電壓Vpump予以 控制以控制延遲元件之延遲時間;及多工器15以接收多個 內部時脈信號OUTO、OUT1、OUT2及OUT3及選擇一個內 部時脈以響應OUTO、OUT1、OUT2及OUT3以響應自計數 器之控制信號。 在此實施例中,圖4之四個延遲元件僅用來作爲舉例 。因此,在其他實施例中可提供更多之延遲元件。 此後,將解釋圖3及4中之實施例之操作。 在初始階段,自充電栗40輸出之泉電壓Vpump保持 在一任意電壓位準。構成延遲元件之電晶體尺寸亦係在設 計時決定。例如,如延遲時間決定爲2ns,內部時脈OUTO 爲自第一延遲元件之輸出信號,其延遲時間爲2ns ;第二 延遲元件之輸出信號之內部時脈0UT1之延遲時間爲4ns ; 自第三個延遲元件輸出信號之內部時脈0UT2之延遲時間 爲6ns ;自第四個延遲元件輸出信號之內部時脈OUT3之延 遲時間爲8ns。 — _ 8 本紙張尺度適用中國國家標準(CNS ) /以現格(210x FC間讀背而之注念杯項 •裂·
T 嫁 502502 Λ7 _____ H7 五、發明説明(Γ]) 準此,如一外部時脈已輸入延遲裝置,由第一個至第 四個延遲元件所產生及具有不同延遲(例如2ns、4ns、6ns ,8ns)之全部內部時脈均已輸出至多工器中。此後,由多 工器選擇一個內部時脈作爲較佳之內部時脈信號。 例如,如外部時脈之相位與內部時脈之相位差爲4ns ,而內部時脈之相位較外部時脈相位爲快,內部時脈之延 遲時間將予以延遲4ns。因此,內部時脈之相位將以選擇 時脈OUT1與多工器而使與外部時脈相匹配。 相位檢波器將外部時脈之相位與輸出之內部時脈相比 較並檢測出相位差。此後,相位檢波器輸出檢波信號,並 將其輸入至計數器。計數器輸出計數信號及將其加在多工 器上以根據檢波信號而補償相位差。於是,自第.二延遲元 件之內部時脈OUT1被選擇出,並自多工器之輸出終端輸 出。 同理,如內部時脈之相位較外部時脈之相位快6ns, 將選擇內部時脈OUT2以補償相位差。 但如外部時脈相位較內部時脈相位快6ns,內部時脈 之延遲時間將予以縮短以補償相位差。準此,第一延遲元 件之內部時脈OUT0選擇以補償相位差。 換言之,本發明中外部與內部時脈之相位差已獲得補 償,不論相位差之情況及延遲鎖定迴路裝置到達鎖定狀態 穩定情況。 此外,如二時脈之相位差小於2ns或大於8ns,相位 檢波器將檢出此相位差’並輸出一檢波信號至計數器。此 本紙張尺度適用中國國家棕率(CNS)八心見格(2丨0A) -^1間讀背而之注&卞項再本页
、1T 線 經漪部中央標準局負工消费合作社印敢 502502 Λ7 _ ]‘Π ___ ___;___ 五、發明説明($ ) 外,計數器輸出某一信號Pi並將其輸入至充電泵。充電泵 將根據信號Pi之電壓位準狀況,控制連接至延遲元件之電 晶體之電流驅動特性。 例如,相位差爲Ins,充電泵之泵電壓Vpump將升高 。如相位差爲9ns,充電泵之泵電壓Vpump則降低。因此 ,二時脈之延遲差自動受到控制,工作頻率帶寬亦已加寬 〇 •裝· 此外,當習知技藝以本發明之實施例代替時,鎖定時 間可縮短,因爲多個內部時脈被提供以產生不同之預定延 遲時間。 訂 如上所解釋者,此實施例可縮短鎖定時間及擴充工作 頻率帶寬,因爲其可產生至少二個內部數位式時脈以補償 內部時脈與外部時脈間之相位差。 本發明可納入於任何需要相位或任何時脈頻率之匹配 之系統。 線 經濟部中央標枣局Η工消费合作社印11 吾人瞭解,對於精於此技藝人士,計多修改將屬可行 而不會有淳本發明之範疇及精神。因此,所附之申請專利 範圍之範疇將不限於上述之說明,而申請專利範圍可解釋 爲可涵蓋本發明中之可專利之所有特性,包括所有由精於 此技藝人士認爲可當作其等値之各種特性。 10 本紙張尺度適用中國國家標專(CNS ) Λ41格(21〇χ297λ>^.)
Claims (1)
- 502502 A8 B8 C8 D8 、申請專利範圍 卜)r 1 ·一種延遲鎖定迴路裝置,包含: (請先閱讀背面之注意事項再填寫本頁) 延遲裝置,用以接收一外部時脈信號及產生一內部時 脈信號,該延遲裝置具有第一個至第N個延遲元件,將接 收之外部時脈信號加以延遲,以便將外部時脈信號之相位 與內部時脈信號之相位匹配; 相位檢波器,以輸出檢波信號,以分辨外部時脈信號 及內部時脈信號之相位差; 計數器,以接收自相位檢波器之檢波信號,輸出一個 第一控制信號,以控制由延遲裝置產生之內部時脈信號之 相位,及輸出一個第二控制信號,以便在外部時脈信號之 相位與內部時脈信號之相位差超過延遲裝置之延遲範圍時 ,控制延遲裝置之延遲範圍;及 充電泵,供接收自計數器輸出之第二控制信號及產生 泵電壓以控制延遲裝置,該充電泵可使外部時脈信號之相 位與內部時脈信號之相位間之相位差在第一個至第N個延 遲裝置之延遲範圍之內; 經濟部智慧財產局員工消費合作社印製 其中之外部時脈信號之頻率與內部時脈信號之頻率相 同,由延遲裝置產生之內部時脈信號爲自第一個至第N個 延遲元件之一輸出信號以響應自計數器之第一控制信號。 2·如申請專利範圍第1項之延遲鎖定迴路裝置,尙 包含一濾波器,用以自充電泵接收泵電壓,及消除泵電壓 中之雜訊方式產生一無雜訊泵電壓。 3·如申請專利範圍第1或2項之延遲鎖定迴路裝置 ,其中該延遲裝置尙包含: 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 502502 A8 B8 C8 D8 六、申請專利範圍 一多工器,以自第一個至第N個延遲元件各者接收其 輸出之N個延遲信號,及輸出N個延遲信號之一者作爲內 部時脈信號以響應自計數器之第一控制信號。 (請先閱讀背面之注意事項再填寫本頁) 訂ji,----線一 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970062077A KR100264077B1 (ko) | 1997-11-21 | 1997-11-21 | 반도체 소자의 클럭보상장치 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW502502B true TW502502B (en) | 2002-09-11 |
Family
ID=19525334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087119356A TW502502B (en) | 1997-11-21 | 1998-11-21 | Delay locked loop device of the semiconductor circuit |
Country Status (4)
Country | Link |
---|---|
US (1) | US6154073A (zh) |
JP (1) | JPH11316620A (zh) |
KR (1) | KR100264077B1 (zh) |
TW (1) | TW502502B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7816962B2 (en) | 2003-07-29 | 2010-10-19 | Hynix Semiconductor Inc. | Delay locked loop with improved jitter and clock delay compensating method thereof |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW439363B (en) * | 2000-01-26 | 2001-06-07 | Via Tech Inc | Delay device using a phase lock circuit for calibrating and its calibrating method |
JP4592179B2 (ja) * | 2000-12-19 | 2010-12-01 | ルネサスエレクトロニクス株式会社 | ディレイロックドループ、当該ディレイロックドループを含む半導体装置およびクロック同期により動作するシステムのための制御方法 |
JP3619466B2 (ja) * | 2001-03-27 | 2005-02-09 | 松下電器産業株式会社 | 半導体装置 |
KR100446291B1 (ko) * | 2001-11-07 | 2004-09-01 | 삼성전자주식회사 | 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 |
US6917228B2 (en) * | 2002-06-06 | 2005-07-12 | Micron Technology, Inc. | Delay locked loop circuit with time delay quantifier and control |
FR2841405B1 (fr) * | 2002-06-19 | 2004-08-06 | Commissariat Energie Atomique | Boucle a verrouillage de retard |
US6788123B2 (en) * | 2003-01-08 | 2004-09-07 | N Microsystems, Inc. | Unity gain interpolator for delay locked loops |
KR100531469B1 (ko) * | 2003-01-09 | 2005-11-28 | 주식회사 하이닉스반도체 | 지연고정 정보저장부를 구비한 아날로그 지연고정루프 |
US7129794B2 (en) * | 2003-07-21 | 2006-10-31 | Micron Technology, Inc. | Phase detector for reducing noise |
US7091760B1 (en) * | 2004-02-25 | 2006-08-15 | Altera Corporation | DLL with adjustable phase shift using processed control signal |
US7254379B2 (en) * | 2004-07-09 | 2007-08-07 | Silicon Storage Technology, Inc. | RF receiver mismatch calibration system and method |
US7602224B2 (en) * | 2007-05-16 | 2009-10-13 | Hynix Semiconductor, Inc. | Semiconductor device having delay locked loop and method for driving the same |
JP2009177778A (ja) * | 2008-01-25 | 2009-08-06 | Elpida Memory Inc | Dll回路及びこれを用いた半導体装置、並びに、dll回路の制御方法 |
US8646226B2 (en) * | 2009-11-02 | 2014-02-11 | Peter J. BARRAM | Modular vehicle service pit |
US8791737B2 (en) * | 2012-08-20 | 2014-07-29 | Nanya Technology Corporation | Phase-locked loop and method for clock delay adjustment |
CN105337611A (zh) * | 2014-07-04 | 2016-02-17 | 硅存储技术公司 | 数控延迟锁定环基准发生器 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4704574A (en) * | 1986-08-26 | 1987-11-03 | Rca Corporation | Phase difference measurement apparatus and method |
JPS6367823A (ja) * | 1986-09-09 | 1988-03-26 | Showa Electric Wire & Cable Co Ltd | デイレ−ラインによるdpll |
JPS63304720A (ja) * | 1987-06-05 | 1988-12-13 | Nec Corp | 位相同期化ル−プ回路 |
US4833695A (en) * | 1987-09-08 | 1989-05-23 | Tektronix, Inc. | Apparatus for skew compensating signals |
JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
JPH04910A (ja) * | 1990-04-18 | 1992-01-06 | Hitachi Ltd | 遅延回路 |
JP3221616B2 (ja) * | 1990-09-18 | 2001-10-22 | 富士通株式会社 | 半導体集積装置及び電子システム |
US5223755A (en) * | 1990-12-26 | 1993-06-29 | Xerox Corporation | Extended frequency range variable delay locked loop for clock synchronization |
JPH05199088A (ja) * | 1991-02-25 | 1993-08-06 | Toshiba Corp | 遅延回路 |
JPH05191234A (ja) * | 1991-04-23 | 1993-07-30 | Matsushita Electric Ind Co Ltd | タイミング制御回路 |
US5295164A (en) * | 1991-12-23 | 1994-03-15 | Apple Computer, Inc. | Apparatus for providing a system clock locked to an external clock over a wide range of frequencies |
US5345119A (en) * | 1992-09-16 | 1994-09-06 | At&T Bell Laboratories | Continuous-time filter tuning with a delay-locked-loop in mass storage systems or the like |
JP2573787B2 (ja) * | 1993-05-18 | 1997-01-22 | 株式会社メガチップス | パルス幅変調回路 |
JPH0897714A (ja) * | 1994-09-29 | 1996-04-12 | Toshiba Corp | クロック信号発生回路 |
JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルpll回路 |
JPH08130464A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | Dll回路 |
JPH08130449A (ja) * | 1994-11-01 | 1996-05-21 | Mitsubishi Electric Corp | 電圧制御型遅延回路およびそれを用いた内部クロック発生回路 |
JP2856118B2 (ja) * | 1995-09-13 | 1999-02-10 | 日本電気株式会社 | Pll回路 |
US5744991A (en) * | 1995-10-16 | 1998-04-28 | Altera Corporation | System for distributing clocks using a delay lock loop in a programmable logic circuit |
JPH09130235A (ja) * | 1995-10-26 | 1997-05-16 | Toshiba Corp | ディジタルpll回路 |
JPH1013219A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | クロック信号のズレを防止する回路 |
US5771264A (en) * | 1996-08-29 | 1998-06-23 | Altera Corporation | Digital delay lock loop for clock signal frequency multiplication |
JPH10117142A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 位相同期ループ回路および半導体集積回路 |
JP2954070B2 (ja) * | 1997-03-26 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | デジタルpll回路 |
JP3955150B2 (ja) * | 1998-01-08 | 2007-08-08 | 富士通株式会社 | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
JPH1174783A (ja) * | 1997-06-18 | 1999-03-16 | Mitsubishi Electric Corp | 内部クロック信号発生回路、および同期型半導体記憶装置 |
US5854797A (en) * | 1997-08-05 | 1998-12-29 | Teradyne, Inc. | Tester with fast refire recovery time |
JP2970845B2 (ja) * | 1997-09-03 | 1999-11-02 | 日本電気株式会社 | ディジタルdll回路 |
JPH11120768A (ja) * | 1997-10-09 | 1999-04-30 | Toshiba Corp | 半導体集積回路 |
-
1997
- 1997-11-21 KR KR1019970062077A patent/KR100264077B1/ko not_active IP Right Cessation
-
1998
- 1998-11-18 JP JP10343634A patent/JPH11316620A/ja active Pending
- 1998-11-20 US US09/196,121 patent/US6154073A/en not_active Expired - Lifetime
- 1998-11-21 TW TW087119356A patent/TW502502B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7816962B2 (en) | 2003-07-29 | 2010-10-19 | Hynix Semiconductor Inc. | Delay locked loop with improved jitter and clock delay compensating method thereof |
Also Published As
Publication number | Publication date |
---|---|
US6154073A (en) | 2000-11-28 |
JPH11316620A (ja) | 1999-11-16 |
KR100264077B1 (ko) | 2000-08-16 |
KR19990041483A (ko) | 1999-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW502502B (en) | Delay locked loop device of the semiconductor circuit | |
TW521480B (en) | Charge pump voltage converter | |
TW301823B (zh) | ||
US5179303A (en) | Signal delay apparatus employing a phase locked loop | |
US6958634B2 (en) | Programmable direct interpolating delay locked loop | |
US7667509B2 (en) | Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero | |
US7199630B2 (en) | Delay locked loops and methods using ring oscillators | |
TWI222276B (en) | Delay locked loop including control unit capable of varying the number of unit delays of voltage controlled delay line and method of controlling the same | |
US5463353A (en) | Resistorless VCO including current source and sink controlling a current controlled oscillator | |
JPH06349282A (ja) | メモリアレイ用の二重動的センスアンプ | |
JPH1139868A (ja) | 半導体集積回路システム、半導体集積回路、及び半導体集積回路システムの駆動方法 | |
WO2007034384A2 (en) | Single threshold and single conductivity type logic | |
US7746135B2 (en) | Wake-up circuit | |
TW471223B (en) | Timing signal generating circuit and variable timing delay circuit | |
US20130162312A1 (en) | Delay locked loop | |
JP2006314130A (ja) | 低電力発振器 | |
JPH04105411A (ja) | 信号遅延回路、クロック信号発生回路及び集積回路システム | |
US7203860B2 (en) | Clock recovery circuit for high-speed data signal transmission | |
US20030156462A1 (en) | Memory devices having power supply routing for delay locked loops that counteracts power noise effects | |
US7061287B2 (en) | Delay locked loop | |
US20010021953A1 (en) | Data processing circuit | |
JPH06314970A (ja) | 同期型回路 | |
US7002383B1 (en) | Method and apparatus for synthesizing a clock signal using a compact and low power delay locked loop (DLL) | |
TW463465B (en) | Charge pump circuit | |
JPH05199088A (ja) | 遅延回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |