TW497251B - CMOS transistor semiconductor device - Google Patents

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drain region
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Toshihiko Omi
Kazutoshi Ishii
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Seiko Instr Inc
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Description

497251 A7 _ B7 五、發明説明（1 ) 發明領域 (請先閲讀背面之注意事項再填寫本頁) 利用MOS電晶體構成的半導體元件已經廣泛應用在各 種領域，如家用設備，AV設備，資訊設備，通訊設備，以及汽車 電子設備。近年來，隨著可攜式電子設備的發展，功率管理1C 的需求增加。本發明是關於一種半導體元件，該元件上具備 一顆能在低功率消耗下驅動並且可供給大電流的驅動元件 發明背景 . 習知技術說明 ‘ 經濟部智慧財產局員工消費合作社印製 在半導體元件使用的MOS電晶體中，當閘電極長度及隧 道長度變短時可獲得低容量，大電流驅動，及縮小尺寸，使半 導體元件能實現低成本，高運轉速度，以及大電流。在另一方 面，當隧道長度縮短，必須杜絕Μ 0 S電晶體在汲區及源區之 間的漏電流以抑制電流經由隧道區域下方區域流過。爲了 達到此電流抑制的目的，例如，習知採用一種LDD(輕微顯影 的汲極）結構，其中新的汲區具有輕微的摻質濃度，形成在汲 區內靠近隧道區的部份，使得在汲區及井區之間消耗層至井 區側的延伸不會擴大，如此可增加MOS電晶體的應用。 在圖11Α至11D所示的LDD結構中，在經過作爲閘電極 104的多晶矽膜及鬧絕緣膜102製程後，形成具有輕微摻質濃 度的汲區1 1 3 。之後，利用CVD法沉積如氧化膜等絕緣膜 105,接著利用鈾刻製程在多晶矽閘電極側壁形成間隔1〇6 。 形成此間隔106使摻質離子不會進入稍後進行離子植入的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐):4- " — 497251 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明（2 ) 矽基材內。接著利用離子植入法形成具有高摻雜濃度的汲 區103以形成LDD結構。 然而如果必要，對於用來執行大電流驅動、作爲驅動元 件的MOS電晶體，其中寬度約數十mm的隧道是需要的。因 此，縱使如上述LDD結構將具有低摻質濃度的汲區103形成 在汲區內，在一些情況下仍無法完全抑制漏電流情形發生。 爲了防範此情形，在一些例子中藉由增加井區的摻質濃度進 一步抑制汲區及井區之間消耗層至井區側的延伸。然而，當 井區摻質濃度增加，隧道區的摻質濃度亦增加，則MOS電晶 體副門檻區的特性會惡化使得流過隧道區的漏電流增加。 在使用間隔106的LDD結構中，縮短閘寬度會面臨閘電 極阻抗的問題。縱使因爲閘寬度縮短而改善操作速度，由於 .閘電極阻抗增大傳輸速度會降低。爲了降低閘電極阻抗，舉 例，使用具有低電阻率的金屬矽化物取代習知具有高摻質濃 度的多晶矽，並形成與閘電極平行、如鋁等低阻抗導線。然 而，在此種例子中，閘電極寬度極限要求爲0.3 // m或更小。 此例的解決方案是，增加鬧電極高度對寬度比。藉由增 加閘電極該比値，使閘電極斷面積增大進而降低阻抗値。然 而在習知LDD結構中，由於製造上的限制無法增加該比値。 此原因是以非等方向性鈾刻形成的間隔寬度取決於閘 電極高度。一般而言，間隔寬度至少爲閘電極高度的2 0 %以 上。因此，如圖2當低摻質濃度摻雜區（LDD區）13的長度爲 0.1 // m,閘電極高度必須設定爲0.5 // m以下。.如果閘電極 高度等於或大於上述値，則LDD區的長度會大於〇. 1 # m。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -5 - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 497251 A7 B7 五、發明説明（3 ) 如此會導致源區及汲區之間的阻抗增加，並不理想。 同時，既然間隔的寬度變化大，許多情況下各電晶體之間 的特性皆不相同。爲此，利用第一習知技術之LDD結構製造 方法，由於隧道區縮短可使穩定性提高並可達到高集積及高 速作業。然而，由於製造上的問題，此方法卻又進一步抑制高 速作業及高集積化的能力。 發明槪述 本發明目的是提供一種抑制汲區及井區之.間消耗層至 井區側擴張的方法，不會因增加隧道區摻質濃度造成汲區及 源區產生弱連結，同時提供一種方法，藉由形成具有高比値的 LDD結構增進寬度精度。 根擄本發明，提供一種具有M〇S電晶體的半導體元件， 其特徵是，在MOS電晶體汲區底部，摻質區的極性與汲區處 的極性不同，且該處的摻質濃度比MOS電晶體井區形成的摻 質濃度高。因此，在汲區底部，形成極性與汲區不同的摻質區 且其摻質濃度比MOS電晶體井區形成的摻質濃度高，如此可 抑制汲區及并區之間消耗層至井區側的擴張。尤其是，既然 汲區底部至井區側消耗層的擴張可受到抑制，可有效抑制電 流經由隧道區下方流過。 摻質區可形成在汲區底部以及源區底部。既然在汲區 或源區底部形成極性與井區相同且摻質濃度比井區高的區 域，摻質區可阻擋從源區或汲區至井區深處的擴散，使得汲區 或源區能形成弱連結。當汲區及源區形成弱連結，則可抑制 ----ϊ---7---—裝-------訂------線， (請先閲讀背面之注意事項再填寫本頁)
497251 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（4 ) 電流從隧道區深處流過，如此可有效抑制漏電流情形。此外， 既然摻質區僅形成在汲區或源區底部，不需要增加隧道區摻 質濃度，因此不會影響隧道區的特性。 同時，位於汲區底部、摻質區平面形成部可與汲區形成 部相同。既然在形成汲區製程後，可立刻執行於汲區底部形 成摻質區的製程，在汲區底部形成摻質區的動作不需另外提 供新的光罩製程。因此不會增加製造成本。當然，此製程亦 可應用在於源區底部形成摻質區的製程。此外，當汲區包含 具有低摻質濃度的汲區以及具有高摻質濃度釣汲區如同 LDD結構，摻質區形成在弱汲區的底部。 位於汲區或源區底部的摻質區其功能可抑制從汲區或 源區至井區深處的擴散。因此，當利用離子植入法形成摻質 區時，在整個製程完成後，離子植入深度對應鄰近汲區或源區 連結深度。當汲區包含具有低摻質濃度的汲區以及具有高 摻質濃度的汲區如同LDD結構，離子植入鄰近弱汲區連結深 度處。此外，雖然形成摻質區時的離子植入數目視汲區摻質 濃度與井區摻質濃度而定，摻質區離子植入數目最好約爲植 入汲區離子數目的數十％。 同時，爲了解決上述問題，本發明採用以下方法。亦即， 第一步驟，在P型半導體基板表面附近，透過聞絕緣膜形成N 型多晶矽閘極，第二步驟，將N型摻質導入使用N型多晶矽閫 極作爲光罩的P型半導體基材內，利用自動對位方式形成具 有低濃度的N型摻質區，第三步驟使用溼熱氧化法，於700 °C 至800 °C條件下進行30分鐘，氧化N型多晶矽閘極與P型半 本紙張尺度適用中屋!國家標準（CNS ) A4規格（210X297公釐） Tjl ' (請先閲讀背面之注意事項再填寫本頁) 497251 A7 B7 五、發明説明（5 ) 導體基材表面附近以便在N型多晶矽閘極側壁部形成氧化 膜，第四步驟將N型摻質導入使用N型多晶矽閘極及氧化膜 (請先閱讀背面之注意事項再填寫本頁) 作爲光罩的P型半導體基材內形成具有高濃度的N型摻質 Is ° .此外，對於在LDD結構中製造間隔的方法，第一步驟是 在P型半導體基材表面附近形成N型井區，接著透過閘絕緣 膜在N型井區表面附近形成N型多晶矽閘極，第二步驟，將p 型摻質導入使用N型多晶矽閘極作爲光罩的P型半導體基 材內，利用自動對位方式形成具有低濃度的P型糝質區，第三 步驟使用溼熱氧化法，於700 °C至800 °C條件下進行30分鐘， 氧化N型多晶矽閘極與N型井區表面附近以便在N型多晶 矽閘極側壁部形成氧化膜，第四步驟將P型摻質導入使用N 型多晶矽閘極及氧化膜作爲光罩的P型半導體基材內形成 具有高濃度的P型摻質區。 再者，形成具有低濃度的N型摻質區後，將P型摻質導入 具有低濃度之N型摻質區底側，在汲區底部形成極性與汲區 不同的摻質區。 經濟部智慧財產局員工消費合作社印製 或者，形成具有低濃度的P型摻質區後，將N型摻質導入 具有低濃度之P型摻質區底側，在汲區底部形成極性與汲區 不同的f爹質區。 此外，形成濃度約爲lE18/cm3的低濃度N型摻質區，並在 汲區底部形成濃度約爲ΙΕΠ/cm3的摻質區，或者形成濃度約 爲lE18/cm3的低濃度P型摻質區，並在汲區底部形成濃度約 爲lE17/cm3的摻質區，使得可製造具有低漏電流的M〇S電晶 本紙張尺度適用中.國國家標準（CNS ) A4規格（210 X 297公釐） -8 - 經濟部智慧財產局員工消費合作社印製 497251 A7 B7 五、發明説明（6 ) 體。· 圖示簡單說明 以下爲附圖： 圖1.顯示本發明第一實施例斷面圖； 圖2.顯示本發明第二實施例斷面圖； 圖3.顯示本發明第三實施例斷面圖； 圖4.顯示本發明第四實施例斷面圖； 圖5.顯示本發明第五實施例斷面圖； 圖6.顯示本發明第六實施例斷面圖； 圖7.顯示本發明第一實施例製造流程斷面圖； 圖8.顯示一圖表，呈現本發明第一實施例漏電流抑制效 果； 圖9A至9D顯示本發明第七實施例斷面圖； 圖10A至10D顯示本發明第八實施例斷面圖；以及 圖1 1 A至1 1 D顯示習知LDD結構斷面圖。 標號：中文 104:閘電極 102:閘絕緣膜 11 3 :汲區 1 0 5 :絕緣膜 1 0 6 :間隔 103:汲區 I--J---^---—裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 - 497251 A7 B7 五、發明説明（7 ) (請先閱讀背面之注意事項再填寫本頁) 1:井區 8:場氧化膜 9:場顯影區 7 :閘氧化膜 6 : _電極 17及18:離子植入位置 3 :弱汲區 5 :弱源區 15:摻質區 14:間隔 · 2 :強汲區 4 :強源區 1 0 :內層絕緣膜 1 2 :汲線 1 3 :源線 11:保護膜 經濟部智慧財產局員工消費合作社印製 101:P型半導體基材 107:N型井 108:場絕緣體 111:Ν·型摻質區 112:Ν +型摻質區 114:Ρ +型摻質區 115:Ρ·型摻質區 116(NMOS)與 117(PMOS):閘電極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10 - 經濟部智慧財產局員工消費合作社印製 497251 A7 ___ B7 _ 五、發明説明（8 ) 124:掺質區 125:掺質區 1 2 1:鋁電極 126及127:氧化膜 120:憐玻璃層 較佳實例之詳細說. 圖1顯示本發明第一實施例MOS電晶體斷面圖。在此 實施例中，以LDD結構方式在MOS電晶體內汲區及源區底部 形成極性與與汲區及源區不同的摻質區。首先，描述P隧道 電晶體。井區1是使用磷作爲摻質的N型井區。形成場氧 化膜8及場顯影區9,接著在厚度1 50埃的閘氧化膜7上形成 .以多晶矽製成的閘電極6。接著如圖7,形成只有暴露P隧道 電晶體內汲區及源區的光阻遮罩。使用二價氟化硼形成弱 汲區及弱源區，利用自動對位方式分別將離子植入汲區及源 區離子植入位置1 7及18。 接著，爲了形成汲區及源區底部摻質區，將磷離子植入摻 質區離子植入位置。此時，以150KeV的能量植入磷離子。 於稍後製程中透過植入摻質離子，形成弱汲區3,弱源區5,以 及位於汲區與源區底部的摻質區15。 以下製程與形成一般LDD結構製程相似。亦即，以低溫 氧化膜形成間隔14,利用自動對位方式使用二價氟化硼進行 離子植入形成強汲區2及強源區4。再者，利用硼及磷玻璃 膜形成內層絕緣膜10,形成以鋁膜製成的汲線12及源線13, 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐] -11 - ' I--,---^---It衣------1T------绛 _ (請先閲讀背面之注意事項再填寫本頁) 497251 A7 B7 五、發明説明（9 ) 並形成利用氮化矽製成的保護膜1 1。如此便完成P隧道電 晶體。 接著，描述N隧道電晶體製作過程。使用硼作爲摻質形 成P型井區1。採用與P隧道電晶體相同製程，形成場氧化 膜8,場顯影區9,閘氧化膜7及閘電極6。接著植入砷離子形 成弱汲區3及弱源區5,並在150keV作用下植入硼離子在汲 區及源區底部形成摻質區1 5。其後的製程與P隧道電晶體 該段製程相同。亦即，以低溫氧化膜形成間隔14,利用自動對 位方式使用二價氟化硼進行離子植入形成強汲區2及強源 區4。再者，利用硼及磷玻璃膜形成內層絕緣膜10,形成以鋁 膜製成的汲線12及源線13,並形成利用氮化矽製成的保護膜 1 1。如此便完成P隧道電晶體。 在上述第一實施例中，是在形成弱汲區及弱源區的離子 植入製程之後，再將離子植入汲區及源區底部形成摻質區。 然而縱使先將離子植入汲區及源區底部形成摻質區後再執 行離子植入形成弱汲區及弱源區，結果是相同的。 圖8顯示數顆在其汲區底部摻質區具有不同摻質濃度 的電晶體，其漏電流估計結果。明顯可看出，透過汲區底部摻 質區的作用漏電流約能降低1/3。對於N型電晶體亦可獲得 相同效果。 層2及3顯示本發明第二及第三實施例MOS電晶體斷 面圖。在第二及第三實施例中，利用自動對位法植入離子形 成弱汲區及弱源區，接著不採用自動對位法植入離子形成強 汲區及強源區，此區域（包含閘電極）從閘電極算起約1 // m 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -12- I-------i--·—裝-- (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 497251 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（10) 距離內利用光阻遮罩，完成具有光罩偏置結構的電晶體。再 者，在此電晶體中，於汲區及源區底部形成摻質區。圖2顯不 MOS電晶體，其中不採自動對位方式，以閘電極隔開形成強汲 區及強源區。圖3顯示MOS電晶體範例，其中只有強汲區採 非自動對位方式與閘電極相隔。 在P隧道電晶體中，在井區使用硼作爲摻質，將砷離子植 入形成源區及汲區，並植入硼離子在源區及汲區底部形成摻 質區。除此之外，N隧道電晶體製程與P隧道電晶體製程相 同。 在第二及第三實施例中，是在實施離子植入形成弱汲區， 弱源區以及位於汲區及源區底部的摻質區後再進行強汲區 及強源區的離子植入製程。然而，縱使先執行強汲區及強源 .區的離子植入製程再實施離子植入形成弱汲區，弱源區以及 位於汲區及源區底部的摻質區，結果是相同的。同時在這些 實施例中，位於汲區及源區底部摻質區的離子植入製程是在 形成弱汲區及弱源區離子植入之後執行。然而縱使先執行 形成弱汲區及弱源區的離子植入再進行位於汲區及源區底 部摻質區的離子植入製程，結果是相同的。 同時，如圖6第六實施例僅在汲區形成弱汲區時，可僅在 汲區底部形成摻質區。 圖4及5顯示本發明第四及第五實施例Μ 0 S電晶體斷 面圖。第四實施例的MOS電晶體其結構僅具有強汲區及強 源區。在此例中，於執行形成強汲區2及強源區.4的離子植 入後，繼續使用相同光罩形成汲區及源區底部的摻質區15,如 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-13 - (請先閲讀背面之注意事項再填寫本頁) 497251 A7 B7 五、發明説明（11) 此便完成MOS電晶體製作程序。對於第一實施例至第三實 施例，在P隧道電晶體例子中，使用二價氟化硼利用離子植入 法形成汲區及源區，並植入磷離子形成位於源區及汲區底部 的摻質區。在N隧道電晶體例子中，使用砷利用離子植入法 形成汲區及源區，並植入硼離子形成位於源區及汲區底部的 ί參質區。 同時，本發明第五實施例採用DDD(雙顯影汲極)結構。 在第四實施例中，使用相同的光罩製作Ν隧道電晶體內的汲 區及源區，連續植入砷離子形成強區，植入磷離子形成弱區， 並植入硼離子形成汲區及源區底部的摻質區，完成M〇S電晶 體製作程序。 對於圖4及圖5 MOS電晶體可同時達到本發明功效。 此外，參考圖9描述在LDD結構中形成間隔的實施例。 本發明此實施例主要應用在於單晶半導體基材上形成互補 MOSFET元件（CMOS)。此實施例如圖9所示。首先，如圖 9(A)，使用習知積體電路製造方法在P型半導體基材101上 形成N型井107,場絕緣體108，Ν·型摻質區111，N +型摻質區 112，P +型摻質區114，Ρ·型摻質區115,以及閘電極116(NM〇S；) 與 117(PM0S)。 製造方法細節如下。在將磷離子植入P型半導體基材 101表面附近後，執行1 000 °C至1175 °C，3小時至20小時的回 火處理以便擴散並分配磷離子，形成摻質濃度約1E16 cnr3的 N型井107。接著，將B +離子植入圖案區並利用LOCOS法形 成隧道阻止器及場絕緣體108。 本紙張尺度適用中國國家標準（CMS ) A4規格（210 X 297公釐） -14 - I-------„----—裝-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 497251 A7 B7 五、發明説明（12) 之後，植入離子相對想要的隧道區域提供門檻電壓控制， 利用熱氧化法形成厚度爲20nm至30nm的閘絕緣膜（氧化矽 )，植入離子提供其它隧道區的門檻電壓控制，利用降壓CVD 法形成厚度300nm至500nm，磷濃度約1E21 cm_3的多晶矽膜， 並對此多晶矽膜蝕刻佈圖形成作爲閘電極1 1 6及1 1 7的一部 份。接著使用作爲閘電極的部份及其他光罩（如果必要），形 成摻質濃度約1E1 8 cm·3的N·型摻質區m及摻質濃度約 1E17 cm3的摻質區124。接著，植入BF2 +離子形成摻質濃度 約1E18 cm 3的P型摻質區115及摻質濃度約1E17 cm3的摻 質區1 2 5 (位於汲區底部）。如此，獲得圖1 0 (A)結構。 接著，如圖1 0 (B)所示，利用熱氧化法（低溫溼氧化法）氧 化作爲閘電極的部分。此氧化條件是，例如在約700 °C至800 °C的溼氧氣下進行1 0至30分鐘。在此氧化條件下，砂區內N 型摻質濃度在1 E 1 9 cm3以上的部分其氧化速率相當大。因 此在此實施例中，利用熱氧化製程，N +型摻質區1 1 2及以多晶 石夕製成、磷濃度約1E 2 1 c m - 3的閘電極氧化相當深。 藉由此熱氧化製程，在作爲鬧電極的部分形成厚度約 100nm至5 00nm的氧化膜126及127以便將閘電極116及117 放入。在此氧化過程中，作爲閘電極部的矽表面約退回50nm 至250nm。另一方面，單晶砂基材表面亦約退回5nm至10nm 。然而，既然退回區包含藉由擴散延伸的N型摻質區1 1 1或 P·型摻質區115,此過程幾乎不會影響半導體元件特性。 此外，藉由氧化製程，既然氧化膜126及127.可在低溫下 於短時間內形成相當厚度，受到抑制使得事先形成之隧道區 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -15 - (請先閲讀背面之注意事項再填寫本頁) 、τ % 經濟部智慧財產局員工消費合作社印製 497251 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（13) 摻質濃度曲線變化很小。結果，事先植入的摻質量很小且摻 質曲線可僅設在隧道區極端表面部。結果，可保持電晶體副 門檻特性藉此實現低門檻的目標。 再者，藉由氧化製程，既然氧化膜126及127可在低溫下 於短時間內形成相當厚度，大大抑制相對N·型摻質區11 1，Ρ· 型摻質區11 5,以及汲區底部摻質區124及125的摻質濃度曲 線變化。因此，此製成可在短時間內獲得有效的隧道區長度 。尤其是，在PMOSFET例子中，使用Β或BF2作爲摻質以形成 P型摻質區115。此外，使用P或As作爲摻質以形成汲區底 部摻質區125(摻質區125用來抑制從F型摻質區115延伸的 消耗層）。然而，縱使這些摻質的擴散係數組合爲何，包含> 型摻質區115的摻質容易大量擴散。因此，當執行高溫長時 間熱處理，汲區下方的摻質區125不會位於：Γ型摻質區115 側端部隧道區的下方。因此，既然？_型摻質區11 5消耗區大 量延伸，隧道漏電流增加，防止隧道區長度縮短。結果，在形 成卩_型摻質區115及汲區底部摻質區125後，在低溫短時間 下執行熱處理的條件枏當重要。 接著，利用離子植入法再次形成N +型摻質區112及P +型 摻質區114 。在各個摻質區內，摻質濃度約爲1E21 cm3(圖 10(C))。 最後，與習.知積體電路製造過程相同，形成磷玻璃層1 20 作爲內層絕緣膜。此磷玻璃層可使用減壓CVD法形成。磷 玻璃層.在450 °C下，使用矽化氫（SiHO,氧（〇2)，以及磷化氫 (PH3)作爲氣體材料反應而成。 本f張尺度賴巾關家標準（CNS ) A4規格（21GX297公釐)-" --------.--1^------、訂|-----^ (請先閲讀背面之注意事項再填寫本頁) 497251 經濟部智慧財產局員工消費合作社印製 A7 B7__ 五、發明説明（14) 之後，在內層絕緣膜內形成電極孔以製作鋁電極1 2 1 ° 如此便完成圖10(D)互補MOS元件製作。 取得的互補MOS元件MOSFET相較於習知使用間隔的 LDD結構以及使用熱氧化的LDD結構所形成的MOSFET具 更有穩定的電晶體特性，高可靠性，以及高效能。 根據本發明，將極性與汲區不同且濃度高於MOS電晶體 井區的摻質區形成在MOS電晶體汲區底部，在不需提高隧道 區摻質濃度的情況下便可抑制（介於汲區與井區之間）延伸至 井區側的消耗層，使汲區與源區之間形成弱連結.。如此，可實 現具有小漏電流的MOS電晶體。此外，既然製作位於汲區底 部的摻質區時不需額外增加新的光罩製程，製造成本不會因 此增加。如此一來，可以低成本製造安裝有驅動元件，在低消 耗功率下高速驅動，並需要大電流驅動的半導體元件。 此外，根據本發明，可製造具有高穩定性，高可靠性，以及 高性能的LDD型MOSEFT 。 LDD區域的寬度可控制在 lOOnm至500nm之間的高精度下。尤其是，本發明是一種實 現高閘極比的有效方法。在本發明中，相較習知使用間隔之 LDD製造方法，無須絕緣膜製程以及形成後的絕緣膜異向蝕 刻製程且LDD區域寬度可控制在高精度下。此外，相較習知 使用熱氧化膜LDD製造法，可在不需改變事先形成的各種摻 質區濃度曲線下形成LDD結構。結果，本發明的功效顯著。 本發明主要是描述矽半導體元件。然而，本發明半導體 元件亦.可採用如鍺，碳化矽，或砷化鎵等其它材料。再者，在 本發明中，就功能上電極氧化特性相當重要。然而，除了本發 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） 7^77 ----- I---------—裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 497251 A7 B7 五、發明説明（15) 明主要描述的矽閘電極外，亦可使用在低溫溼條件下具有高 氧化特性的材料作爲閘電極。同時在實施例中，描述P型半 導體基材上的MOSFET製造程序。然而，本發明亦可應用在 薄膜電晶體（TFT),在以石英，藍寶石，或類似材料製作的絕緣 基板上形成多晶或單晶半導體薄膜。 雖然上面已對本發明詳細描述，本發明不受上述實施例 限制，在不違背本發明精神下可製作各種改良或修正。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18 ·

Claims (1)

  1. 497251 A8 B8 C8 D8 夂、申請專利範圍 1·一種具有M0S電晶體的半導體裝置，包含： (請先閱讀背面之注意事項再填寫本頁) 位於Μ〇S電晶體汲區下方的摻質區，其極性與汲區不同且該 區的摻質濃度高於MOS電晶體井區的濃度。 2 ·如申請專利範圍第丨項之半導體裝置，其中摻質區平 面形成部與汲區形成部相同。 3·如申請專利範圍第1項之半導體裝置，其中在形成汲 區製程後即刻執行摻質區的製程，當汲區同時具有弱汲區及 強汲區時，在形成弱汲區製程後即刻執行摻質區的製程。 4.如申請專利範圍第1項之半導體裝置，其中利用離子 植入法形成摻質區時，植入的摻質離子深度對應相鄰汲區連 結深度，且當汲區同時具有弱汲區及強汲區時，所植入的摻質 離子深度對應相鄰的弱汲區連結深度。 5 ·如申請專利範圍第1項之半導體裝置，其中摻質區摻 質離子數目約爲汲區摻質離子數目的數十％。 6 · —種絕緣閘式半導體裝置製造方法，包含： 第一步驟，在Ρ型半導體基板表面附近，透過蘭絕緣膜形 成Ν型多晶矽閘極； 經濟部智慧財產局員工消費合作社印製 弟一^步驟，將Ν型搶負導入使用Ν型多晶砂聞極作爲光 罩的Ρ型半導體基材內，利用自動對位方式形成具有低濃度 的Ν型摻質區； 第三步驟，使用溼熱氧化法，於700 °C至800 °C條件下進 行10至30分鐘，氧化N型多晶矽閘極與ρ型半導體基材表面 附近以便在N型多晶矽閘極側壁部形成氧化膜； 第四步驟，將N型摻質導入使用N型多晶矽閘極及氧化 19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 497251 經濟部智慧財產局員工消費合作社印制衣 A8 B8 C8 D8t、申請專利範圍 膜作爲光罩的P型半導體基材內形成具有高濃度的N型摻 質區。 7. 如申請專利範圍第6項之絕緣閘式半導體裝置製造 方法，其中第二步驟包含： 在形成低濃度N型摻質區後，將P型摻質導入低濃度N 型摻質區下方；以及 在MOS汲區底部形成極性與汲區不同且摻質濃度高於 M〇S電晶體井區的摻質區。 8. 如申請專利範圍第6項之絕緣閘式半導體裝置製造 方法，其中第二步驟包含：形成濃度約爲lE18/cm3的低濃度N 型摻質區，並在汲區底部形成濃度約爲lE17/cm3的摻質區。 9. 一種絕緣閘式半導體裝置製造方法，包含： 第一步驟是在P型半導體基材表面附近形成N型井區， 接著透過閘絕緣膜在N型井區表面附近形成N型多晶矽閘 極； 第二步驟，將P型摻質導入使用N型多晶矽閘極作爲光 罩的P型半導體基材內，利用自動對位方式形成具有低濃度 的P型摻質區； 第三步驟使用溼熱氧化法，於700 °C至800 °C條件下進 行1 0至3 0分鐘，氧化N型多晶矽閘極與N型井區表面附近 以便在N型多晶矽閘極側壁部形成氧化膜；及 第四步驟將P型摻質導入使用N型多晶矽閘極及氧化 膜作爲光罩的P型半導體基材內形成具有高濃度的P型摻質 區° --------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- 497251 A8 B8 C8 D8 "" ___ A、申請專利範圍 10·如申請專利範圍第9項之絕緣閘式半導體裝_ ^造 方法，其中第二步驟包含： 形成具有低濃度的P型摻質區後，將N型摻質導入具有 低濃度之P型摻質區底側，同時在MOS電晶體汲區底部形成 極性與汲區不同且摻質濃度高於MOS電晶體井區的掺質區 〇 11.如申請專利範圍第9項之絕緣閘式半導體裝置製造 方法，其中第二步驟包含：形成濃度約爲lE18/cm3的低濃度P 型摻質區，並在汲區底部形成濃度約爲lE17/cm3的摻質® ° (請先閱讀背面之注意事項再填寫本頁) 裝 訂· •線—卜 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -21 -
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