JP3041093B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JP3041093B2 JP3041093B2 JP3202319A JP20231991A JP3041093B2 JP 3041093 B2 JP3041093 B2 JP 3041093B2 JP 3202319 A JP3202319 A JP 3202319A JP 20231991 A JP20231991 A JP 20231991A JP 3041093 B2 JP3041093 B2 JP 3041093B2
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- oxide film
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路を構成
するＭＯＳトランジスタ、特に高耐圧が要求されるもの
の製造方法に関する。
するＭＯＳトランジスタ、特に高耐圧が要求されるもの
の製造方法に関する。
【０００２】
【従来の技術】図２は通常のＭＯＳトランジスタと従来
の高耐圧化のために電界集中の緩和を図ったＭＯＳトラ
ンジスタの構造を示す。図において１はシリコン基板、
２はゲート酸化膜、３はポリシリコンゲート、５は低濃
度ドレイン、７は高濃度ドレイン、８はサイドスペー
サ、９はＬＤＤ（Lightly Doped Drain）である。
の高耐圧化のために電界集中の緩和を図ったＭＯＳトラ
ンジスタの構造を示す。図において１はシリコン基板、
２はゲート酸化膜、３はポリシリコンゲート、５は低濃
度ドレイン、７は高濃度ドレイン、８はサイドスペー
サ、９はＬＤＤ（Lightly Doped Drain）である。
【０００３】図２（ａ）は通常のＭＯＳトランジスタを
示す。図２（ｂ）はオフセットゲート構造とし、ドレイ
ン端に低濃度ドレイン５を設けてゲート端の電界集中の
緩和を図ったＭＯＳトランジスタを示し、図２（ｃ）は
ドレイン端のゲート酸化膜２を厚くしてゲート端の電界
集中の緩和を図ったＭＯＳトランジスタを示し、図２
（ｄ）は自己整合的にＬＤＤ９を設けポリシリコンゲー
ト３の側壁にサイドスペーサ８を設けて高濃度ドレイン
を形成したＭＯＳトランジスタを示す。
示す。図２（ｂ）はオフセットゲート構造とし、ドレイ
ン端に低濃度ドレイン５を設けてゲート端の電界集中の
緩和を図ったＭＯＳトランジスタを示し、図２（ｃ）は
ドレイン端のゲート酸化膜２を厚くしてゲート端の電界
集中の緩和を図ったＭＯＳトランジスタを示し、図２
（ｄ）は自己整合的にＬＤＤ９を設けポリシリコンゲー
ト３の側壁にサイドスペーサ８を設けて高濃度ドレイン
を形成したＭＯＳトランジスタを示す。
【０００４】
【発明が解決しようとする課題】従来の図２（ｂ）、
（ｃ）に示すＭＯＳトランジスタではオフセット構造と
するためにマスク合わせを必要とし、このマスク合わせ
のために微細化が制限されるという問題があった。また
従来の図２（ｄ）に示すＭＯＳトランジスタでは自己整
合的に形成できるが、ＬＤＤ９の横方向の寸法がサイド
スペーサ８の横方向の寸法とほぼ等しい寸法しかとれな
いため、用途が比較的低電圧が限られ、微細化に伴って
ドレイン端の電界集中が大きくなり、短チャネル効果が
現われるという問題があった。本発明は上記問題を解決
するためになされたもので、自己整合的にドレイン端に
低濃度ドレインを形成し、高耐圧化と微細化を可能にす
る方法を提供することを目的とする。
（ｃ）に示すＭＯＳトランジスタではオフセット構造と
するためにマスク合わせを必要とし、このマスク合わせ
のために微細化が制限されるという問題があった。また
従来の図２（ｄ）に示すＭＯＳトランジスタでは自己整
合的に形成できるが、ＬＤＤ９の横方向の寸法がサイド
スペーサ８の横方向の寸法とほぼ等しい寸法しかとれな
いため、用途が比較的低電圧が限られ、微細化に伴って
ドレイン端の電界集中が大きくなり、短チャネル効果が
現われるという問題があった。本発明は上記問題を解決
するためになされたもので、自己整合的にドレイン端に
低濃度ドレインを形成し、高耐圧化と微細化を可能にす
る方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の製造方法は、シ
リコン基板の素子形成領域の表面に形成したゲート酸化
膜上に第１のポリシリコン層を堆積し、該第１のポリシ
リコン層にリン又はヒ素を５×１０20／ｃｍ3以上に不
純物注入し、該第１のポリシリコン層上に第２のポリシ
リコン層を堆積し、該第２のポリシリコン層はノンドー
プかあるいは１×１０ 20 ／ｃｍ 3 以下に不純物を注入
し、該第２のポリシリコン層上に酸化及びイオン注入用
マスク膜を堆積し、ゲート領域のパターニングを行な
い、該酸化及びイオン注入用マスク膜をマスクにイオン
注入し低濃度領域を形成し、７００〜１２００℃で上記
第１及び第２のポリシリコン層の側壁を酸化し、上記第
１のポリシリコン層の酸化膜厚を上記第２のポリシリコ
ン層の酸化膜厚の２倍以上の厚さに形成し、上記第１の
ポリシリコン層の酸化膜をマスクにイオン注入し高濃度
領域を形成することを特徴とするものである。
リコン基板の素子形成領域の表面に形成したゲート酸化
膜上に第１のポリシリコン層を堆積し、該第１のポリシ
リコン層にリン又はヒ素を５×１０20／ｃｍ3以上に不
純物注入し、該第１のポリシリコン層上に第２のポリシ
リコン層を堆積し、該第２のポリシリコン層はノンドー
プかあるいは１×１０ 20 ／ｃｍ 3 以下に不純物を注入
し、該第２のポリシリコン層上に酸化及びイオン注入用
マスク膜を堆積し、ゲート領域のパターニングを行な
い、該酸化及びイオン注入用マスク膜をマスクにイオン
注入し低濃度領域を形成し、７００〜１２００℃で上記
第１及び第２のポリシリコン層の側壁を酸化し、上記第
１のポリシリコン層の酸化膜厚を上記第２のポリシリコ
ン層の酸化膜厚の２倍以上の厚さに形成し、上記第１の
ポリシリコン層の酸化膜をマスクにイオン注入し高濃度
領域を形成することを特徴とするものである。
【０００６】
【０００７】
【実施例１】図１は本発明の実施例を示す。シリコン基
板１にフィールド酸化膜を形成した後、素子形成領域の
表面にゲート酸化膜２を形成し〔図１（ａ）〕、次に表
面に第１のポリシリコン層３ａを１０００〜３０００オ
ングストローム堆積する。この第１のポリシリコン層３
ａはリン又はヒ素を５×１０20／ｃｍ3ドープし〔図１
（ｂ）〕、その上に第２のポリシリコン層３ｂを１００
０〜３０００オングストローム堆積する。この第２のポ
リシリコン層はノンドープかあるいは不純物を注入して
も濃度を１×１０20／ｃｍ3以下に抑える〔図１
（ｃ）〕。その上に酸化およびイオン注入用マスク膜と
してＳｉＮ膜４を１０００オングストローム堆積する
〔図１（ｄ）〕。この時第２のポリシリコン層３ｂ上に
ＳｉＯ2膜を形成し、その上にＳｉＮ膜を形成する構造
を採り入れてもよい。続いてゲート領域のポリシリコン
層をＳＦ6＋Ｃ2Ｆ6Ｃｌ系ガスでエッチングし〔図１
（ｅ）〕、パターニングしたＳｉＮ膜をマスクにボロン
あるいはフッ化ボロンを３０〜１００ｋｅＶ、２〜８×
１０13／ｃｍ2の条件で注入を行ない低濃度ソース１
０、低濃度ドレイン５を形成する〔図１（ｆ）〕。この
際通常のイオン注入によってもよいが、回転イオン注入
によると後工程でドライブインを行なう必要がなく、低
濃度ソース、ドレインをポリシリコンゲートにオーバー
ラップさせることができる。また、斜め注入によりドレ
イン側からソース側に向けて注入を行なうことで、低濃
度ソースの横方向の寸法を低濃度ドレインの横方向の寸
法より小さくすることができる。次に９００℃２０分間
ウェット酸化を行う。ポリシリコン層３ａ、３ｂの側壁
酸化はリン又はヒ素の不純物濃度が５×１０20／ｃｍ3
以上の場合と１×１０20／ｃｍ3 以下の場合とでは、形
成される酸化膜の厚さに不純物濃度依存性があり、第１
のポリシリコン層３ａの側壁に形成する酸化膜の厚さは
第２のポリシリコン層３ｂの側壁に形成される酸化膜の
厚さより厚くなることを利用して、第１のポリシリコン
層３ａの側壁に第２のポリシリコン層３ｂの側壁に形成
される酸化膜より２倍以上厚い酸化膜６を形成させる
〔図１（ｇ）〕。上記酸化条件では、第１のポリシリコ
ン層３ａは２４００オングストローム、第２のポリシリ
コン層３ｂは６００オングストロームの酸化膜厚が得ら
れる。このリン又はヒ素の不純物濃度に依存する酸化膜
の厚さの比率は、７００〜９００℃ウェット酸化では第
１のポリシリコン層３ａが第２のポリシリコン層３ｂに
較べて４〜５倍厚く、９００〜１２００℃ウェット酸化
で３〜４倍、９００〜１２００℃ドライ酸化で２倍程度
であり、この濃度依存性は７００〜９００℃のウェット
酸化において顕著である。しかし本発明の製造方法で
は、形成される酸化膜厚の比が２倍以上あれば高耐圧化
の効果が十分あらわれるため、いずれの酸化方法も適用
可能である。続いてＳｉＮ膜４を除去し、低濃度ドレイ
ン５がＴ字型構造ゲートの第１のポリシリコン層３ａの
部分にオーバーラップするように９００〜１１００℃、
Ｎ2雰囲気でドライブインを行なう〔図１（ｈ）〕。オ
ーバーラップする構造の方が信頼性の点で優れている。
なお、低濃度ドレイン、低濃度ソース形成工程に回転イ
オン注入を用いた場合には、このドライブインが必要な
くなる。次に先の酸化によって形成した酸化膜６をマス
クにして、ボロンあるいはフッ化ボロンを３０〜８０ｋ
ｅＶ、１〜８×１０15／ｃｍ2でイオン注入を行ない、
高濃度ソース１１、高濃度ドレイン７を形成する〔図１
（ｉ）〕。これ以後は通常のＩＣ製造工程により層間絶
縁膜、保護膜を形成する。第２のポリシリコン層３ｂに
は図１（ｈ）に示す工程以後の熱処理により第１のポリ
シリコン層３ａからリン又はヒ素が拡散するので、良好
なオーミックコンタクトになる。この製造方法により通
常のＭＯＳトランジスタより１０Ｖ以上高耐圧化が図ら
れたＭＯＳトランジスタが形成可能である。また、マス
ク合わせが不要のため容易にゲート長を短縮することが
でき、０．１μｍの形成も可能である。
板１にフィールド酸化膜を形成した後、素子形成領域の
表面にゲート酸化膜２を形成し〔図１（ａ）〕、次に表
面に第１のポリシリコン層３ａを１０００〜３０００オ
ングストローム堆積する。この第１のポリシリコン層３
ａはリン又はヒ素を５×１０20／ｃｍ3ドープし〔図１
（ｂ）〕、その上に第２のポリシリコン層３ｂを１００
０〜３０００オングストローム堆積する。この第２のポ
リシリコン層はノンドープかあるいは不純物を注入して
も濃度を１×１０20／ｃｍ3以下に抑える〔図１
（ｃ）〕。その上に酸化およびイオン注入用マスク膜と
してＳｉＮ膜４を１０００オングストローム堆積する
〔図１（ｄ）〕。この時第２のポリシリコン層３ｂ上に
ＳｉＯ2膜を形成し、その上にＳｉＮ膜を形成する構造
を採り入れてもよい。続いてゲート領域のポリシリコン
層をＳＦ6＋Ｃ2Ｆ6Ｃｌ系ガスでエッチングし〔図１
（ｅ）〕、パターニングしたＳｉＮ膜をマスクにボロン
あるいはフッ化ボロンを３０〜１００ｋｅＶ、２〜８×
１０13／ｃｍ2の条件で注入を行ない低濃度ソース１
０、低濃度ドレイン５を形成する〔図１（ｆ）〕。この
際通常のイオン注入によってもよいが、回転イオン注入
によると後工程でドライブインを行なう必要がなく、低
濃度ソース、ドレインをポリシリコンゲートにオーバー
ラップさせることができる。また、斜め注入によりドレ
イン側からソース側に向けて注入を行なうことで、低濃
度ソースの横方向の寸法を低濃度ドレインの横方向の寸
法より小さくすることができる。次に９００℃２０分間
ウェット酸化を行う。ポリシリコン層３ａ、３ｂの側壁
酸化はリン又はヒ素の不純物濃度が５×１０20／ｃｍ3
以上の場合と１×１０20／ｃｍ3 以下の場合とでは、形
成される酸化膜の厚さに不純物濃度依存性があり、第１
のポリシリコン層３ａの側壁に形成する酸化膜の厚さは
第２のポリシリコン層３ｂの側壁に形成される酸化膜の
厚さより厚くなることを利用して、第１のポリシリコン
層３ａの側壁に第２のポリシリコン層３ｂの側壁に形成
される酸化膜より２倍以上厚い酸化膜６を形成させる
〔図１（ｇ）〕。上記酸化条件では、第１のポリシリコ
ン層３ａは２４００オングストローム、第２のポリシリ
コン層３ｂは６００オングストロームの酸化膜厚が得ら
れる。このリン又はヒ素の不純物濃度に依存する酸化膜
の厚さの比率は、７００〜９００℃ウェット酸化では第
１のポリシリコン層３ａが第２のポリシリコン層３ｂに
較べて４〜５倍厚く、９００〜１２００℃ウェット酸化
で３〜４倍、９００〜１２００℃ドライ酸化で２倍程度
であり、この濃度依存性は７００〜９００℃のウェット
酸化において顕著である。しかし本発明の製造方法で
は、形成される酸化膜厚の比が２倍以上あれば高耐圧化
の効果が十分あらわれるため、いずれの酸化方法も適用
可能である。続いてＳｉＮ膜４を除去し、低濃度ドレイ
ン５がＴ字型構造ゲートの第１のポリシリコン層３ａの
部分にオーバーラップするように９００〜１１００℃、
Ｎ2雰囲気でドライブインを行なう〔図１（ｈ）〕。オ
ーバーラップする構造の方が信頼性の点で優れている。
なお、低濃度ドレイン、低濃度ソース形成工程に回転イ
オン注入を用いた場合には、このドライブインが必要な
くなる。次に先の酸化によって形成した酸化膜６をマス
クにして、ボロンあるいはフッ化ボロンを３０〜８０ｋ
ｅＶ、１〜８×１０15／ｃｍ2でイオン注入を行ない、
高濃度ソース１１、高濃度ドレイン７を形成する〔図１
（ｉ）〕。これ以後は通常のＩＣ製造工程により層間絶
縁膜、保護膜を形成する。第２のポリシリコン層３ｂに
は図１（ｈ）に示す工程以後の熱処理により第１のポリ
シリコン層３ａからリン又はヒ素が拡散するので、良好
なオーミックコンタクトになる。この製造方法により通
常のＭＯＳトランジスタより１０Ｖ以上高耐圧化が図ら
れたＭＯＳトランジスタが形成可能である。また、マス
ク合わせが不要のため容易にゲート長を短縮することが
でき、０．１μｍの形成も可能である。
【０００９】
【発明の効果】以上説明したように本発明によれば、自
己整合的にドレイン端に低濃度ドレインを形成できるた
めマスク合わせがなくなり微細なゲートが形成できる。
またポリシリコンゲートと低濃度ドレインの間に厚い酸
化膜を自己整合的に形成し、ゲート端の電界集中を緩和
し高耐圧化およびホットエレクトロンの発生を抑え、高
耐圧構造ＭＯＳトランジスタをより微細化することがで
きる。また、低濃度ドレイン形成時に斜め注入すること
でドレイン側の低濃度領域に較べてソース側の低濃度領
域の横方向の寸法を小さくすることが可能となり、オフ
セットゲート構造が形成可能となりソース抵抗を低減で
きるという効果もある。
己整合的にドレイン端に低濃度ドレインを形成できるた
めマスク合わせがなくなり微細なゲートが形成できる。
またポリシリコンゲートと低濃度ドレインの間に厚い酸
化膜を自己整合的に形成し、ゲート端の電界集中を緩和
し高耐圧化およびホットエレクトロンの発生を抑え、高
耐圧構造ＭＯＳトランジスタをより微細化することがで
きる。また、低濃度ドレイン形成時に斜め注入すること
でドレイン側の低濃度領域に較べてソース側の低濃度領
域の横方向の寸法を小さくすることが可能となり、オフ
セットゲート構造が形成可能となりソース抵抗を低減で
きるという効果もある。
【図１】本発明の製造方法を示す説明図である。
【図２】通常のＭＯＳトランジスタと従来の高耐圧化の
ために電界集中の緩和を図ったＭＯＳトランジスタの構
造を示す説明図である。
ために電界集中の緩和を図ったＭＯＳトランジスタの構
造を示す説明図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコン層 ３ａ 第１のポリシリコン層 ３ｂ 第２のポリシリコン層 ４ ＳｉＮ膜 ５ 低濃度ドレイン ６ 酸化膜 ７ 高濃度ドレイン
Claims (1)
- 【請求項１】 シリコン基板の素子形成領域の表面に形
成したゲート酸化膜上に第１のポリシリコン層を堆積
し、該第１のポリシリコン層にリン又はヒ素を５×１０
20／ｃｍ3以上に不純物注入し、該第１のポリシリコン
層上に第２のポリシリコン層を堆積し、該第２のポリシ
リコン層はノンドープかあるいは１×１０20／ｃｍ3以
下に不純物を注入し、該第２のポリシリコン層上に酸化
及びイオン注入用マスク膜を堆積し、ゲート領域のパタ
ーニングを行ない、該酸化及びイオン注入用マスク膜を
マスクにイオン注入し低濃度領域を形成し、７００〜１
２００℃で上記第１及び第２のポリシリコン層の側壁を
酸化し、上記第１のポリシリコン層の酸化膜厚を上記第
２のポリシリコン層の酸化膜厚の２倍以上の厚さに形成
し、上記第１のポリシリコン層の酸化膜をマスクにイオ
ン注入し高濃度領域を形成することを特徴とするＭＯＳ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202319A JP3041093B2 (ja) | 1991-07-18 | 1991-07-18 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202319A JP3041093B2 (ja) | 1991-07-18 | 1991-07-18 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267972A JPH06267972A (ja) | 1994-09-22 |
| JP3041093B2 true JP3041093B2 (ja) | 2000-05-15 |
Family
ID=16455578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202319A Expired - Fee Related JP3041093B2 (ja) | 1991-07-18 | 1991-07-18 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3041093B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980058440A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2002009283A (ja) * | 2000-04-19 | 2002-01-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
| AU2003235175A1 (en) * | 2002-04-17 | 2003-10-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
| JP2005353975A (ja) * | 2004-06-14 | 2005-12-22 | Oki Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
-
1991
- 1991-07-18 JP JP3202319A patent/JP3041093B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06267972A (ja) | 1994-09-22 |
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Legal Events
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|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
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| LAPS | Cancellation because of no payment of annual fees |