TW460988B - Method of encapsulating a plurality of microelectronic assemblies - Google Patents

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TW460988B
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Craig S Mitchell
Thomas H Distefano
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Description

五、發明說明(1 ) 技術領域 本發明係關於微電子組件的封裝。 背景技術 例如如美國專利5 6 5 Q λ ^-^^ 5,659,652 ; 5,766,987 ; ^ 5,776,796 所W其揭π内奋併述於此以供參考,微電子組件可使用 微電子元件製造,例如-半導體晶片其上有一接點及-撓 性片狀介電7L件其上有端子係電連結至晶片的接點。挽性 介電元件形成組件的頂面,而晶片之遠離撓性介電元件表 面形成組件的底面。例如當介電薄片覆蓋晶片的正面或接 點承載面時’晶片背面構成組件底面。組件也包括一柔性 層;:彈性體或凝膠設置於介電薄片與晶片間來提供薄片 及Aft子與晶片的機械解除韓合。 經濟部智慧財產局員工消費合作社印製 月J <專利案揭不’柔性層可經由設置多孔層如複數柔 軟塾介於晶片與薄片間,電連結端子至晶片接點,然後使 用可固化欲體封裝劑封裝形成的組件,使封裝劑渗透入多 孔層’也遮蓋晶片上接點的連結而製作柔性層。當封裝劑 固化而形成柔性材料時’多孔層封裝劑構成柔性層之-部 刀製=此種組件時希望避免施加封裝劑至組件頂面及底 面。換言之’需要避免施加封裝劑於介電薄片頂面及晶片 成背面表面上或端子上。也需要確㈣裝劑可完 王興補^孔層而提供大致不含空.隙之柔性層於最終組件。 趴同樣讓予本案申請人且同在審查中的美國專利申請 -及專利案曾經提議若干施加及固化封裝劑於微電子组 件(有用方法。例如如前述5,766,987專利陳述,合併於 • 4 - 46〇988
五、發明說明( 2 、·且件之介電薄片典型包括孔徑或"黏合窗”,其於電連結端 子至晶片步驟期間可接近晶片接點。於做成連結後,頂蓋 層可施用於介電薄片頂面上β典型若干組件係以邊靠邊排 列方法提供,故相同的頂蓋層係位於若干組件頂面上。頂 盖層密封黏合窗,同時也密封毗鄰組件之介電薄片間的空 間。底盍層設置於組件底面上。蓋層與總成固定於夹緊裝 置上。夾緊裝置之口袋容纳可固化液體封裝劑。藉由連結 爽緊裝置至眞空源而將蓋層間之空間調整至低於大氣壓 後,傾斜夹緊裝置而傾倒液體封裝劑入蓋層間之空間,當 組件保持於夾緊裝置定位時封裝劑固化。頂蓋層及底蓋層 可保有封裝劑且防止封裝劑污染晶片底面或介電層頂面。 如前述美國專利5,659,952及5,776,796所述,封裝劑可 使用嘴嘴或注射器環繞各個次組件周邊施用。例如如, 號專利案所示,複數組件可使用單一整合一體之介電薄片 製4 ’俗稱"膠帶"其合併若干次組件之介電薄片β晶片可 附著於膠帶及電連結至膠帶終端。此時連結至封裝劑配衆 器之針頭用於環繞各晶片周邊追蹤一圖樣,使封裝劑流入 各晶片與介電層間之空間。蓋層可用於此過程封閉膠帶的 黏合窗。又此過程中膠帶典型係夾持於框架。此種方法之 進一步變化例中’框架及膠帶置於眞空腔室内部,封裝劑 的配漿作業係於腔室内邵進行,同時組件處於眞空下。當 眞空解除及腔室調整至大氣壓或莩過大氣壓時,壓力將封 裝劑壓迫入晶片與膠帶間的多孔層。又可方便地使用框架 於組裝過程中固定膠帶。例如用於形成多孔的柔軟塾可施 _ -5- 本紙張足度適用中國國家標準(CNS)A4規格(21〇χ 297公爱1 〜 ---------Γ —----裝--- (請先閱讀背面之注意事項G寫本頁) 訂·· 經濟部智慧財產局員工消費合作社印製 460988 A7
4 6 098 8 A7 五、發明說明(4) 此避免必須占用封裝夾緊裝置經歷固化封 時間。封閉空間典型係於封裝劑引進 落勺長 許填補封裝劑而未形成空隙。例如其中— 力此允 -孔及經由此孔施加眞空同時框架仍加於封裝 : 内。施加眞空後,針頭插人孔内及封裝劑經針頭注 。然後拔出針頭及將框架由封裝夾緊裝置移開。 、 容後詳述’若其中-密封層合併-帶其上有導電组件, 貝|J設置微電子组件框架及密封層之步冑包括附著 導體晶片至帶同時帶固定於框架之步碟。換言之,用於組 裝程序的同一個框架也可用於封裝程序,如此進一步簡化 處置。密封層可全然或部分去除,否則可包括結構特徵, 其意圖構成微電子組件成品之部件。舉例言之,密封層包 括導熱結構,其於微電子组件成品構成散熱器^封元= 構成成品微電子組件的保護結構;或二者。又若微電子組 件合併光學活性元件如光發射器或光接收器,則密封層可 合併光透射元件其係作爲成品組件的光窗。此種透明元件 可爲折射元件如透鏡。 根據本發明之另一方面,封裝夾緊裝置包括_頂夾緊元 件界定一頂元件面及一通道開口至頂元件面,眞空連結連 通孩通道。夾緊裝置也包括一中空針頭,具有—遠梢端滑 動式安裝於通道用於介於回縮位置其中遠梢端係於通道 内與刖進位置其中遠梢端凸起超出·頂元件面間移動。又夾 緊裝置包括封裝劑配漿器連結至中空針頭,底夾緊元件界 定一底面面對該頂元件面,及一夾具可接合夾緊元件用於 木纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -----Γ ! Γ I I---裳·-- (請先閱讀背面之注意事項寫本頁) . 線· 經濟部智慧財產局員工消費合作社印製 A7
460988 五、發明說明(5 ) 迫使夾緊元件結合在一起。此種夾緊裝置可用於前述方法 。封裝夹緊裝置包括一底夾緊裝置具有一中區及一周邊 區環繞該中區。周邊區界定底元件面,而一凹部設置於中 區。一浮動板安裝於底夾緊裝置凹部。設置一夾具用於迫 使夾冢元件朝向彼此而將框架及密封層夾緊於其間。夹緊 裝置也設置有向上偏轉底夹緊元件浮動板之裝置使浮動 板轉向頂夾緊元件。容後詳述,浮動板可維持加壓於微電 子组件且輔助於密封層注入期間保持密封層之預定平面 構型。 本發明之又另一方面提供一種封裝夾緊裝置包括複數 框架(紂論如後)及一夾緊裝置例如前文討論者設置成串聯 逐一接合框架。夾緊裝置具有封裝劑配漿器設置成將封襞 劑注入各框架之孔徑内,同時框架係接合於夾緊裝置之二 元件間。封裝系統較佳包括固化站例如固化烘箱用於注入 封裝劑後容納框架。本發明之又另一方面提供一種半成品 物件包括一框架如前述具有頂面及底面,及一孔徑伸展貫 穿其中,頂及底密封層密封式連結至框架且共同界定一封 閉2間’有複數微電子組件設置於該封閉空間。半成品物 件進一步包括已固化或未固化的封裝劑。此種半成品物件 可用於前述製程。 圖式之簡單説明 圖1爲根據本發明之一具體例之注入夾緊裝置及组件之 分解圖》 圖2爲剖面圖説明圖1所示組件及夾緊裳置。 -8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 11 Γ 111---I I · 1111---訂--------- (請先閱讀背面之注意事項ίίί寫本頁} 經濟部智慧財產局員工消費合作社印製 4 6 0 98 8
五、發明說明(6 圖3爲放大片段視圖説明圖 部分。 叮不組件及夾緊裝置之一 圖4爲沿圖3線4_4所取之片段剖面圖。 圖5爲根據本發明之一具體例之方法之法 係使用圖1 -3所示組件及夹緊裝置。 μ 圖6爲類似圖3之片段剖面圖 一具體例之方法部分。 打根據本發明之另 之=爲圖解剖面圖説明根據本發明之又_具體例之方法 法::圖解剖面圖説明根據本發明之又另—具體例之方 圖9爲圖解剖面圖説明根據本發明之又另―具體例之方 法之組件。 圖10爲進一步圖解剖面圖説明根據本發明之又一且 體例之各組件。 . 圖Π爲進一步圖解剖面圖説明根據本發明之又 且 體例之各組件。 八 經濟部智慧財產局員工消費合作社印製 圖12爲圖解剖面圖説明由圖u之組件製成的成品組件。 圖13 ^根據本發明之一具體例之部分框架圖解平面圖。 圖14爲沿圖13線14_14所取之剖面圖。 圖15爲沿圖13線15-15所取之圖解剖面圖。 圖16爲圖解剖面圖説明圖13_15之部分框架連同並他组 件0 , 圖17爲類似圖16之視圖但説明於該方法後期階段之組
460988 第88106646號專利申請案 中文說明書修正頁(90年1月) 五、發明説明( 件。 圖1 8為類似圖i 7之视圖 之组件。 主要元件之代表符號 20 頂夾緊元件 22 底夹緊元件 24 底元件面 26 頂元件面 28 對正銷 3 0 對正銷 3 2 對正孔 34 對正孔 36 夹具 37 螺絲 3 8 凹部或腔室 3 9 孔 ^0 通道 "孔 12 壓縮空氣來源 4 進氣閥 _6 排氣閥 8 浮動板或模支持板 0 浮動板48之上表面 2 0形環 4 頂襯塾 5 針頭通道 7 孔 但說明於該方法又更後期階段 遠端0形環 近端0形環 真空埠〇 真空源 中空針頭 中空針頭 控制閥 中空針頭64之遠端 退縮位置 封裝劑配漿器 控制加壓源 對正孔 移動裝置 拖棄式框架 結構 對正孔 頂面 底面 概略矩形的孔徑 針頭對正孔 閘通道 帶 訂 -10 本紙張尺度適用中國國家椟準(CNS) A4規格(21()><297公董 經濟部中央標準局員工消費合作社印製 4 6骑月。晶46號專利申請案 中文說明書修正頁(90年1月) 五、發明説明(73 ) 88 導電金屬端子 90 帶86之頂面 91 針孔 92 導電撓性金屬引線 94 黏合窗 96 帶86之底面 98 彈性體墊 98'柔軟墊或多孔層 100半導體晶片 1001半導體晶片 101 環 102接點 104半導體晶片組件 104’微電子組件 106晶片1〇〇的背面 106’晶片100'的背面 110頂蓋層 112底蓋層 112'金屬板 112,'層 113 口袋 1 1 5 .切槽 120個別單元 122碎塊 212底密封層 2 1 3 切槽 272框架 2 8 0晶片
281晶片280之背面 282焊珠 286帶 288端子 291 孔 3 02頂密封層 3〇3折射元件 381晶片之背面 383晶片之正面或接點承 載面 3 8 5接線 386 帶 3 8 7金屬通孔 388端子 391孔 3 93 光學活性元件 400晶片 4 0 2頂密封層 404底密封層 4 8 8端子 500框架 502 中央凹陷區 504 口袋 506 通道 508流動導向器或檔板 5 1 0間隙 5 12孔 5 14對正孔 -1 〇3 - ----------ί衣— f靖先閲讀背面之注意事項再填寫本耳) -丁, 、τ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 1,6 Ο § 8 8 -第881〇6646號專利申請案 中文說明書修正頁(9〇年丨月) 五、發明説明(% ) 5 1 6對正孔 51S導熱層 5 2 0輔助框架元件 522帶或密封層 524半導體晶片 執行本發明之模式 根據本發明之一具體例之
525多孔層 526夾緊元件 528夾緊元件 530封閉空間 5 3 2線 經濟部中央標準局員工消費合作社印製 夹緊裝置包括一頂夹緊元件 及一展A緊元彳22。底《緊元件有―面向上的底元件 面24,而頂&緊元件具有面向下的頂元件面%。底夫緊 元件有一對對正銷28及3〇由底元件面24向上凸起。頂 夾緊元件具有對正孔32及34(圖2)。對正銷可接合於對正 孔而將夹緊元件固定於水平方向之預選定的對正位置,但 允許夹緊元件於垂直方向相對運動朝向彼此及遠離彼 此。夹具(示意顯示於圖2)設置成接合二央 爽緊元件彼此緊追。爽…為任一種習知丄:: 如機械或油壓作動壓機如心軸壓機或螺桿壓機。另外,夾 二3 6包括螺絲3 7延伸貫穿頂夹緊元件之孔3 9且螺接接 合展夾緊元件22之孔41。雖然圖1及2僅舉例說明一根 累.、糸3 7 A際上可有多螺絲及螺絲孔分布環繞夹緊元件周邊。 底爽緊元件22有一凹部或腔室38開啟於表面24且由 匕表面向下伸展入底央緊元件。通道4〇由凹部38伸展至 底夾緊元件一邊。通道4〇設置標準螺紋如管螺紋用於透 過—進氣閥44連結至壓縮空氣來源42。排氣閥46也連結 於通道40與大氣間。浮動板48也稱作模支持板係緊密嵌 合凹部38。模支持板或浮動板48有一上表面50。來自來 源42的空氣容納通過通道4〇可將浮動板48向上偏轉。另夕卜 -10b-
n n ig — ml m ί I Β^ϋ I In In —i - -. ml - -^5J (請先閲讀背面之注意事項再填寫本頁) 460988 五、發明說明(8 ) 也可採用^他偏轉裝置。例如彈簧可嵌合於模支持板底部 與底夾承π件間。任何其他可向上壓迫模支持板的裝置例 也可用作电磁偏轉裝置或甚至重力作動偏轉裝置。底觀替 係呈概略矩形的0形環52形式座落於底元件面24之切槽。 頂夾承7L件20具有類似頂襯墊54,座落於面向下的頂 元件面26之切槽。針頭通道%垂直伸展貫穿頂夾緊元件 彳員有-遠端開口於頂夾緊元件表面26。遠端。形 垓58裱繞通道56於通道遠端。〇形環58係由彈性材料如 橡膠製成且當〇形環處於未壓縮條件時略爲凸起超出頂 夾緊π件表面26之上。概略類似的近端〇形環6〇環繞通 道56於遠離頂元件面26之位置且因而遠離通道的遠端。 眞^璋口 62夂又且連通通道56於近端〇形環與遠端〇形 環中間位置。眞空源63連結至眞空埠口 62。眞空源〇可 爲工廠眞空管線或專屬眞空泵及習知類型的接收器。眞空 源63可經由控制閥65連結至眞空埠口 62。控制閥可設置 成選擇性連結眞空琿口至眞空源或至大氣,故可選擇性施 加與解除眞空。' 有运端66之中空針頭64滑動式接合〇形環58及60 ’故針頭可介於圖3實線所示的前進位置與圖3於6 6,指示 的退縮位置(針梢端由頂夾緊元^件表面2 6下陷)間移動。針 頭64可爲習知大型皮下注射針.頭如丨〇號至丨8號針。針頭 連’纟。至封裝劑配漿器6 7。配衆器合併一腔室連結至之針 頭及一控制加壓源68加壓至封裝劑或解除加壓。移動裝 置70連結至配漿器67因而連結至針頭64。移動裝置包括· -11 - 4 6 098 8 A7
經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明(10) k置排成直行。於各個黏合位置,帶有—組導電金屬端子 88暴露於帶頂面90。如此端子88可設置於頂面,否則可 凹陷於帶内部,或甚至設置於帶底面,假設孔(圖中未顯 示)設置成終端暴露於頂面。各帶也有大量導電撓性金屬 引線92連結至端子88及一組黏合窗94延伸貫穿帶,介於 帶的頂面90與底面96間。帶也包括額外導電結構特徵例 如金屬軌線順著帶表面伸展或以一或多層伸展於帶内部 而互連各端子及/或各引線,以及接地平面或電源平面。 如同樣讓予本申請人的美國專利5,679,977及5,51 8,964所 述’其揭示内容也併述於此以供參考,黏合位置可有多種 配置。例如圖3説明之特定黏合位置爲”扇入"配置,其末 端位於帶中心部且有引線92由該中心部向外凸起。也可 採用所謂的"扇出"結構,其中引線係由終端向内凸起,以 及此等辦法的組合。較佳製造帶時,各引線之第—端永久 性連結至帶,而第二端位於黏合窗的對邊係可釋離式連結 於帶。 π 各帶86係以任何方便方式附著於框架72,例如使用黏 膠帶(圖中未顯示)將帶附著於框架。如此定位帶於框架無 需極高精度。各帶86邊緣重疊部分框架72。於該方法之 次一階段,柔軟墊如彈性體墊98施加於帶底面%之各個 黏合位置,例如利用孔版印刷可固化彈性體组合物及部分 或完全固化組合物。彈性體墊於夸黏合位置形成一多孔二 構或多孔層,而介於墊間的通道提供孔隙度。於模附著^ 驟中,半導體晶片100附著於彈性體墊98上之各個黏合位 ___ -13- 巧張又度適f中國國家標準(C㈣Α4規格(21〇 X 297公f --------.!-----裝---------訂------Γ---線 (請先閱讀背面之注意事項寫本頁) 460988
五、發明說明(11) 經濟部智慧財產局員工消費合作社印製 置。晶片黏合層其上有接點102的正面係面向冑,而背面 106係遠離帶。 然後於各黏合位置之引線92黏合至於該黏合位置的晶 片接點102。黏合作業包括習知TAB黏合,或使用習知接 線來形成伸展至㈣㈣線部分Μ較㈣合作業係如前 述共同讓予的專利案及專利公告案所述進行。例如黏合作 業可經由將工具插過黏合窗94進行,而由帶上卸下各根 引線的一端,並將被卸下的該端黏合至晶片接點。所得半 成品含有大量半成品晶片组件1〇4係以邊靠邊排列。各該 組件包括U⑽及帶86之_區。晶片係設置於框= 72之孔徑80内部。各晶片背面106構成各晶片組件底面 ’而帶頂面構成組件頂。組件頂面面向上於框架頂面76 ,且與框架頂面共面或接近共面。組件底面面向下且與框 ^^底面78共面或接近共面。 於引線接合後,頂蓋層110施加於各帶頂面上且於帶框 架72之承載帶的頂面76上。如此頂蓋層覆於全部多種組 件頂面上。頂蓋層可爲常用作焊罩層的該型聚合物薄片、。 頂蓋層典型上方有黏著劑可黏合至帶及框架頂面。頂蓋 有孔(圖中未顯示)其對正端子88因而保持可接近處:端 子。另外:孔可於施用該層後藉光成像方法或藉雷射;: 方&形成於頂蓋層。但頂蓋層於各黏合窗94上形成—封 ,也密封環繞框架環繞帶邊緣及環繞孔徑8〇邊緣。了^茗 層也有一針頭91延伸貫穿其中且對正框架的針對正孔= 。類似的底蓋層112施用於微電子組件底面,亦即晶片⑺〇 · . —-----^-------—線 (請先閱讀背面之注意事項{ih寫本買) -14-
460988 A7 _____;__ B7 ~___ 五、發明說明(12) 之为面106 ,也施用於組件關聯的帶框架結構之底面78 。底蓋層無孔。如此頂蓋層及底蓋層作爲頂及底密封層。 帶也構成頂密封層之一部分。頂及底密封層連同框架界定 一個包圍微電子組件的封閉空間。 經濟部智慧財產局員工消費合作社印製 前述操作係對無數框架72及其關聯帶順序進行故框架 可逐一處理。如此一系列框架72各自載有一微電子組件 集合及蓋層(如前述)呈現至封裝夾緊裝置。封裝夾緊裝置 係週期性作業。各次作業週期中,一框架與結合的組件、 帶及蓋層呈現給封裝夾緊裝置且由封裝夾緊裝置處理。各 框架置於封裝夾緊裝置内部,同時頂及底夾緊元件2〇及 22彼此刀離。.框架的對正孔75對正底夾緊元件之銷μ及 ,框架置於底夾緊元件上使框架底面78係面向底夾緊 元件。如此底蓋層112接合底夾緊元件之底元件24及襯墊 52。然後頂夾緊元件置於框架上且套住定位銷3〇及向 下則進,故頂元件面26及頂元件襯墊54接合頂蓋層丨1〇 。夾具36(圖2)被作動而壓迫夾緊元件。如此強迫接合襯 墊52及54與蓋層,且擠壓介於夹緊元件間的框架及蓋層 如此輔助維持蓋層與框架的密封接合。當頂夾緊元件向 I朝向底夾緊元件移動時,套於通道56的遠端〇形環58 密封式接合頂蓋層1 10。針對正孔82對正通道56。但因 =對正孔82的直徑相當小,故框架仍然支持頂蓋層於近 端〇形環58接合區。空氣源42尽閥44及牝被作動而導 引壓縮空氣至凹部38,藉此|迫浮動板或底模支持板48 向上牴住底蓋層。如此浮動板壓迫晶片1〇〇向上,使柔軟 -15- 4 6 098 8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(13) 墊98處於壓縮下,藉此確保帶86、端子88及蓋層ι〇〇可 以大致平面構型牴住頂元件面26。 當夾緊裝置彼此接合時,針64呈回縮位置,其梢端位 於66 (圖3)。於夬緊裝置接合且蓋層及框架處於央緊裝置 及襯墊間壓縮下時,利用眞空裝置63及間65對埠口 “施 加眞空。此料口係連通通道56,且經由頂蓋層的孔Μ 連通蓋層中間空間。如此經由針頭形成的孔抽取出蓋層中 間空間的.空氣。此種作用由多孔層亦即由半導體晶片組件 個別柔軟# 98中間空間去除空氣。該方法之變化例中, 可。又置典孔91之頂蓋層。於抽眞空步驟前將針前進至前 進位《。針尖66刺穿遠端〇形環58内部之頂蓋層而形成 孔91的位置,此時抽回針頭並如前述施加抽取眞空。 於該空間被眞空後,針頭再度推進至前進位置,故針尖 66係定位於圖3所示實線位置。孔9ι之直徑略小於針頭 外控’故針係干涉歲合蓋層於孔91。配衆器67(圖〇被作 動而壓迫液體封裝劑通過針頭送出針頭遠端66之外。户 動性封裝劑流動針頭對正孔及流經閘通道84進入蓋層^ 間空間位於框架孔a 8〇内部。封裝劑填補微電子組件間 (空間’也填補各組件之多孔層内部空間。雖然可使用多 種封裝训,但較佳封裝劑爲液體組成可固化成爲介雷彈性 體或,膠。以石夕组合物爲特佳。.較切封裝劑係由密西根 州米得蘭道康寧公司以編號DC_577 ; dc_682〇及 7010出售者。較佳組合物包括固化劑,固化劑可藉暴露於 熱而活化。於未固化條件下,組合物較佳有某種程度的觸 -16- 本纸張尺度適种國(CNS)A4規格X挪公楚) ------裝--------訂---------線 (請先閲讀背面之注意事項1._^寫本頁) 460988 經濟部智慧財產局員工消費合作社印製* A7 五、發明說明(14) 變性。換言之,组合物較佳具有非牛镇與時間相關的流動 特性,因此一旦組合物許可保持短時間未受擾動,則需施 加相當的應力至組合物才能使其再度流動。觸變性質係藉 由添加細分固體填充劑例如矽氧至凝膠組合物提供。典型 約689 KPa或以上更典型約1〇34 Kpa壓力藉配漿器66施 加於封裝劑。此種壓力壓迫封裝劑通過針頭且施加足夠切 變應力至材料而打破觸變性"固定如此當材料被施用時 ,材料可自由流動入蓋層間之空間且自由流入環繞各個 微電子組件。然後解除配漿器施加壓力,針頭退回回縮位 置 66’。 此時施加於浮動板48的偏壓解除,夾緊元件不再被夾 緊而彼此分開,框架由夹緊元件移開。當框架由封裝夾緊 装置移開時,蓋層及框架可約束封裝劑β針頭形成的孔理 論上構成封裝劑滲漏的通道。但因封裝劑的觸變性使其固 定至足夠防止滲漏出孔外的程度。此外,於針頭拔出後蓋 層傾向於彈回且至少部分随著時間而自行密封。若希望額 外確保防止封裝劑滲漏,則針頭留下的孔可以抛棄式插塞 塞住,例如針形聚合物部件或可以一片黏膠帶蓋住。又另 一替代具體例中,針頭留下的針孔可接受密集局部加熱, 例如利用聚焦紅外燈加熱來固化孔内封裝劑而於其餘封 裝劑固化之前暫時性密封針孔。當前述經過封裝的框架被 固化時其他框架係通過前述各步驟包括封裝夾緊裝置處 理。 由封笔夾緊裝置移開後不久,各個框架移入固化烘箱内 裝·----- 訂---— I-線 (請先閱讀背面之注意事項II寫本頁) -17- 460988 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(15) 邵’於此處加熱至足夠固化封裝劑的溫度,典型爲約8〇_ 150 C,且於固化烘箱維持一段足夠固化封裝劑的時間。 典型各框架係於固化烘箱維持約3〇分鐘至12〇分鐘。但因 各框架係由封裝夾緊裝置移開且由封裝夾緊裝置分開後 固化,因此封裝夾緊裝置可於先前已經被封裝的框架正在 接又固化期間用於封裝隨後的框架。此外框架具有相對低 熱量。因此不含封裝夾緊裝置的框架於固化烘箱内達到平 衡的溫度遠比加熱整個封裝夾緊裝置更爲快速。因封裝劑 係約束於蓋層與框架内部,故封裝夾緊裝置可完全不含封 裝劑。如此大減昂貴煩瑣的封裝夾緊裝置清潔工作。 加當各框架已經於固化烘箱維持一段足夠時間後,取出框 架且移到切割步驟。切割步驟中,框架、蓋層及帶被切除 而田下個別單元12〇。典型各單元包括一晶片及帶之關聯 區各區的崎子則連結至晶片。但依晶片及透過帶所做的 互=情況而定’各單元包括二或多個同形或不同形晶片。 各單元提供完整封巾的半導體晶片。單元可安裝於電路板 ,其他基板上而端丨88係黏合至基板的接觸整。底蓋層 可被去除而暴露出晶片的背面獲得較佳料。習知教陆或 其他傳熱裝置可附著於晶片背面。另外底蓋層可留在原位 "I層可留在原位作爲組件頂面的焊罩層。框架及封裝 層郅分於切割過程被切開,所得碎塊122被抛棄。 :數前述結構特徵的组合及變化皆可運用而未幢離本 ==範圍。單純舉例言之,各框架72可設卜或多個 s孔伸展貫穿框架本身的結構介於框架邊緣與框架 ! L !~—1| ί * I i — — —---^ -、.. (請先閱讀背面之注咅?事項寫本頁) /
460988 A7 五、發明說明(16) 孔栓8 0間。透過此等孔施加眞空以及經由此等孔將封裳 劑注入孔徑内部。另外,可刪除針頭對正孔82及問通道 84二如圖6所示,針頭64,可設置成經由蓋層之孔”及帶 之對正孔69位在框架之孔徑8〇内部介於二B比鄰微電子 組件中,位置進入蓋層中間空間。孔67及69可預先形成 於帶端蓋層,該種情況下可使用鈍頭針64。當蓋層預先 形成孔時類似的鈍頭針也可用於圖丨_5之具體例。 如圖7所示,底密封層可包括導熱片或導熱板如金屬板 U2·,其於切割步驟後將連同微電子組件1〇4,留下。組件 之底面亦即晶片100,的背面1〇6,較佳使用導熱模附著黏著 劑例如聚梦氧4氧组合物或金屬填充環氧樹脂(圖中未顯 :):合至導熱密封層112,。黏著劑可於施用蓋層之前施用 W封層上或晶片表面上。又各組件1〇4.包括一環ι〇ι或 ,持結構環繞晶片·。柔軟塾或多孔層州設置於晶片 "介電層或帶86’間’亦設置於環與帶間。如此由封裝劑 形成之介於晶片與介電層間的至私 .1电層間的柔軟層也伸展於環與介電 帶之覆蓋於晶片與環上方::對公片留下關聯的環以及 邵刀K孩邵分愈大可提供貊 卜端=的2間例如料扇出結構或扇進/扇出結構可、 由“剛硬材料切或相或硬質聚合物 性。另外環可合併—或多種電: 其他半導體元件。 %奋态,电阻奋或 如圖8所見,底密封層可爲相對厚層u 用於容納個別晶片。底夯刼麻 灰113 展在封層也可包括切槽115伸展於將 閱
I 員 X 消 印 1 _____-19-
本紙張尺度適用t國國家標準(CNS)M 460988 A7 B7 ^ 17 五、發明說明( 結合各個微電子封裝體之區域間。此種案例中底密封層可 «刀槽切割》切割後,底岔封層之剩餘部分沿晶片邊緣朝 向帶且環繞晶片伸展而作爲保護性封裝體之—部分。此種 辰密封層可由介電聚合物形成。另外此種配置的底密封層 可由金屬材料製成,此種材料具有極高導熱性,故密封層 <其餘部分係作爲金屬"罐",亦即作爲封裝體以及作爲散 熱器。 另一變化例中,底密封層可與框架一體成形。如此底蓋 層可用於模具附著步驟中將晶片維持定位。底密封層可於 組件芜成^前於組件形成過程中施加於微電子組件底面 。同理,若製造過程組件無需由了員面存·取,則了員蓋層或另 一形式的密封層可於製造過程早期階段施用於帶或其他 界定個別組件頂面的元件上。 經濟部智慧財產局員工消費合作社印製 根據本發明之又一具體例之方法中,底密封層212(圖9) 係與框架272整體成形。又帶286除了用於注入及封裝用 的孔291外大致不具滲透性。如此帶286本身即構成完整 的頂密封層。於圖9舉例説明之特殊配置中,形成於帶286 頂面上端子288電連結至金屬結構(圖中未顯示)延伸貫穿 帶至帶底面(圖9之面向下的表面)。此等結構又藉導電元 件如焊珠282連結至晶片280的接點。焊珠可爲習知焊料 物質例如整個由鉛-錫焊料製成.;固體中心焊料珠包括一 層焊料塗層於中心,或同樣讓予.本申請人之國際公告案 WO 97/40958所述該型低熔合金,其揭示内容併述於此以 供參考。當膠帶接合夾緊裝置(圖中未顯示)時晶片黏合至 _ -20- 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公楚) 460988 A7 五、發明說明( 18 經濟部智慧財產局員工消費合作社印製 膠帶,合併底密封層212及框架272可於晶片安裝之後施 用於帶。 底密封層212係伸展於晶片280之背面281(遠離帶286 之該表面),但密封層係與晶片背面隔開。因此當注入封 裝劑時,封裝劑介於背面與密封層間流動。封裝劑注入由 帶或頂密封層286、框架272及底密封層212所界定的封 閉空間後,整個總成一致固化站且以前述方式固化。然後 切割組件,例如沿著底密封層的切槽2丨3鋸開組件。其中 底密封層與晶片背面隔開的配置可用於相當厚的聚合物 底岔封層2 12,如圖9所示,或用於相當薄的底密封層如 圖1-5所示。此種配置可用於希望以封敏劑覆於晶片背面 之形式提供額外保護。 如圖10所見,晶片及帶之方向顚倒,故各晶片背面3 8工 連結至帶3 86表面。各晶片之正面或接點承載面383係遠 離帶。晶片的接點連結至帶上端子3 8 8可利用金屬引線例 如接線3 8 5延伸至金屬通孔3 8 7,金屬通孔又伸展貫穿帶 之端子388。此種配置中帶386係密封連結至框架372〆 故帶構成整個底密封層。前述具體例中,底密封層於附圖 顯示爲面向下。但"頂"及"底"的標示只爲方便指示兩相對 位置與方向用。相對於正常重力參考框架的特定取向並不 重要。但於正常重力參考框架中’底密封層可於頂部或面 向旁側而非位於底部。頂密封層302伸展於晶片頂面383 ,但與頂面隔開。封裝過程中’封裝劑注入孔391内部, 覆蓋晶片的正面也環繞接線3 8 5。 -21 - Κ紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -tfr· _ . — — I!裝.I I (請先閱讀背面之注意事項G寫本頁) 訂· .線.
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五、發明說明(19) 經濟部智慧財產局員工消費合作社印製 圖10舉例説明之特定晶片具有光學活性元件3 μ於其 正面。如用於本揭示内容,"光學活性元件"一詞表示可互 連於光信號與電信號間的晶片部分,例如適合響應光線產 生電L號之光電檢測器,或適合響應電信號而發光的發光 π件例如LED或雷射。晶片之光學活性元件係設置成可檢 測或發射特定波長帶的光。頂密封層3〇2係設置成可透射 此波長帶之光。例如當晶片之光學活性元件排列成可於可 見光波長帶工作時,頂密封層爲對可見光爲透光或半透明 的聚合物。特定舉例説明之頂密封層係對光學活性元件之 波長帶之光爲透明,且包括折射元件3 03呈透鏡形式整體 成形於頂密封層。頂密封層安裝於框架‘上,使折射元件或 透鏡對正晶片之光學活性元件。物件總成可以前述總成之 相同方式藉封裝、固化及切割處理。但使用的封裝劑必須 適合透射前述波長範圍之光。組裝後連同晶片留下的透鏡 或折射元件被切割而使各晶片彼此分開。 如圖11所示,頂密封層402可爲金屬層或其他導熱層。 又底密封層404可爲犧牲層採用PCT國際公告案w〇 9 7/3 9482揭示之類型,其揭示内容併述於此以供參考。端 子4 8 8係形成於層4 〇 4之頂面或内面’亦即面對框架開口 之該層表面。此等端子連結至晶片,例如藉接線或其他利 用撓性引線之方法連結。封裝及固化後’底密封層404如 前述'482號公告案敎示去除,因巧留下端子4 88暴露於所 得封裝半導體晶片單元表面,如圖12所示。晶片4〇〇表面 也暴露於圖11-12之特殊配置。此種提供端子於密封層之 -22- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 裝------—訂--------.線 (請先閱讀背面之注意事項f寫本頁) ^6 098 8 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(20) 面向内該侧的程序可用於其他取向的晶片,可用於提供端 子於頂與底密封層上。 圖13之具體例中,框架包括聚合物第一區段5〇〇具有一 中央凹陷區502,附有口袋5〇4集合整個伸展貫穿框架的 凹陷區。一對通道5〇6順著凹陷區5〇2兩邊伸展。一流動 導向器或檔板508集合由凹陷區5〇2表面凸起,故介於凸 [5 510間有間隙510.連通通道506。孔512延伸貫穿框架 5〇〇於各通道兩端。對正孔514及516也延伸貫穿框架組 件。金屬密封層518設置於框架元件500背面,亦即於框 架元件之與凹陷區502相對面。如圖14最明白顯示,金屬 密封層覆於全部孔徑504上且封閉孔徑。但金屬密封層並 未阻塞孔512或對正孔514及516。輔助框架元件52〇(圖 1 $)於帶522組裝,帶係密封式接合輔助框架元件。類似前 t多、孔層之多孔層525設置於晶片與帶間。以前文討論方 式,半導體晶片524安裝於帶522上且電連結至帶的端子 (圖中未顯示)。然後框架元件彼此組裝,使晶片524卡於 框,元件500之開口 504内部。晶片背面例如藉導熱模具 附著黏著劑而黏合至導熱層518 :框架元件彼此密封式接 s °如此金屬密封層518及帶或密封層5 22構成包圍晶片 524的封閉空間。框架元件係接合於夹緊元件526與528 間。當框架元件如此彼此接合時,封閉空間53〇被抽眞空 然後經由孔5 12注入封裝劑填補。如圖丨8最明白顯示,封 裝劑通過通道506,進入環繞各個微電予組件周圍區域。 封裝劑係由檔板508形成通道且導引。封裝劑滲透入各微 -------------裝.-------訂·--------線 (請先閱讀背面之注意事項G寫本頁) / -23- 460988 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(21) 電子組件的多孔層525内部。於封裝以及固化後,切割組 件,例如沿線532(圖18)切割而獲得多個分開單元。每個 單元合併一晶片524接觸部分金屬層518,以及合併部分 框架元件5 0 0作爲環繞晶片之環。各單元也包括部分帶5 ^ 。進一步變化例中,封裝劑的注入係使用若干孔5 12完成 ,同時其他孔5 12於注入期間保持連通眞空系統。保持連 通眞空系統的孔可設置有孔插塞或其他構造其可通空氣 但會阻斷封裝劑的流動。 二' 前述具體例中,框架爲拋棄式,於封裝及固化後於各單 元的切割期間被切成碎片。其高度優點爲可避免清潔框架 的需求。又框架組件可含括於微電子組件成品。但於另— 變化例中框架可由耐久且可再度使用的材質如金屬製成 。雖然框架於使用後需清潔,但封裝夾緊裝置本身仍然保 護不受封裝劑污染/此種辦法中,框架形成爲相當簡單形 狀而容易清潔。又若框架係由對高溫有抗性的材質製成, 則可藉高溫烘烤足夠將沾黏的封裝劑轉成灰分的溫度清 潔。 則述方法中,封裝劑進入個別組件内部且構成柔軟層的 一邵分。但本發明也可利用於封裝前先個別密封的組件, 故封裝劑係形成外塗層或蓋層於各組件上而無法進入組 件本身内部《此等及其他變化例及前述結構特徵的组合皆 可利用而未悖離如隨附之申請專利範圍界定之本發明之 範圍,前文較佳具體例之説明僅視爲舉例說明之用而非囿 限申請專利之本發明。 24- f纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ·1!!·裝· 11 (請先閱讀背面之注音?事項^j:寫本頁) · -線. 經濟部智慧財產局員工消費合作社印制衣 098 8 A7 __B7 二_ 五、發明說明(22) 產業應用性 本發明可應用於半導體晶片組件之製造。 -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ----:---------裝--------訂---------線 (請先閱讀背面之注意事項寫本頁)

Claims (1)

  1. A8 B8 b修正 f _-5* WK7 4 6 09 8 8 第88106_646號專利申請案 中文申請專利範圍修正本(90车7月谭、- 六、申請專利範圍 Λ 一種封裝複數微電子組件之方法,該組件具有相對頂 面及底面,該方法包含下列步驟: (a) 將該等總成設置於具有頂面及底面之一框架的 開口内部’及設置頂及底密封層以密封式連結至框架 且伸展跨越框架的整個開口,頂及底密封層界定包圍 該寺組件之一封閉空間; (b) 接合框架、密封層及組件於頂及底夾緊元件間; (c) 當框架、密封層及組件係接合於頂及底夾緊元件 間之情況下,將液體封裝劑注入密封層間且圍繞组 件’該密封層及框架容納該液體封裝劑;及 (d) 固化液體封裝劑。 2. 如申請專利範圍第1項之方法,其進一步包含由框架 移開組件之步驟。 3. 如申請專利範圍第2項之方法’其中該框架係於由框 架移開组件後摧敦:。 4. 如中請專利範圍第3項之方法,.其進一步包含於各次 重複時使用一新框架及新組件重複前述步驟。 5. 如申請專利範圍第丨項之方法,其進一步包括下述步 驟’於固化步驟之前由夾緊裝置移開框架、密封^及 組件,密封層及框架於固化步驟期間約束封裝布】 6. 如申請專利範圍第5項之方法,其中 广 ^ 一 " Y邊固化步驟係於 一升面溫度實施.。 7. 如申請專利範圍第6項之方法,其中兮4r_ ^ Y该框架係由一種 材料製成,該材料係選自包括聚合物料 ^ 村、纖維物料及 本紙張尺度適用中國國家標準(CNS ) Α4規旅(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) 、1Τ 經濟部中央標準局:工消費合作社印製 46 098 8 Α8 Β8 C8 D8- 六、申請專利範圍 ' 其組合。 8. 如中請專利範圍第i項之方法,其進—步包含於注入 封裝劑 < 步騾前,將密封層間以及組件周圍空間抽真 空之步驟' 、 9. 如申請專利範圍第8項之方法,其中該注入步驟包括 使中空針頭前進貫穿一密封層之步驟,使針頭與密封 曰門的封閉空間溝通且將封裝劑藉由該中空針頭注入 該封閉空間内部。 10. 如申請專利範圍第9項之方法,其中該抽真空步驟係 經由該孔施加真空進行。 11·如申請專利範園第10項之方法,其中該經由該孔施加 真空的步驟,係藉針頭非位於孔内部之情況下,施加 真空至該夹緊元件其中之一者内的與該孔連通之一通道 進行β 12_如申請專利範圍第11項之方法,其進一步包含下述步 驟’經由擠壓一彈性襯墊環繞介於密封層與該夾緊元 件之一間之該孔而密封夾緊元件其中之一至具有該孔 的密封層。 經濟部中央標率局員工消費合作社印策 13_如申請專利範圍第12項之方法,其中該框架支持具有 該孔之密封層於該札的附近。 14. 如申請專利範圍第η項之方法,其中該前進針頭之步 驟係經由使針頭前進通過該夾緊元件其中之一的該通 道進行。 15. 如申請專利範圍第14項之方法,其中於封裝劑通過該 -2- _____ _______________ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) A8 B8 C8 D8-
    d 6 098 8 中空針頭進入空間内部期間 、、、 '],孩密封層係密封式接合 針頭於該孔。 16. 如申請專利範圍第1項夕 ^ β甘士、、上 ' 万法’其中該等組件具有多 .、於/王入步驟期間滲透入該多 孔區内邵。 17. 如申請專利範園第1項凌士^ . ” <万法’其中該設置組件、框 架及密封層之步驟包括下述步驟,附著複數半導體晶 片至整成形(帶且電連結該等晶片至暴露於該帶 表面上的端子,目而提供複數半導體晶片&件,其各 自包括一或多晶片及與該帶結合之一區。 18. 如申請專利範圍第17項之方法,其中該提供组件、框 架及密封層之步驟進一步包括下述步驟,設置一蓋層 與蔹帶分開’及施加該蓋層於該帶之該表面,因此該 π及該蓋層共同合作構成該密封層。 19_如申請專利範圍第17項之方法,其中該密封層包括該 ▼ ’及其中遠提供组件、框架及密封層之步驟包括將 帶密封至框架之步驟。 20_如申請專利範圍第I?項之方法,其中該附著晶片至帶 之步驟係使該等晶片承載接點之it面面對該帶,而該 帶構成组件的頂面、 21. 如申請專利範圍第20項之方法,其中該提供組件、框 架及密封層之步驟包括施用該底密封層於晶片背面之步 驟。 22. 如申請專利範圍第2〇項之方法,其中該提供教件、拖 -3 本紙張纖用中^ (請先閣讀背面之注意事項再填寫本頁) 訂 狹! 經濟部中央標準局負工消費合作社印製 09 8 B A8 B8 C8 D8· 經濟部中央標準局員工消費合作社印裂 、申請專利範圍 架及密封層之步驟包括施用該底密封層與該等晶片之 背面隔開之步驟,因此於注入封裝劑步驟期間,< 劑將遮蓋該背面。 ^ 23. 如申請專利範圍第17項之方法,其中該附著晶片於 之步騾之進行方式係使該晶片承載接點之正面背離* 而晶片之背面係面向帶,該帶構成該等組件之底面V 而該頂密封層係覆蓋於該等晶片之正面上。 一 ’ 24. 如申請專利範圍第23項之方法,其中該頂密封層係於 該等晶片正面上方隔開,因此於注入封裝劑步驟'期 間’ ^亥封裝劑係流至晶片正面與頂密封層間之空間。 巧如申請專利範圍第23項之方法,其中該等晶片括光 學活性元件用以與一波長帶之光交.互作用,及其中該 頂检封層係對此波長帶之光為可穿透,該方法進一步 包含由框架移開組件使部分頂密封層留在组件之步 驟。 26. 如申請專利範圍第25項之方法,其中該頂密層包括折 射元件用以折射於該波長帶之光。 27. 如申請專利範圍第23項之方法,其中該頂密封層為可 導熱’該方法進一步包含由該框架移開組件而使部分 頂密封層保留於組件之步驟。 28. 如申請專利範圍第17項之方法,其中該等附接晶片以 及電連結晶片之步騾係於該帶安裝於框架之情況下造 行。 29. 如申請專利範圍第2S項之方法,其進—步包含設置多 -4- 本紙張Α度適用中國國家揉準(CNS ) Α4規格(210Χ297公嫠) (請先閲讀背面之注意事項再填寫本頁) 訂 d 098 8 A8 B8 — C8 D8-' 六、申請專利範圍 經濟部中央標準局員工消費合作社印裝 孔結構於該等晶片與該帶間,而於注入步驟期間 封裝劑可填補該等多孔結構之步驟。 3〇.如申請專利範圍第29項之方法,其, t _ a ^ 井甲该设置多孔結構 之步驟包括,當帶安裝於框架之情 ^ 該帶之步驟。 d 兄下施加菜軟塾於 3L如申請專利範圍第28項之方法,其中該帶有開口, 電連結該等晶片至該等端子之步驟包括經由該等開口 進行’而頂密封層係密封該等開口。 开 32. 如申請專利_ i項之方法’其中該設置組 架及密封層之步驟包括下述步驟,附著複數半導體θ 片於一底密封層,其具有複數垂直伸展壁形成 中:並界定口袋’使該等晶片係落於口袋内,於製程 完成後孩等壁至少部分係環繞每一晶片,故該等辟。 作為晶片的保護性封裝體。 可 33. 如申請專利範圍第1項之方法,其中該接合框架、一 封層及組件介於夾緊裝置之頂元.件與底元件間之步$ 包括下述步騾,擠聲一彈性頂觀墊介於夾 ‘、 、'^·夏_ 了g 元件與頂密封層覆於框架上之部分間,以及擠壓―广、 性底襯墊介於夾緊裝置之底元件與底密封層^ 彈 架上之部分間。 "'^ 34. 如申請專利範圍第1項之方法,其進一步八 〜 / U δ卜逃步 驟’壓迫該等元件其中之一上的一片浮動板朝向該等 元件之另一者,使組件及密封層之位於框架孔徑^二 且覆於组件上方區域被擠壓介於該浮動板與該等元j牛 該 (請先閱讀背面之注意事項再填寫本頁) 訂 锊 -5- 本紙張尺度適用中國國家揉準(匚阳)厶4^格(2〗0><297公|) 4 經濟部中央標準局員工消費合作社印装 6 098 8 as B8 - C8 — ____ D8: 六、申請專利範圍 之另—者間。 35_如中請專利範園第34項之方法,其中該壓.迫浮動板朝 向7G件之另一者之步騾,係於注入封裝劑之步驟期間進 行。 36·如申請專利範園第1項之方法,其中該密封層係由金 屬材料製成,且其中該金屬密封層部分於處理完成後 保持附著於组件,故該部分密封層可作為组件成品的 傳熱元件。 37. 一種製造複數半導體晶片組件之方法,包含下列步驟: (a) 附著複數半導體晶片至一整體成形帶之底面,以 及電連結該寺結晶片至暴露於帶.頂面之端子,同時該· 帶係固定於框架上因而提供複數半導體晶片組件,其 各自包括一或多個晶片及與結合之帶之—區,晶片係 設置於由該框架包圍之孔徑内; (b) 施用一頂密封層於該帶之該頂面上及於框架之 —頂面上; 0)施用一底密封層於該等晶片之遠離該帶之底面 上以及於該框架之一底面上; (d) 將一液體封裝劑注入包圍該等晶片而使封裝劑 接觸晶片及帶;及 (e) 固化該封裝劑,框架及声封層於固化步驟期間約 束該封裝劑而防止該封裝劑接觸晶片之底面及帶之頂面。 38. 如申請專利範圍第37項之方法,其進一步包含於注入 步騾前將孩等晶片周圍介於密封層間的空間抽真空之步 本紙張尺度適用中國國家標準(CNS ) A4規格公釐) 广錆先開讀背面之注意事項鼻填寫本萸) 訂 460988 A8 B8 ' C8 D8( 六、申請專利範圍 騾。 39. —種封裝框架,包4 — 一 Q 結構體具有頂面及.底面,及〜 孔徑伸展員穿結構體由該頂面至該底面,該結構體進 步界疋-針頭對正孔由該頂面伸展入結構體内部, 及一閘通道伸展介於針孔與孔徑間。 4〇_如申請專利範圍第39項之封裝框架,其中該閘通道係 對頂面開口。 41.如申清專利範圍第39項之封裝框架,其中該結構體係 由選自聚合物材料、纖維材料及其組合中之任,種材 料製成。 42·如申請專利範圍第41項之封裝框架,其中該結構體係 由選自紙及酚系樹脂中之任一種材料 43.—種封裝夾緊裝置,包含: (a) —頂夾緊兀件,具有一頂元件面,一通道開口於 該頂元件面’及一真空連結與該通道連通; (b) —中空針頭,具有一遠尖端滑動式安裝於通道内 用於介於回縮位置,其中該遠尖端係於通道内部與前 經濟部中央標準局員工消費合作社印«. (詩先閎讀背面之注$項再填寫本頁) -訂 進位置,其中該遠尖端係凸起超出頂元件面之二位置 間移動;. (0 —封裝劑配漿器連結至該中空針頭; (d) —底夹緊兀件,具有一亭元件面係面對該頂元件 面;及 " (e) —夾具可接合夾緊元件,該夹具係設置成可壓迫 夹緊元件朝向彼此。 -7- ABCD 460988 六、申請專利範圍 44_如申請專利範園第4 3項之夾緊裝置,其進一步包含一 遠端0形環安裝於該頂央緊元件且套住該通道於頂元件 面。 45.如申請專利範圍第43項之夾緊裝置,其進—步包含一 近端0形環安裝於頂夹緊元件,且套住通道之遠離頂 元件面该端,真空連結係與介於二〇形環間的通道連 通。 46·如申請專利範圍第43項之夾緊裝置,其中該遠端Ο形 環係由頂元件面凸起,因此遠端〇形環將密封式接合 接合介於該等元件間之一密封層及框架總成。 47. 如申請專利範圍第43項之夾緊裝置,其中該夾緊元件 …有可交互接合之結構特徵用於定位夹緊元件相對於 彼此於水平方向平行該等表面。 48. 如申請專利範圍第47項之夾緊裝置,其中至少一夾緊 疋件具有定位元件由元件表面上凸起用於當框架接合 於夹緊元件間時,接合該框架而將該框架定位於水平 方向。 49_ 一種封裝夾緊裝置,包含: 0) —頂夾緊元件,具有一頂元件面; (b) —底夾緊元件,具有一中區及一周邊區環繞該中 區,該周邊區具有底元件面係面對該頂元件面,底夹 緊元件界定一凹部於該中區且朝向底元件面開口; (c) 一浮動板安裝於該扈夹緊元件之四部用於相對 於底夾緊元件上下運動; 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) 、iT. 經濟部中央標準局員工消費合作社印装 460988 A8 B8 -C8 D8-' 六、申請專利範圍 (d) —夹具可接合夾緊元件,該夾具係設置成將夾緊 元件朝向彼此壓迫,藉此夾緊元件可接合一框架承載 微電子組件於一孔徑且對正底板中區以及對正浮動板; 以及 (e) 向上朝向頂夾緊元件偏轉浮動板之裝置,因而接 合微電子元件於孔徑内部且向上壓迫微電子組件成為 接合頂板。 50.如申請專利範圍第49項之夾緊裝置,其中該偏轉裝置 包括一流體加壓連結與該凹部連通。 51_如申請專利範圍第5〇項之夾緊裝置,其進一步包含一 封裝劑配漿器。 . 52. —種封裝系統,包含: (a) 複數框架,各自有一頂面、一底面及一孔徑伸展 於頂面與底面間;及 (b) —夾緊裝置包括頂夾緊元件及底夾緊元件,一夾 具設置成壓迫二夾緊元件朝向彼此,及一封裝劑配漿 器’該頂及底夾緊元件用以順序逐一接合框架介於其 間,該封裝劑配漿器係設置成當框架係被接合於二夾 緊元件間時可將封裝劑注入各框架孔徑内部。 53·如申請專利範圍第5 2項之封裝系統,其進一步包含一 固化站與夹緊裝置分開,用於注入封裝劑之後夾持該 等框架。 54.如申請專利範圍第52項之封裝系統,其中該夾緊裝置 包括一真空系統,用於於框架填補以封裝劑之前施加 -9 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 Μ V· 經濟部中央榇隼局員工消費合作社印裝 460988 Α8 Β8 C8 D8. 經濟部中央標準局員工消費合作社印製 々、申請專利範圍 真空於接合於二夾緊元件間的各框架孔彳呈。 55. —種用於製造密封微電子組件之半成品物件,包括: (a) —框架其具有頂面及底面,及—孔徑延伸介於二 表面間; (b) 頂及底密封層密封式連結該框架,該頂及底密封 層及該框架共同合作界定一封閉空.間;及 (〇複數微電子組件設置於該封閉空間内。 56·如申請專利範圍第55項之半成品物件,其中該等密封 層之一包括一整體成形之帶,各該微電子組件包括該 帶之一區。 S7.如申請專利範園第55項之半成品.物件,其中該框架係 由選自聚合物料、纖維材料及其组合中之任一種材料 製成。 58_如申請專利範圍第55項之半成品物件,其進一步包含 未固化之封裝劑,該等密封層及該框架共同合作約^ 該封裝劑。 (請先閲讀背面之注意事項再填寫本頁)
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JP (2) JP4567189B2 (zh)
KR (1) KR100602462B1 (zh)
TW (1) TW460988B (zh)
WO (1) WO1999056316A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI620480B (zh) * 2014-10-01 2018-04-01 蘋果公司 同時獨立地控制之雙側印刷電路板模製技術
TWI693145B (zh) * 2016-11-02 2020-05-11 新加坡商先進科技新加坡有限公司 包括可壓縮結構的成型裝置

Families Citing this family (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP3653417B2 (ja) * 1999-06-09 2005-05-25 株式会社日立製作所 マルチチップモジュールの封止構造
JP3417879B2 (ja) * 1999-07-05 2003-06-16 沖電気工業株式会社 モールド金型
US6580159B1 (en) 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
US6602740B1 (en) * 1999-11-24 2003-08-05 Tessera, Inc. Encapsulation of microelectronic assemblies
US6644238B2 (en) 2000-01-28 2003-11-11 Speedline Technologies, Inc. Conveyorized vacuum injection system
US6444035B1 (en) 2000-01-28 2002-09-03 Speedline Technologies, Inc. Conveyorized vacuum injection system
US7205578B2 (en) * 2000-02-15 2007-04-17 Osram Gmbh Semiconductor component which emits radiation, and method for producing the same
DE10006738C2 (de) * 2000-02-15 2002-01-17 Osram Opto Semiconductors Gmbh Lichtemittierendes Bauelement mit verbesserter Lichtauskopplung und Verfahren zu seiner Herstellung
KR100559664B1 (ko) * 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
DE20111659U1 (de) * 2000-05-23 2001-12-13 OSRAM Opto Semiconductors GmbH & Co. oHG, 93049 Regensburg Bauelement für die Optoelektronik
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6706553B2 (en) 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
US7498196B2 (en) 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
US6601753B2 (en) * 2001-05-17 2003-08-05 Visteon Global Technologies, Inc. Void-free die attachment method with low melting metal
DE10133151B4 (de) * 2001-07-07 2004-07-29 Robert Bosch Gmbh Bauteil mit einem Gehäuse umgebenen Bauelement und Vorrichtung und Verfahren, die bei seiner Herstellung einsetzbar sind
US6555486B2 (en) * 2001-07-12 2003-04-29 Cool Shield, Inc. Thermally conductive silk-screenable interface material
US6608391B1 (en) * 2001-12-19 2003-08-19 Orient Semiconductor Electronics Limited Preparation method of underfill for flip chip package and the device
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
US7723162B2 (en) * 2002-03-22 2010-05-25 White Electronic Designs Corporation Method for producing shock and tamper resistant microelectronic devices
US6984545B2 (en) 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6847099B1 (en) 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
US6815254B2 (en) * 2003-03-10 2004-11-09 Freescale Semiconductor, Inc. Semiconductor package with multiple sides having package contacts
FR2856517B1 (fr) * 2003-06-17 2005-09-23 St Microelectronics Sa Procede de fabrication de composant semi-conducteur et composant semi-conducteur
US7915085B2 (en) * 2003-09-18 2011-03-29 Cree, Inc. Molded chip fabrication method
US7087465B2 (en) * 2003-12-15 2006-08-08 Philips Lumileds Lighting Company, Llc Method of packaging a semiconductor light emitting device
KR100572207B1 (ko) 2003-12-18 2006-04-19 주식회사 디지탈바이오테크놀러지 플라스틱 마이크로 칩의 접합 방법
US6970360B2 (en) * 2004-03-18 2005-11-29 International Business Machines Corporation Tamper-proof enclosure for a circuit card
US7153462B2 (en) * 2004-04-23 2006-12-26 Vishay Infrared Components, Inc. Injection casting system for encapsulating semiconductor devices and method of use
US20050242425A1 (en) * 2004-04-30 2005-11-03 Leal George R Semiconductor device with a protected active die region and method therefor
US7217583B2 (en) * 2004-09-21 2007-05-15 Cree, Inc. Methods of coating semiconductor light emitting elements by evaporating solvent from a suspension
JP5592055B2 (ja) 2004-11-03 2014-09-17 テッセラ,インコーポレイテッド 積層パッケージングの改良
US7288847B2 (en) * 2005-01-25 2007-10-30 Medtronic, Inc. Assembly including a circuit and an encapsulation frame, and method of making the same
US7160798B2 (en) * 2005-02-24 2007-01-09 Freescale Semiconductor, Inc. Method of making reinforced semiconductor package
JP4588506B2 (ja) * 2005-03-25 2010-12-01 大日本印刷株式会社 塗布液の塗布装置および塗布方法
US20070096345A1 (en) * 2005-11-03 2007-05-03 Vishay Vitramon Inc. Frame packaged array electronic component
EP1963743B1 (en) 2005-12-21 2016-09-07 Cree, Inc. Lighting device
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8969908B2 (en) 2006-04-04 2015-03-03 Cree, Inc. Uniform emission LED package
US7943952B2 (en) * 2006-07-31 2011-05-17 Cree, Inc. Method of uniform phosphor chip coating and LED package fabricated using method
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US10295147B2 (en) 2006-11-09 2019-05-21 Cree, Inc. LED array and method for fabricating same
US9024349B2 (en) 2007-01-22 2015-05-05 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
US8232564B2 (en) * 2007-01-22 2012-07-31 Cree, Inc. Wafer level phosphor coating technique for warm light emitting diodes
US9159888B2 (en) 2007-01-22 2015-10-13 Cree, Inc. Wafer level phosphor coating method and devices fabricated utilizing method
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
US7776746B2 (en) * 2007-02-28 2010-08-17 Alpha And Omega Semiconductor Incorporated Method and apparatus for ultra thin wafer backside processing
US20080251908A1 (en) * 2007-04-11 2008-10-16 Advanced Chip Engineering Technology Inc. Semiconductor device package having multi-chips with side-by-side configuration and method of the same
US20080265402A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Rework process and method for lead-free capped multi-core modules with organic substrates
US10505083B2 (en) 2007-07-11 2019-12-10 Cree, Inc. Coating method utilizing phosphor containment structure and devices fabricated using same
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US8167674B2 (en) * 2007-12-14 2012-05-01 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US9041285B2 (en) 2007-12-14 2015-05-26 Cree, Inc. Phosphor distribution in LED lamps using centrifugal force
US8878219B2 (en) * 2008-01-11 2014-11-04 Cree, Inc. Flip-chip phosphor coating method and devices fabricated utilizing method
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
CN101241874B (zh) * 2008-02-21 2010-09-15 日月光半导体制造股份有限公司 封装设备及其基板载具
US8637883B2 (en) 2008-03-19 2014-01-28 Cree, Inc. Low index spacer layer in LED devices
US8240875B2 (en) 2008-06-25 2012-08-14 Cree, Inc. Solid state linear array modules for general illumination
US7971347B2 (en) * 2008-06-27 2011-07-05 Intel Corporation Method of interconnecting workpieces
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
JP2011100718A (ja) * 2009-10-05 2011-05-19 Yazaki Corp コネクタ
US8639373B2 (en) * 2009-10-14 2014-01-28 Stmicroelectronics, Inc. Modular low stress package technology
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US10546846B2 (en) 2010-07-23 2020-01-28 Cree, Inc. Light transmission control for masking appearance of solid state light sources
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US9088226B2 (en) 2010-10-19 2015-07-21 Electronics Motion Systems Holding Limited Power module for converting DC to AC
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US9166126B2 (en) 2011-01-31 2015-10-20 Cree, Inc. Conformally coated light emitting devices and methods for providing the same
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9140376B2 (en) 2011-05-13 2015-09-22 Siemens Healthcare Diagnostics Inc. Rotary shear valve with three-point stator seating
DE102011112476A1 (de) * 2011-09-05 2013-03-07 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
US8866278B1 (en) 2011-10-10 2014-10-21 Amkor Technology, Inc. Semiconductor device with increased I/O configuration
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
CN104022145B (zh) * 2014-06-23 2017-01-25 深圳市华星光电技术有限公司 基板的封装方法及封装结构
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9683278B2 (en) * 2015-06-08 2017-06-20 Infineon Technologies Ag Diffusion solder bonding using solder preforms
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
DE102017131110A1 (de) * 2017-12-22 2019-06-27 Osram Opto Semiconductors Gmbh Verfahren zum einbetten von optoelektronischen bauelementen in eine schicht
DE102019132314B4 (de) * 2019-11-28 2022-03-03 Infineon Technologies Ag Package mit Einkapselung unter Kompressionsbelastung
KR102484243B1 (ko) * 2020-11-06 2023-01-04 양해춘 정밀 간격 배치용 포켓을 구비한 반도체 패키지의 마운팅 테이블 및 이 마운팅 테이블을 구비한 반도체 패키지 마운팅 시스템
CN116583473B (zh) 2020-12-10 2024-05-24 鲍勃斯脱梅克斯股份有限公司 定位装置、定位组件、包括所述组件的片材材料加工机
CN116253577B (zh) * 2023-03-10 2024-03-29 合肥圣达电子科技实业有限公司 一种量子计算用陶瓷外壳及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5681957A (en) * 1979-12-07 1981-07-04 Hitachi Ltd Semiconductor package using thermoplastic resin and manufacture thereof
JPS60193365A (ja) * 1984-03-15 1985-10-01 Nec Corp リ−ドフレ−ム
JPS622592A (ja) * 1985-06-28 1987-01-08 株式会社東芝 平滑型回路モジユ−ルの製造方法
JPS62244139A (ja) * 1986-04-17 1987-10-24 Citizen Watch Co Ltd 樹脂封止型ピングリツドアレイ及びその製造方法
US4890383A (en) 1988-01-15 1990-01-02 Simens Corporate Research & Support, Inc. Method for producing displays and modular components
JPH0225057A (ja) 1988-07-13 1990-01-26 Mitsubishi Electric Corp 半導体装置の製造方法
GB8911607D0 (en) * 1989-05-19 1989-07-05 Emi Plc Thorn A method of encapsulation for electronic devices and devices so encapsulated
JPH03108745A (ja) * 1989-09-22 1991-05-08 Seiko Epson Corp 半導体装置
US4996170A (en) 1990-07-30 1991-02-26 Motorola, Inc. Molding process for encapsulating semiconductor devices using a thixotropic compound
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JPH04312965A (ja) * 1991-03-29 1992-11-04 Mitsubishi Electric Corp メモリic
US5158912A (en) * 1991-04-09 1992-10-27 Digital Equipment Corporation Integral heatsink semiconductor package
US5258650A (en) 1991-08-26 1993-11-02 Motorola, Inc. Semiconductor device having encapsulation comprising of a thixotropic fluorosiloxane material
US5349234A (en) 1992-05-29 1994-09-20 Eastman Kodak Company Package and method for assembly of infra-red imaging devices
US5468994A (en) 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5369056A (en) 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5798286A (en) * 1995-09-22 1998-08-25 Tessera, Inc. Connecting multiple microelectronic elements with lead deformation
US5554821A (en) * 1994-07-15 1996-09-10 National Semiconductor Corporation Removable computer peripheral cards having a solid one-piece housing
US5659952A (en) 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
US5607882A (en) * 1994-12-20 1997-03-04 Lucent Technologies Inc. Multi-component electronic devices and methods for making them
US5766987A (en) * 1995-09-22 1998-06-16 Tessera, Inc. Microelectronic encapsulation methods and equipment
US5765692A (en) * 1995-11-13 1998-06-16 Minnesota Mining And Manufacturing Company Carrier tape with adhesive and protective walls
US5700723A (en) * 1996-05-15 1997-12-23 Lsi Logic Corporation Method of packaging an integrated circuit
KR100251859B1 (ko) * 1997-01-28 2000-04-15 마이클 디. 오브라이언 가요성 회로 기판 스트립을 이용하여 제조되는 볼그리드 어레이반도체 패키지의 싱귤레이션 방법
US5923959A (en) * 1997-07-23 1999-07-13 Micron Technology, Inc. Ball grid array (BGA) encapsulation mold

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI620480B (zh) * 2014-10-01 2018-04-01 蘋果公司 同時獨立地控制之雙側印刷電路板模製技術
TWI693145B (zh) * 2016-11-02 2020-05-11 新加坡商先進科技新加坡有限公司 包括可壓縮結構的成型裝置

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