TW440973B - Bump tape carrier and producing method therefor - Google Patents

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TW440973B
TW440973B TW087116623A TW87116623A TW440973B TW 440973 B TW440973 B TW 440973B TW 087116623 A TW087116623 A TW 087116623A TW 87116623 A TW87116623 A TW 87116623A TW 440973 B TW440973 B TW 440973B
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metal
tape carrier
pattern
semiconductor wafer
bumps
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TW087116623A
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Toshiaki Amano
Toshiaki Asada
Masakazu Hamada
Original Assignee
Furukawa Electric Co Ltd
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    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Description

440973 Η" 五、發明説明< ) (發明之背景) 本發明有關於附有隆起接點的捲帶載體及其製造方法 ,及在附有隆起接點之捲帶載體上實裝了半導體晶片之半 導體裝置之製造方法。 隨應於電子機器之小型化、輕量化、高速化、高機能 化*半導體組裝體已有開發出種種之形態。在此種半導體 組裝體技術中,爲了兩立由半導體晶片之高積體化之多梢 腳之要求,及裝置及小型化,而已有介著焊錫隆起接點在 絕緣薄片上所形成之金屬圖樣上接合半導體晶片之,所謂 杳由捲帶載體方式之組裝體技術之開發。 經濟部中央標準局貝工消费合作钍印聚 (#先聞讳背面之注意事項馮蜞寫本頁) 此種捲帶載體方式之組裝體技術(封裝技術)之方式 之一例有,日本專利公報特開平8 — 646 36號所揭示 者·>此封裝技術中,乃如圖1所示,在聚醯亞胺捲帶1上 ,形成有金屬層2。在此金屬層2形成有焊錫隆起接點3 此焊錫隆起接點3,及對應於焊錫隆起接點3地形成於 電子機器(半導體晶片)4之一主面上之金屬墊6係熱的 予以接合。如此地實裝了電子機器4之捲帶載體即此後切 斷成每一個單元組。 由於此捲帶載體方式係,使用了薄且透明之聚醯亞胺 捲帶,所對於熱循環中施加於焊錫接合部之應力得於緩和 ,又具有由背面可以觀察焊錫隆起接點之利點。 惟通常焊錫隆起接點乃藉由膏狀焊錫印刷或轉印焊錫 球之方法所形成,惟此種方法時如圖1所示焊錫隆起接點 將熔融,軟焊接於導體電路上,因此由作用於液態焊錫之 本纸張尺度適用中國國家標準(CNS ) Α4規格(2Ι0Χ29?公釐) 4 4 0 9 7 3 Λ" 五、發明説明2 ) 表面張力而焊錫隆起接點3不得不成爲球狀《而球狀之隆 起接點時,焊錫隆起接點與焊錫隆起接點間之節距變小, 而焊錫隆起接點間之距離變短時,如載置半導體晶片時有 形成焊錫架橋之問題。 例如1 0 Oem節距(墊寬5 0//m/間隙5 0从m )之焊錫隆起接點之連接中,將焊錫隆起接點之接合高度 設定爲5 Ο Am時,實質的焊錫隆起接點之直徑乃7 0 jtz m,所以各焊錫隆起接點間之間隙即成爲3 0 jum。 如上所述,球狀之焊錫隆起接點時,有焊錫隆起接點 間之距離會變狹時,當載置半導體晶片時會形成焊錫架橋 之問題。 又也會發生底墊樹脂之塡充不足等困難。 經濟部中央標準局員工消费合作社印製 (邻先閱讀背兩之注意事邛再磧寫本頁) 又欲接合捲帶載體之焊錫隆起接點與半導體晶片之金 .屬墊時,以·通常之方法對於捲帶載體側塗佈焊劑時,焊劑 會覆蓋到焊錫隆起接點以外之導體圓樣上,熔融時焊錫乃 流出至導體圖樣上,該結果,隆起接點之高度變低,很難 維持半導體晶片與捲帶載體間之間隙。又焊錫成爲球狀, 被彤成上述之架橋現象。 又爲了假固定半導體晶片之目的,使用固形份之量多 之黏度高之焊劑時,在半導體晶片與捲帶載體之間產生焊 劑殘渣,在後.過程中須要洗淨它。 (發明之槪說) 本發明之目的係提供一種,.當欲載置半導體晶片時f 本紙張尺度適用中國國家標準< CNS > Α4規格U10X297公釐) 經濟部中央標隼局貝工消资合作社印製 440973 Λ7 五、發明説明3() 雖然焊錫隆起接點之節距變小之下,仍然在半導體隆起接 點間不會形成架橋現象之附有隆起接點之捲帶載體。 本發明之其他目的乃提供上述之附有隆起接點之捲帶 載體之製造方法。 本發明之再一其他目的乃,當對於附有隆起接點之捲 帶載體載置半導體晶片時,在隆起接點熔融時,構成隆起 接點之金屬之流至導體圖樣上’由而,以正確之定位之狀 態地,令捲帶載體之金屬隆起接點與半導體晶片之金屬墊 得於接合之,·連接可靠性很高之半導體裝置之製造方法。 依本發明之第1態樣時可以提供:一種附有隆起接點 的捲帶載體,主要乃將半導體晶片載置於電路基板之用之 附有隆起接點之捲帶載體,其特徵爲: 具備有:絕緣薄片,及形成於該絕緣薄片上之導體圖 樣,及形成於該導體圖樣上之半導體晶片連接用金屬隆起 接點,上述金屬隆起接點係具有對於上述導體圖_面而具 有實質成垂直之側面之柱狀體所構成者。 .依本發明之第2態樣時可以提供:一種附有隆起接點 之捲帶載體之製造方法,具有: 於由絕緣薄片及金屣箔所成之疊層體之金屬箔上,形 成第1之感光性樹脂層之過程:將上述第1之感光性樹脂 層予以圖樣形成,以資形成電路形成用之第1樹脂圖樣之 過程:施予第1電鍍,而對於由上述第1樹脂圖樣露出之 上述金屬箔上形成金屬圖樣之過程;去除上述第1樹脂圖 樣,而對於包含上述金屬圖樣之全面形成第2感光性樹脂 本紙張尺度適用中國國家榡準(CNS ) A4現格< 210X297公兹) (請先閱讀背面之注意事項再4¾本頁) ,ιτ -6- 經濟部中央標準局Κ工消合作社印製 440973 Λ' _____»> _ 五、發明説明4 ) 層之過程:將上述第2感光性樹脂層予以彤成圖樣,以資 形成只露出金屬隆起接點形成部地形成第2樹脂圖樣之過 程;施予第2電鍍,以資於由上述第2樹脂圖樣所露出之 上述金屬圖樣上形成金屬隆起接點之過程;去除上述第2 樹脂圖樣之過程;以及以上述金屬圖樣爲屏蔽罩,選擇地 去除上述金屬箔,以資形成上述金屬箔圖樣之過程:而構 成爲其特徵者。 依本發明之第3態樣時可提洪:一種附有隆起接點之捲 帶載體之製造方法,具備有: 對於由絕緣薄片與金屬箔所成之疊層體之金屬箔上形 成第1感光性樹脂層之過程;將該第1感光性樹脂層予以 圖樣形成,以資形成只有金屬隆起接點形成部露出地形成 第1樹脂圖樣之過程:施予電鍍由而對於由上述第1樹脂 圖樣露出之上述金屬箔上形成金屬隆起接點之過程;去除 上述第1樹脂圖樣,對於包含上述金屬隆起接點之全面以 電著法形成第2感光性樹脂層之過程:將上述第2之感光 性樹脂層予以圖樣形成以資形成電路形成用之第2樹脂圖 樣之過程;使用上述第2樹脂圖樣爲遮蔽罩以資選擇的去 除上述金屬箔形成金屬箔圖樣之過程,而構成爲其特徵者 依本發明之第4態樣可提供:一種半導體裝置之製造 方法,主要乃,備有絕緣薄片,及形成在此絕緣薄片上之 導體圖樣,及形成於該導體圖樣上之半導體晶片連接用金 屬隆起接點,而上述金屬隆起接點係由備有對於上述導體 本紙張尺度適用中國國家摞準(CNS ) 格(210Χ297公釐) (許先閱讀背*之注意事項再填ί?5本頁) 訂 經濟部中央標準局員工消費合作社印装 440973 五、發明説明s() 圖樣面上實質的垂直之側面之柱狀體而成之附有隆起接點 之捲帶載體上,接合半導體晶片而成之半導體裝置之製造 .方法中,其特徵爲具備: 於上述半導體晶片之電極面或上述金屬隆起接點之頂 部塗佈焊劑之過程;以上述半導體晶片之電極之能對應於 上述捲帶載體之金屬隆起接點地將上述半導體晶片與上述 捲帶載體予以定位之過程;以固著材來固著,上述半導體 晶片與上述捲帶載體之過程;以及予以加熱,以資熔融上 述捲帶載體之金屬隆起接點以資連接上述半導體晶片之電 極與上述捲帶載體之金屬隆起接點之過程而構成者。 依本發明之第5態樣,可提供:一種半導體裝置之製 造方法,主要乃,備有絕緣薄片,及形成在此絕緣薄片上 之導體圖樣,及形成於該導體圖樣上之半導體晶片連接用 金屬隆起接點,而上述金屬隆起接點係由備有對於上述導 體圖樣面上實質的垂直之側面之柱狀體而成之附有隆起接 點之捲帶載體上,接合半導體晶片而成之半導體裝置之製 造方法中,其特.徵爲,具備: 於上述半導體晶片之電極面或上述金屬隆起接點之頂 部塗佈焊劑之過程;以上述半導體晶片之電極之能對應於 上述捲帶載體之金屬隆起接點地,將上述半導體晶片與上 述捲帶載體予以定位之過程;以及以加熱工具加熱,上述 半導體晶片之設置上述電極之面之相反側之面,由而使上 述捲帶載體之金屬隆起接點熔融,以資連接上述半導體晶 片之電極與上述捲帶載體之金屬隆起接點之過程;而構成 本紙張尺度適用中國國家標準(CNS ) A4#兄格(210X297公釐) <诗先聞讀背面之注意事項再读巧本頁) 裝. -8 - 4 40 9 7 3 ΙΓ 經濟部中央標準局貝工消费合作社印裝 五 、發明説明e{ ) 1 I 者 0 1 1 | 發 明 之 詳 細 之說 明 1 1 1 有 關 於 本發 明 之 第 1 態 樣 之 附 有 隆 起 接 點 的 捲 帶 載 體 先 閱 1 I 1 I 乃 主 要 乃 將半 導 體 tux. 晶 片 載 置 於 電 路 基 板 之 用 之 附 有 隆 起 背 1 | 接 點 之 捲 帶 載體 9 其特彳 戳 善 ; 之 ••主 ί 1 1 具 備有 :絕 緣 薄 片 及 形 成 於 該 絕 緣 薄 片 上 之 導 體 圖 亨 再 1 1 Λ 樣 9 及 形 成 於該 導 體 圖 樣 上 之 半 導 體 晶 片 連 接 用 金 羼 隆 起 % 本 ) 裝 接 點 > 上 述 金屬 隆 起 接 點 係 具 有 對 於 上 述 導 體 圖 樣 面 而 具 頁 ! 1 有 實 質 成 垂 直之 側 面 之柱狀體所構成者 1 | 上 述 之 附有 隆 起 接 點 的 捲 帶 載 體 中 9 上 述 導 體 圖 樣 係 1 I 備 有 與 電 路 基板 連 接 用 之 接 點 柱 在 上 述 接 點 柱 之 下 側 之 \ 訂 | 上 述 絕 緣 薄 片上 可 以 開 設 較 導 體 圖 樣 之 接 點 柱 較 小 直 徑 之 1 1 孔 Ο 1 1 以 電 鍍 而對 於 露 出 於 此 孔 內 之 金 屬 箔 上 形 成 金 屬 層 做 1 1 爲 接 合 用 電 極。 而 介 著 此 接 合 用 電 極 得 與 捲 帶 體 及 電 路 } 、、·Ά I 基 板 實 施 連 接。 該 金 屬 層 可 使 用 C U N i S η S η - 1 1 I 合金 ( 焊 錫 )等 〇 1 1 構 成 上 述金 屬 隆 起 接 點 之 材 料 可 舉 出 S η S η 金 1 1 ( 焊 錫 ) 等 ,特 別 是j 淳錫最適宜 0 I 金 屬 隆 起接 點 及 接 合 用 金 屬 層 均 可 採 用 具 有 多 層 構 造 i 1 者 〇 此 時 金 屬隆 起 接 點 及 接 合 用 金 屬 層 乃 可 採 用 備 有 多 層 1 1 I 構 0 此 時 金屬 隆 起 接 點 及 接 合 用 金 屬 可 做 成 包 括 由 焊 錫 1 所 成 之 最 上 層, 及 具 有 較 焊 錫 爲 高 之 融 點 之 金 屬 9 例 如 由 1 1 適 度 尺 紙 本 準 梯 家
公 7 9 2 X 440973 Λ" B*7 五、發明説明;()
Cu,Ni所成之下層》 如上所述地被構成之本發明之附有隆起接點之捲帶載 體中,該金屬隆起接點乃由備有對於導體圖樣面實質的垂 .直之側面之挂狀體所構成,所以不會如習用之球狀之焊錫 隆起接點一般,當載置半導體晶片之際,會有形成焊錫之 架橋現象,又底墊樹脂之塡充也可以容易實施。 依本發明之第2態樣之附有隆起接點之捲帶載體之製 造方法,乃具有: 經濟部中央標率局負工消费合作社印製 (邻先閱讀背面之注意事項4靖寫本頁) 於由絕緣薄片及金屬箔所成之疊層體之金屬箔上,形 成第1之感光性樹脂層之過程:將上述第1之感光性樹脂 層予以圖樣形成.,以資形成電路形成用之第1樹脂圖樣之 過程;施予第1電鍍,而對於由上述第1樹脂圖樣露出之 上述金屬箔上形成金屬圖樣之過程;去除上述第1樹脂圖 樣,而對於包含上述金屬圖樣之全面形成第2感光性樹脂 層之過程;將上述第2感光性樹脂層予以形成圖樣,以資 形成只露出金屜隆起接點形成部地形成第2樹脂圖樣之過 程;.施予第2電鍍,以資於由上述第2樹脂圖樣所露出之 上述金屬圖樣上形成金屬隆起接點之過程;去除上述第2 樹脂圖樣之過程;以及以上述金屬圖樣爲遮蔽罩,選擇地 去除上述金屬箔,以資形成上述金屬箔圖樣之過程;而構 成爲其特徵者。 在上述附有隆起接點之捲帶載體製造方法中,在形成 上述第1感光性樹脂層之過程之前,對於上述絕緣薄片上 ,可以形成較上述導體圖樣之接點柱爲小直徑之孔。此時 本紙張尺度適用中國國家標準(CNS > A4g ( 210X 297公釐) 4 40 9 7 3 in 五、發明説明或) 係藉由上述第1電鍍’而對於露出於上述孔內之上述金屬 箔上,形成第1金屬層,藉由上述第2電鍍而對於上述孔 內之上述第1金屬層上形成第2金屬層°由該第1金屬層 及第2金屬層所成之疊層構造之金屬層來構成接合用電極 〇 又金屬圖樣及第1金屬層可使用焊錫(s η合金等) ,而金屬隆起接點及第2金屬層可採用S η *焊錫(S η 合金等)。又形成金屬圖樣及第1金屬層之金屬之融點乃 較金屬隆起接點及第2金屬層之融點爲高爲宜》 又上述之孔乃,得於形成上述金屬圖樣之過程之後, 且形成上述金屬隆起接點之過程之前來形成。此時乃以第 2電鍍而對於露出於上述孔內之上述金屬箔上形成用做接 合用電極之金屬層。此時之金屬層乃使用構成金屬隆起接 點之材料,即Sn,焊錫(Sn合金等)。 又對於絕緣薄片上形成孔之方法例如得使用雷射。 依本發明之第3態樣之附有隆起接點之捲帶載體之製造 方法.,具備有: 經濟部中央標準局貝工消費合作社印製 (对先閲讀背'"之注意事項再磧寫本頁) 對於由絕緣薄片與金屬箔所成之疊層體之金屬箔上形 成第1感光性樹脂層之過程;將該第1感光性樹脂層予以 圖樣形成,以資形成只有金屬隆起接點形成部露出地形成 第1樹脂圖樣之過程:施予電鍍由而對於由上述第1樹脂 圖樣露出之上述金屬箔上形成金屬隆起接點之過程:去除 上述第1樹脂圖樣,對於包含上述金屬隆起接點之全面以 電著法形成第2感光性樹脂層之過程:將上述第2之感光 本紙張尺度適用中國國家標準(CNS ) A4现格(2丨0X297公釐) -11 - 經濟部中央標率局貝工消費合作社印聚 440973 五、發明説明) 性樹脂層予以圖樣形成以資形成電路形成用之第2樹脂圖 樣之過程;使用上述第2樹脂圖樣爲遮蔽罩以資選擇的去 除上述金屬箔形成金屬箔圖樣之過程,而構成爲其特徵者 〇 在上述附有隆起接點之捲帶載體之製造方法中可以在 形成上述第1感光性樹脂層之過程之前,對於上述絕緣薄 片上開設較上述導體圖樣之接點柱直徑小之直徑之孔。此. 時得由上述電鍍而在形成金屬隆起接點之同時,對於上述 露出於上述孔內之上述金屬箔上可以形成用於構成接合用 電極之金屬層。此時之金屬層乃由用於構成金屬隆起接點 之材料,即Sn,焊錫(Sn合金等)等來構成。 又藉由分爲二次的實施上述電鍍,由而可形成多層構 造之金屬隆起接點及金屬層。此時,最上層乃以適合於熔 融接合之焊錫,S η等構成。下層即使用較最下層之金屬 而融點高之金屬(Cu,Ni ,Sn,焊錫等)來構成。 以上述所舉之二個附有隆起接點之捲帶載體之製造方 法時.,由於不使用習用之方法之焊料抗蝕劑,因此不需要 高的形成金屬隆起接點,所以容易形成金屬隆起接點,且 爲形成所需之時間乃得於短時間即足夠,該結果可以減低 製造成本。再者對於已完成之基板上形成隆起接點乃非常 困難,惟依本發明之方法時,係在基板之製造過程中形成 隆起接點,因此很容易實施隆起接點之形成。 依本發明之第4態樣之半導體裝置之製造方法,乃主 要,備有絕緣薄片,及形成在此絕緣薄片上之導體圖樣, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (对先閱#背τδ之ii意事項再填寫本頁) -訂 -12- 440973 經濟部中央標率局貝工消费合作社印裝 in 五、發明説明<〇 ) 及形成於該導體圖樣上之半導體晶片連接用金屬隆起接點 |而上述金屬隆起接點係由備有對於上述導體圖樣面上實 質的垂直之側面之柱狀體而成之附有隆起接點之捲帶載體 上,接合半導體晶片而成之半導體裝置之製造方法中,其 特徵爲具備: 於上述半導體晶片之電極面或上述金屬隆起接點之頂 部塗佈焊劑之過程:以上述半導體晶片之電極之能對應於 上述捲帶載體之金屬隆起接點地將上述半導體晶片與上述 捲帶載體予以定位之過程;以固著材來固著,上述半導體 晶片與上述捲帶載體之過程;以及予以加熱,以資熔融上 述捲帶載體之金屬隆起接點以資連接上述半導體晶片之電 極與上述捲帶載體之金屬隆起接點之過程而構成者。 上述半導體裝置之製造方法中,爲了熔融金屬隆起接 點用之加熱得於下述之方法來實施。 (1 )以加熱工具來加熱,與設置上述半導體晶片之 上述電極之面之相反側之面以資實施。 (2)令該固著了半導體晶片之捲帶載體通過該加熱 爐中以資實施。 依本發明之第5態樣之半導體裝置之製造方法乃,具 備: 於上述半導體晶片之電極面或上述金屬隆起接點之頂 部塗佈焊劑之過程:以上述半導體晶片之電極之能對應於 上述捲帶載體之金屬隆起接點地,將上述半導體晶片與上 述捲帶載體予以定位之過程;以及以加熱工具加熱,上述 本紙張尺度適用中國國家標準{ CNS > A<現格(210X297公聲) (对先閱对背而之注意事項再功寫本頁) 訂 -13 - 經濟部中央標隼局貝工消费合作社印製 440973 五、發明説明<1 ) 半導體晶片之設置上述電極之面之相反側之面,由而使上 述捲帶載體之金屬隆起接點熔融,以資連接上述半導體晶 片之電極與上述捲帶載體之金屬隆起接點之過程;而構成 爲其特徵者β 在上述之本發明之半導體裝置之製造方法中,在半導 體晶片與捲帶載體之間之空隙將塡充底墊樹脂。又半導體 晶片之電極上,形成有與金屬隆起接點可能連接之金屬層 〇 在上面說明之附有隆起接點之捲帶載體上欲載置半導 體晶片時,乃限定於半導體晶片之電極面或捲帶載體之金 屬隆起接點之頂部地,塗佈有焊劑,因此焊錫熔融時也不 會發生熔融焊錫之流至捲帶載體之導體圖樣上以致使隆起 接點變低之情形,由而可免除以往爲了防止焊錫之流至導 體圖樣之使用焊劑抗蝕劑之措施。 又在對附有隆起接點之捲帶載體載置半導體晶片時, 以固著材固著兩者,由而不發生半導體晶片之定位偏差, 因此得採用通過加熱爐中來接合之方式,可藉加熱工具之 加熱來接合。 再者,在附有隆起接點之捲帶載體上,定位載置半導 體晶片之後,由半導體晶片之上方以適度地推壓熱板等之 加熱工具,以資加熱,由而不使用以固著材之固著之下, 也可能不發生位置之偏差地可能實施正確之接合。所推壓 之壓力係不會使隆起接點之完全壓潰地使它保持任意之距 離也。 本纸張尺度適用中國國家標準(CNS 現格(210X297公釐) 先間讀背面之注意事硕再填"本頁) 袈·
.*tT -14- 經濟部中央標準局負工消費合作社印製 440 9 73 Λ. Λ Β-5 五、發明説明) 又由於適度的予以推壓,由而不會發生捲帶載體之撓 曲,可防止由撓曲所致之連接之斷通,同時可以確保半導 體晶片之平行度。 惟此時,以金屬隆起接點之不會被過度之壓潰地,高 精度地控制對於附有隆起接點之捲帶載體之半導體晶片之 高度位置才可以。 下面參照圖2,說明本發明之種種之具體的實施例。 圖2乃表示有關本發明之一實施例之附有隆起接點之 捲帶載體之剖面圖。圖2中,在絕緣薄片1 1上形成有銅 圖樣12,在此銅圖樣12上形成有焊錫,Au,Sn, S η合金等所成之金屬隆起接點1 3。在絕緣薄片1 1之 與電路基板連接部份,形成有較銅圖樣(圖3之接點柱 5 1 )之直徑小之直徑之孔。而埋入於此孔之金屬即形成 接合用電極1 4。此接合用電極1 4係由銅,鎳,焊錫等 之電鍍來形成,介著供給於接合用電極上之焊錫球或焊錫 膏而與電路基板之導體連接》 圖3表示捲帶載體之斜面圖。分別於圖3之上部顯示 由表面觀視之圖,在下部表示由背面觀視之圖。圖3中, 銅圖樣12係備有與電路基板之導體成垂直之方向之電氣 的連接之處所備有接點柱51。在此接點柱51之下面之 絕緣薄片1 1上,形成有較接點柱5 1之直徑爲小之直徑 之小孔,而形成於此孔之焊錫,Cu,Ni ,Au,Sn 合金等係形成接合用電極1 4。在接合用電極1 4上形成 有焊錫球(不圖示),介著此焊錫球而與電路基板之導體 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠} (讶先閱#背面之注t·事項再ίΑ艿本頁) --° -15- 440973 IT —__ 五、發明説明<3 ) 相連接。 如上述構成之附有金屬隆起接點之捲帶載體時’金屬 隆起載體之側面爲平直狀之圓柱狀。又不限於圓柱’斷面 呈多角形之角柱狀亦可以。如上述,由於金屬隆起接點 1 3之側面呈平直之柱狀形狀,因此與圖1所示之習用之 捲帶載體之球狀之金屬隆起接點有所不同,當金屬隆起接 點.間.之節距變小,而金屬..隆起接點間之距離變短之下,仍 然不會有形成焊錫之架橋之現象。又底墊樹脂之塡充也不 會發生困難。· 又,不須設置爲防止金屬隆起接點之架橋現象之焊錫 抗蝕劑直接在銅圖樣上形成金屬隆起接點,金屬不必將金 屬接點形成較高之高度,因此容易形成金屬隆起接點°且 該爲了形成隆起接點所須之時間有較短即可以之利點。 .又構成銅圖樣之Cu箔之厚度只有1 〇〜1 8 //m之 薄,對於此種薄的銅圖樣上連接了焊錫之構造時,即對於 銅圖樣上增施加有應力,致使銅圖樣之破斷,惟在於與連 接電路基板上之部份上形成較圖樣12 (圖3之接點柱5 經濟部中央標準局貝工消费合作社印裝 HI ^^^1 ^^^1 —^ϋ ^^^1 «.^h ^^^1 —^1« n^i .¾ 、v6 (#先閱讳背面之注意事項再4¾本頁) 1 )爲小直徑之孔,而在此孔形成藉由C U,N i等之電 鍍所成之金屬層之構造時,此金屬層會擔負補強由而可以 防止銅圖樣之破斷。 對於如上述構成之捲帶載體接合半導體晶片(不圖示 )而可獲得半導體組裝件=這個半導體組裝件係介著接合 用電極14而實裝於不圖示之電路基板依所獲得之實裝構 造時,該由電路基板之熱膨脹所致之應力得藉由捲帶載體 本紙張尺度適用中國國家標辛(CNS ) A4規格(210X297公釐) -16- 4 4 0 9 7 3
IP 五、發明説明{4 ) 之變形所緩和,該結果以高可靠性及低成本之實現電路基 板與半導體晶片之連接也。 下面說明上面所述之附有金屬隆起接點之捲帶載體之 製造方法。 首先參照圖4 (A)〜圖4 (0),依照過程順序說 明依i焊錫遮..蔽罩法之第1種之附有金屬隆起接點之捲帶載 體之製造方法,及使用它之半導體組裝件之製造方法。 首先如圖4A,準備在厚度1 8 之銅箔2 1之一 面,設有厚度4 0 Mm之聚醯亞胺層2 2之材料。接著如 圖4 B所示,在欲形成接合用電極之部份,使用碳酸氣體 雷射,在聚醯亞胺層2 2上瑕成到達至銅箔面之3 0 0 # m直徑之孔2 3。在碳酸氣體雷射來鑽孔時附著於孔2 3 及其附*近之碳渣即用吹噴處理而機械的予以去除《> 經濟部中央標準局負工消费合作社印製 接著如圖4 C所示,在銅箔面上疊層了厚度2 5 /zm 之負片型.之感光性乾薄膜2 4之後,如圖4 D所示,通過 導體電路會成陽片型圖樣之遮蔽罩2 5 了曝光了感光性乾 薄膜2 4。曝光光源即使用超音壓水銀燈,照射量即採 8〇mJ/cm2° 接著如圖4 E所示,以液溫3 0°C之lw t % N a 2C〇3水溶液來顯像了感光性乾薄膜2 4,由而形成 圖樣電鍍抗蝕劑膜2 4。 並且如圖4 F所示,電鍍了錫9鉛1之組成之焊錫, 而在銅箔.2 1之兩面分別形成厚度4 ;am之焊錫圖樣 26b,焊錫金屬層26b。電鍍浴即使用AS513系 本紙張尺度逋用中國國家標隼(CNS ) A4規格(210X29?公釐) -17- 4 40 9 7 3 ___ 五、發明説明仿) 洛(商品名:石原藥品公司製)。 並且如圖4 G所示剝離了感光性乾薄膜2 4。剝離液 係使用液溫45eC之3wt% NaOH水溶液。而後如 圖4H所示,在焊錫圖樣2 6 a上,疊層了厚度5 0 之負片型感光性乾薄膜2 7。而後如圖4 I ,以電鍍法形 成與半導體之電極墊連接用之金屬隆起接點2 9 a起見= 通過金屬隆起接點部之成爲正片圖樣之遮蔽罩2 8而曝光 了感光性乾薄膜2 7。曝光光源即使用超高壓水銀燈,照 射量採1 6 OmJ/cm2。並且如圖4 J所示顯像了感光 性乾薄膜2 7。顯像液即使用液溫3 0 °C之3 w t % N a 2 C ◦ 3水溶液。 接著如圖4K所示,使用AS 5 1 3系浴(商品名: 石原藥品公司製)而電鍍了鍚、6.錯4之組成之焊錫以資形 成厚度5 0 之焊錫隆起接點2 9 a及厚度4 0 //m之 焊錫金屬層2 9 b。而後如圖4 L所示剝離了感光性乾薄 膜27。剝離液即使用了液溫45°C之3wt% 經濟部中央標準局負工消費合作社印聚 m - - ^^^1 - I —^1 Λ ^^^1 n^i ^^^1 - -m (#先閱讀背面之ii意事項再AAW本頁)
NaOH水溶液。而如圖4M所示,以焊錫圖樣26a做 爲蝕刻之抗蝕劑而將銅箔2 1予以鹼蝕刻,獲得了所欲之 捲帶載體》 並且如圖4 N所示,將+另外準備之半導體晶片3 0載 置於上面所述之圖4M所示之捲帶載體上。半導體晶片 3 0即在其周邊部具有鋁墊,而此鋁墊之表面施予無電解 .N i / A u 電鏡。 又如圖4 0所示,在半導體晶片3 0與捲帶載體之間 本紙張尺度適用中國國家標準(CNS > A4規格(2丨0X297公嫠) -18- 440973 五、發明説明<6 ) 隔中塡充了熱硬化性樹脂,例如環氧樹脂3 1,獲得了捲 帶載體與半導體晶片30之連接構造》 在上述之製造過程中,使用了在銅圖樣側形成了焊錫 隆起接點2 9 a之捲帶載體,而依定位/載置半導體晶片 /回流加熱之一連串之過程,而將在鋁墊之表面上將焊錫 隆起接點部合金化之N i /A u合金化形成之半導體晶片 一括地可能實裝。 又實裝了半導體晶片之捲帶載體即在以後切成各個之 單元。 依上面所說明之依焊錫遮蔽罩法之第1之附有金屬隆 起接點之捲帶載體之製造方法時,很容易獲得,備有實質 上對於導體圖樣面成垂直之側面之柱狀體所成之金屬隆起 接點之附有金屬隆起接點之捲帶載體,並且並非在已完成 之基板上形成隆起接點,而是在基板之製造過程中形成隆 起接點,所以很容易實施金屬隆起接點之形成也。 上面說明依焊錫遮蔽罩法所形成之附有金屬隆起接點 之捲帶載體之例。 經濟部中央樣準局貞工消费合作社印製 1^1 HI HI tn ·. ^^^1 ·] <1^1 、weJ (嘲先閱谇背*之注意事項再4寫本頁) 下面參照圖5A〜圖5K,以及圖6說明依..電著光抗 蝕劑法所實施之第2附有金屬隆起接點之捲帶載體之製造 方法。 首先如圖5A所示,準備在厚度1 8jum之銅箔4 1 之一面,備有厚度4 0 jtzm之聚醯亞胺層4 2之材料。並 且使用碳酸氣體雷射對於形成接合用電極之部份,在聚醯 亞胺層4 2形成了到達銅箔面爲止之3 0 0 μπι直徑之孔 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X29*7公釐) -19 - 440973 經濟部中央標率局男工消费合作社印製 Λ' ΙΓ 五、發明説明<7 )’ 4 3 »以碳酸氣體雷射之鑽孔時之附著於孔4 3及其周邊 之碳渣即採用噴吹處理而機械的予以去除。 接著如圖5 B所示,在銅箔面上疊層了厚度5 0 之負片型感光性乾薄膜4 4之後,如圖5 C所示,通過金 屬隆起部之成爲正片圖樣之遮蔽罩4 5而曝光了乾光性乾 薄膜4 4。曝光光源即使用超高壓水銀燈,照射量即採 160mJ/cm2» 接著如圖5 D所示,使用液溫3 0°C之lw t % Na2C〇3水溶液來顯像了感光性乾薄膜4 4,形成了圖 樣電鍍用抗蝕劑4 4。 於是如圖5 E所示i電鍍了錫6鉛4組成之焊錫,形 成了周度5 0 之焊錫金屬隆起接點4 6 a *及厚度 40jtzm之焊錫金屬層46b »電鍍浴即使用AS513 系浴(商品名:石田藥品公司製)。 又如圖5 F所示,剝離了感光性乾薄膜4 4。剝離液 即使用液溫4 5°C之3wt% NaOH水溶液。而後如 圖5 G所示,在銅箔4. 1上形成電路之用,以電著塗覆了 電著光抗蝕劑4 7 ( Plaim Coat AN-300 :關西塗料公司製 ),以80 °C實施10分鐘之乾燥。 而後如圖5 Η所不,通過導體電路呈負片圖樣之遮蔽 罩4 8而曝光了電著光抗蝕劑4 7。曝光光源即使用超高 壓水銀燈,照射量乃1 0 OmJ/cm2。 並且顯像了電著光抗蝕劑4 7,如圖5 I所示地形成 了電著光抗蝕劑圖樣。顯像液即使用液溫3 0°C之1 w t 本紙張尺度適用中国國家標準(CNS ) A4規格(210X297公蝥) (#先閲讀背1¾之注意事項再填碎本頁) ,裝. 、5Τ, -20- 經濟部中央樣準局貞工消费合作社印装 4 40 9 7 3 Λ" 1Γ ______ 五、發明説明<8 ) % N.a2C03水溶液。接著如圖5 J所示,使用電著光 抗蝕劑圖樣爲遮蔽罩,以鹼性蝕刻溶液而蝕刻曝露之銅箱. 4.1 _之部份,形成了電路圖樣。 而後以液溫4 5°C之3 w t % N a OH水溶液來剝 離電著光抗蝕劑圖樣,而如圖5 K所示獲得了附有金屬隆 起接點之捲帶載體。 再者,於圖6顯示,在圖5A〜圖5K之過程中’在 於圖5 E之過程之電鍍分爲二次,首先施予C u電鍍之後 ,再施予焊錫電鍍,形成了下層爲C u,上層即由焊錫所 成之金屬隆起部以及金屬層以外,以完全同一方法所製成 之附有金屬隆起接點之捲帶載體之例。圖中之標號4 6 a 一1及4.6 13-1乃由(:11所成,463 — 2及4613 — 2即由鉛6 0,錫4 0之焊錫所製。 如上所述之依電著光抗蝕劑法之附有金屬隆起接點之 捲帶載體之製造方法時,即可提供以較上述之焊錫遮蔽罩 法之附有金屬隆起接點之捲帶載體之製法更簡略化之製造 過程.而可以製作,具有由備有對於導體圖樣面實質的垂直 之側面之柱狀體之金屬隆起接點之附有金屬隆起接點之捲 帶載體之製造過程。 依本發明之附有金屬隆起接點之捲帶載體及其製造方 法即可奏出如下述之優異之效果。 如前面已述,如金屬隆起接點上,該隆起接點之形狀 爲球狀時,隆起接點之直徑乃會大於隆起接點部之導體墊 之寬度。所以如果隆起接點與隆起接點之節距變小時,各 本紙張尺度適用中国國家榇準(CNS) A4規格< 210X297公釐) {讀先閱#背面之注意事項再植W本頁) ,裝. -21 - 440973 五、發明説明<9 ) 隆起接點間有形成架橋現象之虞。又各隆起接點間之間隙 變小時底墊樹脂之塡充性將不良化,招致製品.率之降低, 增加成本。 與上述相對地,在本發明之捲帶載體中,由於金屬隆 起接點係柱狀體,所以.隆起接點本身不會_大於寬度方.向. ,因此不會發生上述問題,隆起接點之節距可以採用較小 者。 再者,以往之接合電極部乃在熱循環中,會發生起因 於電路基板與半導體裝置之線膨脹係數不同所致之應力而 最終的會破斷。 相對的,於本發明之捲帶載體中,特別是採用了令金 屬隆起接點及接合電極部之金屬層爲多層之構造,而其最 上層爲焊錫,其下層即由具有較焊錫之融點高之融點之金 屬來構成時,即由於下層.不會由將電路基板上電_路淳接半-導體裝置時之熱而熔.融,因此接合電極部之.厚度變厚,由 而可以改善其機械昀強度,其結果可以延長由接合電極之 破斷所致之壽命。 經濟部中央樣隼局員工消费合作社印製 (铐·先閱請背面之注意事項再填寫本頁) 再者,在金屬隆起接點部中,如果,其最上層係由與 半導體晶片之接合用焊錫而構成,而該下層即採不會由連 接焊錫時之熱而熔融之金屬來構成時,即該高融點金屬層 將呈顯間隔件之作用,由而可以確保半導體晶片與導體圖 樣間之間隙,由而可以確保半導體晶片與導體圖樣間之間 隙,由而可改善底墊樹脂之塡充性,可以確保隆起接點接 合部之可靠性。 . 本紙張尺度適用中國國家榇準{ CNS ) Α4说格(210Χ 297公釐> -22- 44〇973 Λ" _____ΙΓ 五、發明説明扣 ) •又依本發明之附有金屬隆起接點之捲帶載體之製造方 法時’如採用電鍍法時,可以同時地形成金屬隆起接點及 接合電極上之金屬層之同一構成者。 再者在本發明之附有金屬隆起接點之捲帶載體之製造 方法中,係在於藉蝕刻來形成導體圖樣之前,形成金屬隆 起接點爲其特徵。_ 按在對於已形成導體圖樣之捲帶載體上形成金屬隆起 接點方法係有,預先形成電鍍用之給電圖樣,而以電鍍法 來形成隆起接點之後,切斷給電圖樣之方法。而以此方法 ,有時由於導體形狀之緣故很難於形成給電圖樣。又亦需 要爲切斷給電圖樣之後過程。 又另一方法乃,將膏狀焊錫或焊錫球載置於導體圖樣 之欲形成隆起接點之位置上,而施予硬焊之方法》惟依此 方法時爲了防止焊錫之由濡濕擴及導體圖樣上起見,須要 設置焊料抗蝕劑層,且採用此法時焊錫隆起接點會呈球狀 ,而如上述,將很難以很小間隙地形成各隆起接點之間隔 Ο 經濟部中央標準局貝工消费合作社印製 -—.J I— I : : _ ...... - - I » -- - I -I— nn J. (請先閱讀背面之注意事項再填释本頁) 相對地,依本發明之附有金屬隆起接點之捲帶載體之 製造方法時,係在於藉由蝕刻法來形成導體圖樣之前就形 成金屬隆起接點,因此不需要設置電鍍用給電圖樣,又不 藉硬焊,藉由電鍍法來形成金屬隆起接點,因此不需要設 置爲了防止焊錫之由濡濕擴及導體圖樣上焊料抗蝕劑層, 由而二方面可以簡化製造過程,同時亦很容易形成柱狀體 之金屬隆起接點。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -23- '4 40 9 7 3
經濟部中央標準局貝工消肾合作社印製 五、發明説明妇) 下面說明將半導體晶片接合於捲帶載體而成之半導體 裝置之製造方法。 對於上述圖2所示之附有金屬隆起接點之捲帶載體上 接合半導體晶片而可以獲得半導體裝置。 下面說明爲說合之二個方法。 圖7 A〜圖7 E係表示依第1方法之將半導體晶片接 合於捲帶載體之接合過程之剖面圖。首先準備如圖7 A所 示之半導體晶片61。該半導體晶片61係在其周邊部備 有電極6 2該電極6 2係,在鋁墊之表面施予無電解 N i/Au電鍍。對於此電極6 2塗佈焊劑,焊劑(flux )可塗佈於設有半導體晶片之電極之全面,焊劑乃以黏度 低者爲宜,例如可使用F_50F(播磨化成公司製)。 另一方面準備如圖7 B所示之附有金屬隆起接點之捲 帶載體。此捲帶載體乃具有如圖2所示之構造者。 接著以調合器將固著材6 3供給於捲帶載體乏中央部 ’在其上面載置了圖7A所示之半導體晶片61。在於載 匱半導體晶片6 1時將捲帶載體之金屬隆起接點1 3與半 導蟫晶片6 1之電極6 2予以對準定位後實施。敢且在加 熱爐內以1 5 0°C加熱10分鐘,使固著材6 3硬化由而 在捲帶載體上固著3 了半導體晶片6 1。固著材6 3係採 用 EH — 0515L8CHYSOL 公司製)。 固著之後,在加熱爐內,以2 3 0 °C實施1分鐘:之回 疯加熱,接合電極6 2與金屬隆起接點1 3。 再者’加熱方法亦可採用從固著之半導體晶片側使用 本紙張尺度適用中国國家標车(CNS ) A4規格(210X297公釐) {TA先閱讀背面之注意事項再磧对本頁) 訂 -24- 經濟部中央標隼局員工消费合作社印裝 五、發明説明釭 ) 加熱工具來加熱加壓。 • 最後在半導體晶片61與捲帶載體之間塡充熱硬化樹 脂6 5,例如由環氧樹脂所成之底墊樹脂獲得了在捲帶載 體上實裝了半導體晶片之半導體裝置(半導體組裝件)。 又當對於捲帶載體接合半導體晶片時,替代於在半導 體晶片之表面側塗佈焊劑•而只對於捲帶載體側之金屬隆 起接點之頂部塗佈焊劑亦可。關於只對於金屬隆起接點之 頂部塗佈焊劑之方法乃可採用,例如使塗佈有焊劑之塑藤 片與捲帶載體之設有金屬隆起接點之面接觸,而將焊劑轉 印於金屬隆起接點之頂部之所謂轉印法來實施。 在上述所述之依第1方法之對於捲帶載體之半導體晶 片之接合過程時,由於在銅(導體)圖樣上沒有塗佈焊劑 ,所以不採用焊料抗蝕劑來保護銅圖樣之情形下,仍不會 發生,在回流加熱時,焊錫之溢流至銅圖樣上,而使半導 體晶片與捲帶載體間之間隔變狹,或連接之斷路處所之虞 。再者由於使固著材將半導體晶片固著於捲帶載體,因此 不會發生半導體晶片與捲帶載體間之間隔變狹之情形,在 使用薄薄地塗佈固形成少之液狀焊劑之狀態下亦可獲得了 定位位置沒有偏差之良好之接合。 下面說明依第2方法之半導體晶片對於捲帶載體之接 合。 圖8 A〜圖8 D乃表示依第2方法之半導體晶片接合 於捲帶載體之接合過程之剖面圖。 首先準備圖8A所示之半導體晶片61。此半導體晶 本纸張尺度適用中國國家標準(CNS ) A#兄格(210><297公釐) ^^1 In Β^ϋ· ^ ^^^1« ^^^1 n—1 一e, : - (諳先閲讀背面之注意事項44¾本頁) -25- 經濟部中央標準局負工消費合作社印家 440973 Η 7 五、發明说明逢3 ) 片6 1係在周邊部備有電極6 2,在鋁墊之表面施予無電 解N i /Au電鍍,乃與圖7 A〜圖7 E所示之第1方法 者相同。 接著如第1方法一般,對於電極6 2之表面塗佈焊劑 ,焊劑係黏度低者爲宜,(例如可使用播磨化成公司製之 F - 5 0 F ) » 另一方面準備圖8 B所示之附有隆起接點之捲帶載體 。此時之捲帶載體也是具有如圖2所示之構造者。 而後,使半導體晶片之電極能對應於捲帶載體之金屬 隆起接點地施以定位,如圖8 C所示,在半導體晶片6 1 上載置加熱工具7 5,一面適度地對半導體晶片6 1加壓 一面實施加熱。此時之加熱工具之溫度爲2 3 0 °C,加熱 時間係1分鐘。推壓之壓力係使之不致於完全壓潰.隆起接 點且能保持任意規定之距離狀地予以推壓。 該結果金屬隆起接點1 3熔融而與電極6 2達成接合
.Q 最後於半導體晶片.6 1與捲帶載體之間塡充了由熱硬 化樹脂6 5例如環氧樹脂所成之底墊樹脂,獲得了在捲帶 載體上實裝了半導體晶片之半導體裝置(半導體組裝件) 〇 又當對於捲帶載體接合半導體晶片時,該焊劑之塗佈 方式也與第1方法所述一樣地可採用替代於半導體晶片之 電極表面側塗佈焊劑,而只在於捲帶載體側之金屬隆起接 點頂部塗佈焊劑之方式。 本紙張尺度適用中國國家標準(CNS ) M規格(210X297公釐) (討先閣讀背面之注意事項再AftiJIT本頁) 裝· 訂 -26- 440973 五、發明説明h ) 依上述之第2方法之對於捲帶載體接合半導體晶片之 接合過程時,除了可獲得第1方法同樣之效果之外,也可 獲得下述之利點。即不採用以固著材之固著之下仍然不會 發生定位之偏差地可實施.正確之接合。又由適度地推壓而 不會發生捲帶載體之撓曲,可防止由於捲帶載體之撓曲所 致之連接上之斷路。同時可以保持半導體晶片之平行度。 如上所詳述,依本發明時,由於金屬隆起接點係由備 有對於導體圖樣面實質的垂直之側面之柱狀體所構成。因 此不會有如習用之球狀之焊錫隆起接點一般,當載置半導 體晶片時很容易形成架橋現象。又很容易實施底墊樹脂之 塡充。 又在半導體晶片之載置於附有隆起接點之捲帶載體上 時該焊劑之塗佈乃,只對於半導體晶片之電極面或只對於 捲帶載體側之金屬隆起接點之頂部來實施塗佈。所以不會 發生,該形成隆起接點之金屬時在加熱接合時流溢至捲帶 載體之導體圖樣上,致使隆起接點之高度變低形成接合不 良。. 經濟部中央標準局負工.消费合作社印製 ----------^ H - ---'^訂 L - (誚先閱讀背I&之注意事項再^寫本頁) 由於在半導體晶片之載置於附有隆起接點之捲帶載體 上時,採用固著材來固著,由而不會發生半導體晶片之位 置之偏差。 再者,如在附有隆起接點之捲帶載體上將半導體晶片 定位地予以載置後,使用熱板等之加熱工具,由半導體晶 片之上面適度地予以推壓I施予加熱,結果不使用固著材 之固著之下t仍然可以不發生位置偏差地實施正確之接合 本紙張尺度適用申國國家標準(CNS ) A4現格(210X297公釐) -27- 4 4 0 9 7 3 _B7 ____ 五、發明説明牡) 。又由於施予適度之推壓而可防止捲帶載體之撓曲’可以 防止由撓曲所致之連接上之斷路,同時可以保持半導體晶 片之平行度也。 圖式之簡單說明 第1圖表示,使用習用之捲帶載體之半導體封裝之剖 面圖。 第2圖表示,本發明之一實施例之附有金屬隆起接點 之捲帶載體剖面圖。 第3圖表示本發明之捲帶載體之斜視圖。 第4圖Α〜0乃依過程順序表示本發明之附有金屬隆 起接點之捲帶載體之製造過程。 第5圖Α〜Κ,乃依過程順序表示本發明之其他實施 例之附有金屬隆起接點之捲帶載體之製造過程》 第6圖表示本發明其他實施例之附有金屬隆起接點之 捲帶載體之剖面圖。 經濟部中央標準局員工消费合作社印架 n m n^i ^^^1 一 In mr ^^^^1 ws. 、ve . - {計先閱讀背面之注意事項再填"本頁) 第7圖A〜E表示依第1方法將半導體晶片連接於捲 帶載體之連接過程之剖面圖。 第8圖A〜D表示依第2方法將半導體晶片連接於捲 帶載體之連接過程之剖面圖。 符號說明 , 1 聚醯亞胺捲帶 2 金屬層 3 焊錫隆起接點 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) -28 -
}V ^ 40 9 7:^ 五、發明説明拍 ) 經濟部中央標準局負工消费合作社印製 4 電子 機 器 ( 半 導體 晶片 ) 6 金屬 墊 1 1 絕 緣 薄 片 1 2 銅 圖 樣 1 3 金 屬 隆 起 接 點 1 4 接 合 用 電 極 2 1 銅 箔 2 2 聚 醯 亞 胺 層 2 3 孔 2 4 感 光 性 乾 薄 膜 2 5 遮 蔽 罩 2 6 ; 3 , b 焊 錫 圖樣 .焊 錫層 2 7 感 光 性 乾 薄 膜 2 8 遮 蔽 罩 2 9 ί a * b 焊 錫 隆起 接點 •焊錫 金 屬 層 3 0 半 導 體 晶 片 3 1 環 氧 樹 脂 4 1 銅 箔 4 2 .聚 醯 亞 胺 4 3 孔 4 4 感 光性 乾 薄 膜 4 5 遮 蔽 罩 4 6 ί a ’ b 焊 錫 金屬 隆起 接點· 焊 錫 金 屬 層 4 7 光 致 抗 蝕 劑 4 8 遮 蔽 罩 5 1 接 點 柱 6 1 半 導 體 晶 片 6 2 電 極 6 3 固 著 材 6 5 熱 硬 化 樹脂 7 5 加 熱 工 具 {計先閱讀背面之注意事一?再填鸿本頁) *^- 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公楚) -29-

Claims (1)

  1. 440973 H C8 D8 六、申請專利範圍 1 .—種附有隆起接點的捲帶載體,主要乃將半導體 晶片載置於電路基板之用之附有隆起接點之捲帶載體,其 特徵爲: 具備有:絕緣薄片,及形成於該絕緣薄片上之導體圖 樣,及形成於該導體圖樣上之半導體晶片連接用金屬隆起 接點,上述金屬隆起接點係具有對於上述導體圖樣面而昼 有實質成垂直之倒(商之、柱狀體所構成者。 2·如申請專利範圍第1項所述之附有隆起接點的捲 帶載體,其中上述導體圖樣係備有與電路基板連接用之接 點柱,在上述接點柱之下側之上述絕緣薄片上開設有孔, 在此孔中形成有接合用電極,而介著此接合用電極連接上 述導體圖樣與電路基板者。 •3 .如申請專利範圍第1項所述之附有隆起接點的捲 帶載體,其中上述金屬隆起接點乃由焊錫所構成。 4 .如申請專利範圍第2項所述之附有隆起接點的捲 帶載體,其中上述金屬隆起接點及上述接合用電極均係備 有多...層構造 經濟部中央標準局員工消费合作社印製 In Hal- I ] ^^^1 ^^^1 i··^— (請先閲讀背面之注$項再填寫本頁) 3.如申請專利範圍第4項所述之附有隆起接點的捲 帶載體,其中上述金屬隆起接點乃包含由焊錫所成之最上 層,及具有較焊錫爲高之融點之金屬所成之下層而構成》 6 .—種附有隆起接點之捲帶載體之製造方法,具有 於由絕緣薄片及金屬箔所成之疊層體之金屬箔上,形 成第1之感光性樹脂層之過程; 本紙it尺度適用中國國家揉準< CNS ) A4规格(210X297公釐) -30- Α8 Β8 C8 D8 4 40 9 73 六、申請專利範園 將上述第1之感光性樹脂層予以圖樣形成’以資形成 電路形成用之第1樹脂圖樣之過程; 施予第1電鍍,而對於由上述第1樹脂圖樣露出之上 述金屬箔上形成金屬圖樣之過程: #除上述第1樹脂圖樣,而對於包含上述金屬圖樣之 全面形成第2感光性樹脂層之過程; 將上述第2感光性樹脂層予以形成圖樣,以資形成只 露出金屬隆起接點形成部地形成第2樹脂圖樣之過程; 施予第·2電鍍,以資於由上述第2樹脂圖樣所露出之 上述金屬圖樣上形成金屬隆起接點之過程; 去除上述第2樹脂圖樣之過程;以及 以上述金屬圖樣爲遮蔽罩,選擇地去除上述金屬箔, 以資形成上述金屬箔圖樣之過程;而構成爲其特徵者。 ν 7 .如申請專利範圍第6項附有隆起接點之捲帶載體 之製造方法,其中再具備,在形成上述第1感光性樹脂層 之過程之前,對於上述絕緣薄片上,形成較上述導體圖樣 之接點柱爲小直徑之孔之過程者。 8. 如申請專利範圍第7項附有隆起接點之捲帶載體 之製造方法,其中藉由上述第1電鍍,而對於露出於上述 孔內之上述金屬箔上,形成第1金屬層,藉由上述第2電 鑛而對於上述孔內之上述第1金屬層上_形_宓第2金屬層者 〇 9. 如申請專利範圍第6項附有隆起接點之捲帶載體 之製造方法,其中更具備,在形成上述金屬圖樣之過程之 本紙浪尺度適用中國國家揉率(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央榡準局另工消费合作社印裝 -31 - 4 4 0 9 7 3 ϋ _%l__ 六、申請專利範園 後,且形成上述金屬隆起接點之過程之前,對於上述絕緣 薄片上,開設較上述導體圖樣之接點柱之直徑爲小直徑之 孔之過程者。 10.如申請專利範圍第9項附有隆起接點之捲帶載 體之製造方法,其中藉由上述第2電鍍,對於露出於上述 孔內之上述·金屬箔上形成金屬層。 1 1 .如申請專利範圍第6項附有隆起接點之捲帶載 體之製造方法,其中上述金屬隆起接點乃由焊鍚所成。 1 2 . —種附有隆起接點之捲帶載體之製造方法,具 備有: 對於由絕緣薄片與金屬箔所成之疊層體之金屬箔上形 成第1感光性樹脂層之過程; 將該第1感光性樹脂層予以圖樣形成,以資形成只有 金屬隆起接點形成部露出地形成第1樹脂圖樣之過程; 施予電鍍由而對於由上述第1樹脂圖樣露出之上述金 屬箔上形成金屬隆起接點之過程; 經濟部中央橾率局貝工消费合作社印裝 (請先s讀背面之注意事項再填寫本頁) 去除上述第1樹脂圖樣,對於包含上述金屬隆起接點 之全面以電著法形成第2感光性樹脂層之過程; 將上述第2之感光性樹脂層予以圖樣形成以資形成電 路形成用之第2樹脂圖樣之過程; 使用上述第2樹脂圖樣爲屏蔽罩以資選擇的去除上述 金屬箔形成金屬箔圖樣之過程,而構成爲其特徵者。 13.如申請專利範圍第12項附有隆起接點之捲帶 載體之製造方法,其中更具備,在形成上述第1感光性樹 本紙張尺渡適用中國國家楼準(CNS ) A4規格(210X297公釐) -32- Λ8 B8 C8 D8 4 40 9 7,3 六、申請專利範園 脂層之過程之前,對於上述絕緣薄片上開設較上述導體圖 樣之接點柱直徑小之直徑之孔之過程者。 (請先Η讀背面之注§項再填寫本頁) 14. 如申請專利範圍第13項附有隆起接點之捲帶 載體之製造方法,其中藉由上述電鍍,對於露出於上述孔 內之上述金屬箔上形成金屬層者。 15. 如申請專利範圍第12項附有隆起接點之捲帶 載體之製造方法,其中上述金屬隆起接點係·由焊錫所成者 〇 • 1 6 · —種半導體裝置之製造方法,主要乃,備有絕 緣薄片,及形成在此絕緣薄片上之導體圖樣,及形成於該 •導體圖樣上之半導體晶片連接用金屬隆起接點,而上述金 屬隆起接點係由備有對於上述導體圖樣面上實質的垂直之 側面之柱狀體而成之附有隆起接點之捲帶載體上,接合半 導體晶片而成之半導體裝置之製造方法中,其特徵爲具備 述半導體晶片之電極面或上述金屬隆起接點之頂 部塗佈焊劑之過程; 經濟部中央標準局员工消費合作社印製 以上述半導體晶片之電極之能對應於上述捲帶載體之 金屬隆起接點地將上述半導體晶片與上述捲帶載體予以定 位之過程; 以固著材來固著,上述半導體晶片與上述捲帶載體之 過程;以及 予以加熱,以資熔融上述捲帶載體之金屬隆起接點以 資連接上述半導體晶片之電極與上述捲帶載體之金屬隆起 本紙浪尺度適用中國國家揉率(CNS ) Α4規格(210X297公釐) -33- 六、申請專利範圍 接點之過程而構成者。 1 7.·如申請專利範圍第1 6項所述之半導體裝置之 製造方法,其中上述加熱乃X藉Λ以加熱工具來加熱與設 置上述半導體晶片之上述電極之面之相反側之面來實施者 經濟部中央揉準局貞工消費合作社印装 1 8 .如申請專利範圍第1 6項所 製造方法,其中上述加熱乃藉由將該固 捲帶載體,通過該加熱爐中來實施者。 1 9 .如申請專利範圍第1 6項所 製造方法,其中連接上述半導體晶片之 .·,γ 體之金屬隆起接點之後,在上述半導體 間之空隙中塡充樹脂者。 20 . —種半導體裝置之製造方法 緣薄片,及形成在此絕緣薄片上之導體 導體圖樣上之半導體晶片連接用金屬隆 屬隆起接點係由備有對於上述導體圖樣 側面之柱狀體而成之附有隆起接點之捲 ..導體晶片而成之半導體裝置之製造方法 述之半導體裝置之 著了半導體晶片之 述之半 電極與 晶片與 *主要 圖樣, 起接點 面上實 帶載體 中,其 導體裝置之 上述捲帶載 捲帶載體之 備有絕I㈣ 及成於該 ,而上述金 質的垂直之 上,接合半 特徵爲*具 述半導體晶片之電極面或上述金屬隆起接點之頂 部塗佈焊劑之過程; 以上述半導體晶片之電極之能對應 金屬隆起接點地,將上述半導體晶片與 定位之過程:以及 於上述捲帶載體之 上述捲帶載體予以 (請先H讀背面之注意事項再填寫本貰) 本紙張尺度適用中國®家揉率(CNS ) A4規格(210X297公釐) 440973 AS B8 C8 D8 六、申請專利範園 以加熱工具加熱,上述半導體晶片之設置上述電極之 面之相反側之面,由而使上述捲帶載體之金屬隆起接點溶 融,以資連接上述半導體晶片之電極與上述捲帶載體之金 屬隆起接點之過程;而構成者。 2 1 .如申請專利範圍第2 0項所述之半導體裝置之 製造方法,.其中連接上述半導體晶片之電極與上述捲帶載 體之金屬隆起接點之後,在上述半導體晶片與捲帶載體之 間之空隙,塡充樹脂而構成者。 m n· »11 E t^i i— IP ^^1 ^^^1 ^^^1 i^i Ha* - , {請先閲讀背*.之注$項再填寫本頁) 經濟部中央揉準局貝工消费合作社印袈 本紙浪尺度適用t國®家標率(CNS )八4说格(210XW7公釐) -35-
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1194030B1 (en) * 1997-10-02 2005-08-03 Matsushita Electric Industrial Co., Ltd. Method for mounting semiconductor element to circuit board, and semiconductor device
JP3064998B2 (ja) * 1997-10-28 2000-07-12 日本電気株式会社 半導体装置及びその製造方法
US6100113A (en) * 1998-07-13 2000-08-08 Institute Of Microelectronics Very thin multi-chip-package and method of mass producing the same
US6524346B1 (en) * 1999-02-26 2003-02-25 Micron Technology, Inc. Stereolithographic method for applying materials to electronic component substrates and resulting structures
JP3558921B2 (ja) * 1999-05-14 2004-08-25 シャープ株式会社 テープキャリア並びにテープキャリア型半導体装置の製造方法
TW511422B (en) * 2000-10-02 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
TW484172B (en) * 2001-02-15 2002-04-21 Au Optronics Corp Metal bump
US6486535B2 (en) * 2001-03-20 2002-11-26 Advanced Semiconductor Engineering, Inc. Electronic package with surface-mountable device built therein
US7274098B2 (en) * 2005-08-03 2007-09-25 Domintech Co., Ltd. Chip packaging structure without leadframe
KR100610144B1 (ko) * 2004-11-03 2006-08-09 삼성전자주식회사 플립 칩 조립 구조를 가지는 칩-온-보드 패키지의 제조 방법
US7416923B2 (en) * 2005-12-09 2008-08-26 International Business Machines Corporation Underfill film having thermally conductive sheet
WO2007086551A1 (ja) * 2006-01-27 2007-08-02 Ibiden Co., Ltd. プリント配線板及びプリント配線板の製造方法
US7923645B1 (en) * 2007-06-20 2011-04-12 Amkor Technology, Inc. Metal etch stop fabrication method and structure
US7473586B1 (en) 2007-09-03 2009-01-06 Freescale Semiconductor, Inc. Method of forming flip-chip bump carrier type package
US7745260B2 (en) * 2008-09-22 2010-06-29 Freescale Semiconductor, Inc. Method of forming semiconductor package
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
DE102011115886B4 (de) 2011-10-15 2020-06-18 Danfoss Silicon Power Gmbh Verfahren zur Schaffung einer Verbindung eines Leistungshalbleiterchips mit oberseitigen Potentialflächen zu Dickdrähten
DE102011115887A1 (de) * 2011-10-15 2013-04-18 Danfoss Silicon Power Gmbh Leistungshalbleiterchip mit oberseitigen Potentialflächen
US8546169B1 (en) 2012-04-25 2013-10-01 Freescale Semiconductor, Inc. Pressure sensor device and method of assembling same
DE102015113421B4 (de) 2015-08-14 2019-02-21 Danfoss Silicon Power Gmbh Verfahren zum Herstellen von Halbleiterchips
JP6689691B2 (ja) * 2016-07-12 2020-04-28 新光電気工業株式会社 配線基板及びその製造方法
CN107195794B (zh) 2017-06-06 2019-07-30 京东方科技集团股份有限公司 一种柔性显示基板及其制作方法、显示面板、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4133935A (en) * 1977-11-17 1979-01-09 The United States Of America As Represented By The Secretary Of The Navy Coated electrodes for underwater metal working
US5135606A (en) * 1989-12-08 1992-08-04 Canon Kabushiki Kaisha Process for preparing electrical connecting member
US5233504A (en) * 1990-12-06 1993-08-03 Motorola, Inc. Noncollapsing multisolder interconnection
US5154341A (en) * 1990-12-06 1992-10-13 Motorola Inc. Noncollapsing multisolder interconnection
US5686352A (en) * 1993-07-26 1997-11-11 Motorola Inc. Method for making a tab semiconductor device with self-aligning cavity and intrinsic standoff
JPH0864636A (ja) * 1994-08-25 1996-03-08 Seiko Epson Corp 電子デバイス組立体

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Publication number Publication date
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