408327 A7 B7 五、發明説明（彳） 技術背景： 本發明整體上係相關於電子記億體，且特別是具有低 出入時間之動態隨機存取記憶體（dram)，以及使用 該記憶體之系統以及方法。. 發明背景： 經濟部中央標準局貝工消費合作社印製 (請先閲读背面之注意事項再填寫本頁) 由於半導體科技之進步，如個人電腦、工作站、通訊 系統等之資料處理應用也快速地發展以獲得更快速且更大 量之儲存空間。特別是，半導體資料處理系統一般係運用 R A Μ記憶體而允許記憶體之任一部份可如其他部份般地 被快速地讀取以及寫入。半導體RAM—般係分類爲非揮 發性、靜態以及動態的。非揮發性R A Μ —般係作爲儲存 如在系統開機時所要存取之系統資訊之此種永久儲存用之 資訊。靜態R A Μ將資料儲存於閘門中’且在電力供應至 記憶體時皆可保有該資訊。而當電力自該記憶體移除時’ 該靜態記憶體將失去儲存在其中之資料。動態隨機存取記 憶體（DRAM)之建構係經由使用實質上較小且需週期 性地更新之記憶體單元。如果沒有此種更新操作’該 DRAM單元將由於建構其中之電容單元之漏電（leakage )而喪失其資訊。而當DRAM提供有簡潔之記憶體單元 時，該爲了適當_之操作而結合其他電路需求之DRAM更 新要求，將導致較慢之記億體存取時間。在過去之二十年 間，包含微控制器以及微處理器之資料處理器的內部速度 係以約四十倍之速度而進步，而DRAM僅以小於兩倍之 本紙張尺度適用中國國家榡準（CNS > A4規格（2丨0X297公t ) Α7 Β7 408327 五、發明説明（2 ) 速度在進步。且，微處理器之時脈頻率將很快地到達 1 GHz的範圍內，而最快之DRAM在同一時期只能達 到2 Ο 〇 Μ Η z之速度。 D RAM之速度限制乃在於幾個因素》例如， DRAM乃具有較常之週期時間，因爲其係爲低電力消耗 而非快速化而設計，當與靜態D R A Μ以及一些動態邏輯 電路相比較時。特別是，DRAM單元之操作速度•係因 爲該單元所需週期性更新以補償在每個單元中之電容的電 流逸失，而受限制。除了該更新之需求之外，週期時間亦 可能由於更新需求之競爭而產生不良效果。該競爭保當正 被更新之D RAM記憶體單元同時需要被存取時所發生。 另外，讀出以及寫入操作需要在*資料感應以及放大"之 前的一"預先充電〃或設定時間。此種方式在工業界係屬 習知，而在"序列X V I I :隨機存取記憶體"，由L· White等人所著，而出版在1980 IEEE國際固態 電路會議之前述中。傳統上，該更新操作具有較D RAM 之其他操作爲高之優先序》因此，該讀出以及寫入之操作 將被延遲直到至少該更新操作被執行之後。爲了減緩該種 競爭，一些記憶體系統包含有快取記憶體，其中資料處理 系統之中央處理單元可以更快地存取有限量的記憶體，而 沒有內在之競爭問題，而此種快取記憶體一般係以靜態 RAM而建構。然而，儘管由於該快取記憶體之建構，在 所需資料不在該靜態RAM中時，快取失誤仍會發生。一 此，該資料必須以一種更花時間之操作而自該D R A Μ所 本紙浪尺度適用中國國家標準（CNS Μ4规格（210Χ 297公f ) (請先閲請背面之注意事項再填寫本頁) 、τ "1 經濟部中央標準局貝工消费合作社印製 -5- 408327 二 五、發明説明（3 ) 存取。 除了由於更新操作以及潛在競爭之限制之外， D R A Μ亦有出入時間之問題。出入時間係一變數，作爲 在該適當位址被提出之後，而量測存取一個位元組或一個 字元之DRAM單元數目之所需時間。因此，對於傳統具 有40 9 6列以及40 9 6行之1 6百萬位元觸排（bank )之DRAM單元的出入時間及是由上述所發出位址所界 定，而通過該行或列之記憶體所需之時間。 在爲解決隨著更新、競爭以及出入時間等事件所做的 努力中，已執行許多之DRAM建構以及操作技術。最近 ，同步DRAM之使用已被實現，以改進隨附在傳統 D RAM單元以及記憶體周邊電路之速度的問題。此種同 步D R A Μ乃執行一種三階段之管線架構，以對習知 D RAM單元以更省時之方式而存取。該對於此種同步 DRAM架構之額外資訊，請參考"2 5 0 Mbyte/使用三 階段管線架構之同步D R A Μ 〃 ，I E E E之固態電路期 經濟部中央標隼局貝工消资合作社印製 (請先閲讀背面之注意事項再填寫本頁) 刊，第29冊第4號，由Yasuhiro Takai等人所著之第 4 2 6至4 3 0頁。然而，包含同步D R AM之方法可將 D R A Μ單元所需之出入時間、競爭以及更新予以最佳化 ，但是D R A Mf仍須更新。此種需求意指藉由使用習知記 憶體單元之建構，仍無法克服時間之限制。因此，對於新 的記憶體單元、系統架構以及方法，以使用兩者而符合對 於更快處理以及更多記憶體容量之越來越多之需求，已是 越來越需要。此種建構乃是包羅萬象且値回成本的，並可 本紙張尺度適用中國國家標率（CMS ) Α4規格（210Χ 297公楚) 408327 A7 B7 經濟部十央標準局員工消費合作社印製 五、發明説明（4 ) 減少傳統上附在D RAM記億體系統中之更新需求以及所 導致競爭之出入時間。 發明槪述： 前述之需要可由本發明所實現。因此，在本發明之第 一個形式中，乃是一個動態隨機存取記憶體單元。該動態 隨機存取記億體單元包含一作爲儲存電子之電容。一個第 一轉移裝置被連接至該電容，以在第一時間週期時，選擇 性地轉移該充電之第一部份至第一輸出。一個第二轉移裝 置被連接至該電容，以在第二時間週期時，選擇性地轉移 該充電之第二部份至第二輸出。該第一時間週期以及第二 十時間週期乃係連續的。 此外，在本發明之第二個形式中，乃是一個記憶體單 元。該記憶體單元包含一個具有連接至第一位元線之第一 電極的第一電晶體，一個連接至第一字元線之第二電極， 以及第三電極。該記憶體單元亦包含一個具有連接至第二 位元線之第一電極的第二電晶體，一個連接至第二字元線 之第二電極，以及連接至第一電晶體中之第三電極的第三 電極。一種電容具有連接至第一電晶體之第三電極之第一 電極以及一個第二電極。 且，在本發明之第三個形式中，乃是一個作爲操作一 動態隨機存取記憶體單元之方法°該方法包含在當使用第 一電晶體裝置之第一時間週期時，儲存位在電容中之電荷 ，而選擇性地轉移電荷之第一部份至第一輸出之步驟。該 請 先 閲 讀 背 τέ 之 注.
I 赉 訂 ίϋ 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ 297公f ) -7- A7 408327 B7 五、發明説明（5 ) 1 方法亦包括在當使用第二電晶體裝置之第二時間週期時’ 選擇性地轉移電荷之第二部份圣第二輸出之步驟。該第— 時間週期以及第二時間週期乃連續的。 而且，在本發明之第四個形式中，乃是一個在資料處 理系統中之記憶體a第一觸排之感應放大器係連接至記憶 體單元陣列之第一部份。該第一觸排之感應放大器係在當 第一時間週期時，選擇性的存取記憶體單元陣列之第一部 份。第二觸排之感應放大器係連接至記億體單元陣列之第 二部份。該第二觸排之感應放大器係在當第二時間週期時 ，選擇性的存取記憶體單元陣列之第二部份。該第一時間 週期以及第二時間週期乃連續的。 經濟部中央榇率局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 上述之描述係對於本發明之特色以及技術優點之寬廣 描述，以使之後對於本發明之敘述更易瞭解。本發明額外 之特色以及優點將針對本發明申請專利範圍之目的而描述 於後。對於熟知此技藝者，將可對於所揭示內容以及個別 實施例可作爲基礎，而修改或設計成其他之結構，以實現 本發明之其他目的。但應瞭解的是，對於熟知此技藝者， 此種相等之架構，乃無法自位在所附申請專利範圍所設定 之精神以及範圍中分離。 圖形的簡單敘述： 爲使對於本發明以及本發明之優點之更完整之瞭解， 以下之描述乃參考以下附圖，其中： 圖1A以及1B係個別描述兩個基本系統架構 本紙張尺度適用中國國家標率（CMS ) A4規格（210X297公t ) -δ _ 經濟部中央標準局一貝工消费合作杜印製 408S27 at _ _ B7 五、發明説明（6 ) 1 Ο 0A以及1 Ο Ο B之方塊圖，其係在個人電腦中之架 構； 圖二以方塊圖，而展示根據本發明之第一實施例的動 態隨機存取記憶體裝置： 圖三以方塊圖，而展示根據本發明之第一實施例的 D RAM記憶體觸排的更詳細圖形： 圖四以電路圖之形式，展示習知D R A Μ單元； 圖五以電路圖之形式，展示根據本發明之第一實施例 的D R A Μ單元； 圖六以時間圖之形式，而展示根據本發明之第一實施 例之D R A Μ陣列存取操作，所具有之時間圖； 圖七以時間圖之形式，而展示根據本發明之另一實施 例之D R A Μ陣列存取操作，所具有之時間圖； 圖八以方塊圖，而展示根據本發明之第一實施例的 D R A Μ系統； 圖九係以電路圖之形式，而展示圖八DR AM單元陣 列之部分； 圖十係以電路圖之形式，展示根據本發明之另一實施 例的D R A Μ單·元。 主要元件對照表 200 DRAM 裝置 201A,201B,201C,201D 記憶體觸排 206 整體列指定器 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ^97公楚) ~ -9 - (請先閲讀背&之注意事項再填寫本頁) 訂 Ϊ 408327 A7 B7 列解碼器_ 控制電路 CPU 核心邏輯 系統 資料閘取 行解碼器 資料滙流排 行位址滙流排 列位址滙流排 最近列讀取比較電路 列位址閘取 比較電路 行位址閘取 ‘ 經濟部中央標準局貝工消費合作社印製 五、發明説明（ 204 207 101 105 ΙΟΟΑ,ΙΟΟΒ 209 205 210 211 212 213 301,302 303 304 308 400,500 402 404,506 502,504 800 802 804 806 808 (請先閱讀背面之注意事項再填寫本頁) 列位址增加/減少更新控制電路 記億體單元 電晶體 電容 存取電晶體 記憶體系統 行位址解碼A電路 ^ 感應放大器觸排A DR AM單元陣歹U 列位址解碼電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公後） -10- 經濟.郅中央標準局員工消費合作社印製 408327 at B7 五、發明説明（8 )
810 感應放大器觸排B 812 行位址解碼B電路 814 . 控制電路 900 低出入時間DRAM單元陣列 1000 多重埠記憶單元 1002 電容 1004,1006,1008,1010 電晶體 較佳實施例之詳細描述：在以下的描述中，例如個別 的字元組、位元組或位元長度等之許多個別的細節將被說 明，以對本發明有完全的瞭解。然而，對於熟知此技藝者 應瞭解的是，本發明可在不需此個別細節之下而執行。另 外，眾所周知之電路係以方塊圖之形式而顯示，以不使本 發明因爲不需要的細節而難懂。此外，大部份中關於時間 考量等之細節也被刪除，因爲此種細節對於本發明之完全 瞭解並不需要，且乃係熟知此技藝者之技藝範圍內。且， 在對於本發明之執行的描述中，名稱*發起（assert)"以 及a打消（negate)"之名詞以及其各種文法形式，係作爲 在當處理如"作用爲高電位（active high) 〃以及Μ乍用爲 低電位（active low)"之邏輯訊號之混合時，避免混淆之 用。 >發起"係指邏輯訊號或暫存器位元變成作用或邏輯 爲真之狀態的表示。"打消〃係指邏輯訊號或暫存器位元 變成非作用或邏輯爲假之狀態的表示。 現在，請參考附圖，其中所指示之元素並不一定顯示 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐} {請先閱讀背面之a項再填寫本頁} 訂 -11 - 經濟部中央標準局員工消費合作社印裝 408327 A7 ___^ 五、發明説明（g ) 其比例，且其中類似等之元素在許多附圖中係以相同之參 考號而標示。 圖1A以及1B係個別表示兩個基本系統架構 1 ◦ 0A以及1 0 0B之方塊圖，該等架構一般係位在包 含個人電腦之大多數資料處理系統中。雖然存在基本架構 之許多變動，圖1 A以及1 B係適用於描述大多數資料處 理系統之基本架構以及操作。 系統1 0 0 A以及1 〇 〇 B兩者皆包含單一中央處理 單元（CPU) 101，CPU區域資料匯流排1〇2， C P U區域位址匯流排1 〇 3，外部（L 2 )快取記憶體 ，核心邏輯/記憶體控制器1 0 5，以及系統記憶體 1 0 6。在系統1 0 0 A中，周邊1 〇 8係經過匯流排 1 0 7而直接連接至核心邏輯/記憶體控制器1 〇 5。在 此例中，匯流排1 0 7最好是一周邊控制器介面（P C I )匯流排。相對的，匯流排1 0 7可以是I SA、一般或 特殊用途匯流排，如此技藝者所知的。在系統1 0 0 B中 ，核心邏輯/記憶體控制器1 0 5再次連接至匯流排 1 0 7。一個P C I匯流排橋1 〇 8乃連接匯流排1 0 7 與PC I匯流排1 1〇，而與周邊1 1 1連接。一個親外 之匯流排112，該112可以是ISA，PCI ， VESA，IDE，一般的或特殊用途匯流排，而使該 1 1 2作爲自外部設備或系統（未顯示）中而存取周邊 111 =
在單一CPU系統100A以及10ΌΒ，CPU 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公浼） (請先閱讀背面之注意事項再填寫本頁)
-12- 408327 A7 __'137 五、發明説明（1〇 ) 1 ◦ 1乃係 ''主宰（master) 〃 ，該主宰藉由與操作系統以 及應用軟體之結合，而控制整體之系統1 0 0操作。另外 ，CPU執行包括數字以及文字處理之許多資料處理功能 ，產生圖形資料，以及執行整體系統之管理。C P U 1 ◦ 1可以是複雜指令集合電腦（C I S C )，例如英代 爾奔騰類別之微處理機，或是減少指令集合電腦_( R I S C)，例如I BM公司或摩托羅拉之PowerPC微處理 機，或是非常長指令字元（VL IW)機器。 C P U 1 〇 1經由C P U區域位址以及資料匯流排 1 0 2以及1 0 3而與系統1 〇 〇之其他部份相通訊，每 個匯流排可以是特殊匯流排或一般匯流排，如該技藝所爲 人知的。 經濟部中央標準局負工消费合作社印製 核心邏輯/記憶體控制器1 〇 5，在C P U 1 〇 1之 指引下’而經由匯流排1 0 7且/或匯流排橋1 〇 9而控 制在C P U 1 〇 1 ’系統記憶體1 〇 5，以及周邊j 〇 8 / 1 1 1之間的資料，位址，控制訊號以及指令間的交換 。雖然該核心邏輯/記憶體控制器1 〇 5允許工作自 CPU 1 〇 1轉移，以允許CPU 1 〇 1加入其他密集 CPU之工作’ CPU 1 0 1永可覆蓋核心邏輯/記憶體 控制器1 0 5以初始更高優先序工作之執行。.' 核心邏輯以及記憶體控制器乃廣泛地應用在資料處理 工業，包含該個人電腦（p c )工業，且其他選擇以及應 用對於熟知此技藝者乃眾所周知的。該記憶體控制器可以 是一分開裝置或組合至該相同晶片組以做爲核心邏輯。該 本紙乐尺度適用中國國家標準（CNS } Λ4規格（210X297公楚） -13- 408327 A7 B7 五、發明説明（1彳） 記憶體控制器一般係負責產生記憶體時脈以及控制訊號， 例如系統時脈（S C L K )，列位址閃燈（/ R A S )， 行位址閃燈（/ C A S )，讀取/寫入（R /W )，以及 觸排選擇。該記憶體控制器亦監視以及控制單元更新操作 。且，該記憶體控制器亦可具有一些位址產生能力，以存 取在記憶體中之頁序。 該核心邏輯一般由晶片組所組成，該邏輯具有一個或 更多一般係''位址以及系統控制密集的〃晶片以及一個或 多個一般係&資料密集"之晶片。另外，該該位址密集晶 片以位址匯流排1 0 3而與CPU 1 0 1相介面，且維護 該快取記憶體，該快取記憶體包含快取標籤，快取標籤之 集合結合以及其他對於確保快取一致性所需之其他資料。 此外，該位址密集晶片執行快取記憶體之"匯流排探測" 經濟部中央標準局負工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 並產生對於在系統記憶體或快取記憶體所需之控制訊號。 且，該位址密集晶片控制在該系統中之一般管理交易。該 資料密集晶片一般以資料匯流排而與C P U 1 〇 1相介面 ，並發出週期完成回應，且在該週期未完成時，選擇跳出 操作。該資料密集晶片亦仲裁匯流排1 0 2之資料路徑。 C P U 1 0 1可直接與核心邏輯/記憶體控制器 1 0 5相通訊 > 或經由外部（L 2 )快取記憶體1 0 4而 通訊。L 2快取記憶體1 0 4可作成如2 5 6 Kbyte之快速 SRAM裝置。通常，CPU1 〇 1亦維護上至1 6 Kbytes之快取記憶體（此處爲詳示）。 P C I匯流排橋，例如P C I匯流排橋1 0 9，對於 本紙張尺度適用中國國家標準（CNS ) A4说格（210 X 297公避） -14- 經濟部中央標準局員工消费合作社印製 408327 A7 ______B7五、發明説明（12 ) 此技藝亦屬習知。在傳統之P C，該C P U乃係整個匯流 排系統之匯流排主宰，且，因此，例如P C I匯流排橋 109之裝置乃係僕裝置，而在CPU之指令下操作。 周邊1 0 8/11 1可包含一顯示控制器，且附有框 架緩衝器，軟碟驅動控制器，磁碟驅動控制器，且/或數 據機等。 應注意的是，此處雖未顯示，本發明之原理亦可在此 技藝中所爲人知的多處理器裝置以及系統中執行。 圖二展示根據本發明之實施例所執行之動態隨機存取 記憶體（DRAM)裝置2 0 0之一個實施例。應注意的 是，該DRAM2 00可在系統1 00A或1 00B中而 作爲L 2快取記憶體1 〇 4或系統記憶體1 0 6而執行。 且，DRAM裝置2 0 0亦可作爲另一個記憶體，該 在圖1A以及1B中未顯示》 記憶體2 0 0包含'' η "個記憶體觸排或單元2 0 1 ，其中係一個整數。在圖二中，四個觸排201Α ，201Β，201C，以及201D之展示係爲了討論 用。.觸排之實際數目隨著應用而不同。特別是，所有觸排 2 0 1在列存取或/ R A S週期時，乃係作用的。整體列 指定者2 0 6使用預設數目之列位址位元，以選擇所要存 取之觸排。列解碼器2 0 4接著將其餘之列位址位元予以 解碼，以在DRAM存取時，在每個DRAM陣列中，同 步選取每個/RA S週期之一個列。 控制電路207自例如在系統1 00A或1 00B中 (請先閱讀背面之注意事項再填寫本莧) 訂
I " 本紙張尺度適用中國國家標隼（CNS ) A4現格（210X297公贽） -15- 經濟部中央標準局員工消費合作社印製 408327 at B7 五、發明説明（13 ) 之CPU 1 0 1或核心邏輯10 5之外部來源中，接收習 知DRAM控制訊號以及時脈。此訊號包含一同步時脈（ S C L K )，一列位址閃燈（/ r A S )，一行位址閃燈 (/ C A S )，讀取/寫入選擇（R/W)，以及一輸出 致能（/ Ο E )，以伴隨資料（D Q )以及位址（A d d ) 。在本發明之第一實施例中，位址輸入埠係根據習知之方 式而在時域中予以多工化，其中列位址以及行位址係依序 在相同之積體電路接腳而依序接收，且個別使用/R A S 以及/CAS而閘取至DRAM2 0 0。DRAM系統 2 0 0包含資料閛取2 0 9，作爲感應以及放大用之 DRAM感應放大器以及行解碼器2 0 5，資料匯流排 2 1 0以及適當的周邊電路。行位址經由行位址匯流排 2 1 1而轉移，而列位址經由列位址匯流排2 1 1而轉移 〇 位址閘取以及最近列讀取（L R R )比較電路2 1 3 ，乃比較位在位址埠所接收且以A d d 〇至A d d Y所表示之 作爲儲存現有列以及行位址之閘取。且，在電路2 1 3之 其他部份，乃係作爲儲存該最後列讀取（L R R )之高位 列位址位元（M S B )之閘取，以及作爲比較所儲存 L RR與現有列位址之高位位元（MS Β )之比較電路。 應注意，在所展示之實施例中，該最低位元列位址位 元係由整體列指定器2 0 6所處理，而最高位元列位址位 元係由多個觸排2 0 1所使用，以選擇記憶體單元之個別 列，其他之安排亦可簡易的實施。例如，給定數目之最高 本紙張尺度適用中國國家標隼（CNS > A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -16- A7 408327 B7 五、發明説明（14 ) 位元列位址位元可由整體列指定器2 0 6所使用’而其他 之低位元可由個別之列選擇操作所使用。且’亦可使用大 (請先閲讀背面之注意事項再填寫本頁) 或小印第安資料結構。 經濟部中央標準局員工消費合作社印製 圖三係強調所選觸排2 0 1之資料以及位址之路徑電 路的更詳細圖形。在觸排2 0 1中’係在稱爲Add 0至 A u Y之位址埠而以多工之方式而接收。該列位址位元乃 係在接著該S C LK訊號（未詳細展示在圖三）之 / R A S訊號緣，而閘取在列位址閘取3 0 1中。該較高 位元乃被供應至細粒列解碼器2 0 4 ’而較低位元乃被供 應至整體列指定器2 0 6 (未顯示在圖三中）°該來自前 (最後）之/RAS週期的較高列位址位元乃被轉移至最 後列讀取位址閘取3 0 2。比較電路3 0 3比較該閘取在 列位址閘取3 0 1中之較高列位置位元以及保持在閘取 3 ◦ 2中之最後讀取列位址。在每個/CAS週期中，一 個或更多個之行位址乃在位址谭A dd Q至A ddY中接收’ 而在每個/CAS訊號之下降緣時閘取至行位址閘取 3 0 4。列位址增加/減少更新控制電路在致能時，通過 DRAM單元陣列2 0 2之列而執行經由DRAM感應放 大之單元更新操作，而執行以下詳細的位址轉換。 在操作DRAM系統2 0 0之一個方法中，一列位址 乃係在存取操作時’第一個在位址接腳Add 0至AddY上 所接收。而在/ R A S之下降緣時，該較低位元之列位址 位元（在該四個觸排實施例，兩個較低位元）乃通過至整 體列指定器2 0 6 p該較高位元之其餘乃被閘取至每個觸 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公漦） -17- 經濟部中央標準局員工消費合作社印袋 408327 a? B7 五、發明説明（15 ) 排之每個列位址閘取3 0 1中。該荏前一個/ra S週期 時儲存在每個列位址閘取3 0 1中之較高位元，乃轉移至 對應LRR位址閘取3 0 2中。接著，DRAM單元陣列 2 ◦ 2之內容可根據眾所熟知之原理而被讀出或寫入。此 外，在DRAM單元陣列2 0 2中之記憶體單元可使用眾 所周知之技術而予以週期性的更新。 應注意，該選擇性的記憶體系統可根據本發明而執行 〇 在本發明之前一個實施例中，DRAM單元陣列 2 0 2之執行係使用多個如圖四所展示之記憶體單元 4 ◦ 0。記憶體單元4 0 0包含一個電晶體4 0 2以及一 個電容404。當摔作DRAM單元400時，在電容 4 0 4中之電荷（電子）之出現係表示邏輯0之値，在電 容4 0 4中之電荷（電子）之消失係表示邏輯1之値已儲 存在記憶體單元4 0 0中。其他也有許多決定結合在儲存 於電容中能量之邏輯値的方法，而爲熟知此技藝者所熟知 〇 傳統上，D R A Μ記憶體單元係以互相正交之列（字 元線或WL )或行（位元線或B L )之陣列所建構。多重 子陣列有時取代單一大陣列以簡短該字元或位元線’且藉 此，減少需要存取該記憶體單元之時間。當操作此 DRAM單元時，當選擇字元時，所有連接至該字元線之 如電晶體4 0 2之轉移裝置，乃被致能’且電荷轉移發生 在電容以及位元線之間。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） {請先閲讀背面之注項再填寫本頁)
-18 - 經濟.邵中央標準扃貞工消費合作社印製 A7 B7 五、發明説明（16) 且，在讀取或寫入操作之前，該位元線B L被充電至 預設之電壓Vb，該値係內部電力f共應以及接地電壓 之一半。應注意，在資料處理領域之其他預先充電之技術 亦可同樣執行。然後，爲讀取單元4 0 0 g所選擇之字 元線（在此例中爲WL )被升至Vdd電壓藉此開啓 電晶體4 0 2以及所有其他連接至位元線之^^ (此處未 顯示）。之後，資料感應以及放大經由執行以^定附在該 記憶體單元之邏輯値。 因爲反應記憶體單元値之電荷係儲存在電容4 0 4之 中，對於熟知此技藝者應瞭解，由於在電容4 0 4中之內 部電流逸失之故，該所儲存之電荷隨著時間而損耗，且傳 統DRAM裝置之單元保持時間，乃自數微秒至數百微秒 之範圍間。因此，週期性的更新操作乃係需要的，以在該 儲存於電容4 0 4之電荷掉落在臨界値之前，予以回復該 電荷，而使邏輯1値可與邏輯0値相區別。對於傳統 D RAM單兀;之更詳細討論'請參見由B.El-Kareli等人所著 ，而出版在固態技術，1997五月之"DRAM單元技 術之演進〃一書之第8 9至1 0 1頁，此處亦將參考。 如前所述，該顯示在圖四之DRAM單元，由於該位 元線（B L )必須在位在電容4 0 4再次被讀取之前，而 予以預充電。該預充電之操作需要至少一個時脈週期或者 更多。且，當該位元線正被預充電時，該位在DRAM記 憶體單元可能不被感應或存回。因此，一旦該相同之單元 被以接續而連續之操作時，記憶體單元4 0 0將不可及時 本紙張尺度適用中國國家榡準（CNS ) Μ規格（210X297公^ ' ~ -19- A& — (請先閲讀背面之注意事項再填疼本頁}
經濟部中央標準局員工消費合作社印製 408327 ΑΊ 五、發明説明（17 ) 提供所需之資料。而且，裝置存取單元4 0 0 ’在單元再 次被存取之前，而被迫等待需要預充電所需之時間。此外 ，當該位元線感應到儲存在電容4 0 4中之資料時，所有 其他列在相同之記憶體觸排中將不可存取。因爲該習知 DRAM單元之預充電以及更新之此種限制，該自 D R A Μ單元存取所需之時間實質上，係較自靜態記憶體 單元存取資料所需之時間爲長。 爲解決此習知D R A Μ單元所存在之出入時間之事件 ，如圖四所展示的，本發明實現一種低出入時間的 DRAM單元，該DRAM單元允許在連續時間週期中， 以非常低之出入時間，而存取該相同之動態記憶體單元* 因此，本發明之低出入時間D R A Μ單元模仿靜態記憶體 單元，而不需電力消耗或存在此種靜態單元之許多主動元 件。本發明藉由提供兩個獨立埠至該相同之儲存電容而實 現該低出入時間之D RAM單元。因爲該等璋係獨立的， 一個埠或線位元可被預充電，而其他埠或線位元執行感應 之操作。本發明之低出入時間DRAM單元以及其操作在 以下將詳述之。 請參考圖五’圖五展示一低出入時間DRAM單元 5 0 0。低出入時間DRAM單元5 〇 〇包含一存取電晶 體（開關）5 0 2，一存取電晶體（開關）5 0 4，以及 一個電容5 0 6。一個第一線位元，BL1，係連接至電 晶體5 0-2之一個第一端子。一個第一字元線，wl 1， 係連接至電晶體5 0 2之第二電極。電晶體5 〇 2之一個 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁)
-20- 408327 A7 ____ B7 五、發明説明（18 ) 第三電極係連接至電容5 〇 6之第—電極以及電晶體 504之第一電極。電容5 0 6之一個第二電極係連接至 —參考電壓。該參考電壓可以是V。。（一個最高正電壓） >VSS (接地電壓），或在其中間之中間電壓。電晶體 5 0 4之第二電極係連接至第二字元線WL 2。電晶體 5 0 4之第三電極連接至第二位元線B L 2。 經濟部中央標準局貝工消費合作社印聚 (請先閱讀背面之注意事項再填寫本頁) 當操作低出入時間DRAM單元5 0 0時，WL 1可 被致能以藉由在B L 1以及儲存電容5 0 6間之電荷分享 ’而將資料讀出或寫入至。當B L 1感應在記億體單元 5 〇 0中儲存有資料時，B L 2可被預充電以便接續之操 作。接著，在儲存在記憶體單元5 0 0中之資料被儲存在 電容5 0 6之後，任何分享B L 2之單元接著將備妥被感 應以及儲存，儘管該等單元係在相同之儲存陣列。有關預 充電，感應，儲存以及放大操作之其他詳細資訊，請參考 由L. White等人所出版，出版在1980 IEEE國際固 態電路會議之會刊_，a序刊X V I I :動態存取記憶體〃 ，此處將參考。此種對相同記憶體單元之連續存取對於習 知技藝而言不可行的，由於在習知軍元只提供一個位元線 ，以執行感應之操作，且該位元線必須在記憶體單元 5 0 0被正確讀取之前而被預充電。 疼鐵 wm 由於本發明之裝置對於存取記憶體單元5 0 需 在執行對於相同記憶體單元5 0 0之連續感應功元 線之預充電時之等待，因此，該存取單元之出入時^被 實質之減少。結果是，本發明具有低出入時間之記憶體單 本紙倀尺度適用中國國家標準（CNS ) Λ4規格（21〇X 297公釐1 ~™ -21 - 經濟部中央標準局貝工消費合作社印^ A7 __ B7 五、發明説明（彳9 ) 元5 0 〇可在連續時間週期內被存取，就如同靜態記憶體 單元5 0 〇被存取時一樣。然而，因爲在本發明記憶體單 元5 0 〇之位元線，在當其他操作在記憶體單元5 0 0執 行時，係正被預充電，因此，對於習知執行靜態記憶體操 作所需之電路結構係不需要的。因此，本發明之低出入時 間DRAM單元5 0 0可在較習知靜態記憶體單元5 0 0 所需之電力爲明顯爲少之下，有效.的執行靜態記憶體儲存 功能》 圖六提供本發明操作之時間圖。時脈訊號表示供應至 DRAM系統之系統時脈訊號，如同展示在圖二以及圖三 所示。當操作時，假設多個位址可使用在D RAM單元陣 列中之相同位元線而存取=因此，只有列位址被供應以存 取每個儲存在D RAM單元陣列中之連續値。藉由存取列 位址A，列位址B，之後列位址C，而使多個資料値可自 該DRAM單元陣列中存取。 在本發明之一個實施例中，稱爲列A之第一位址，可 藉由WL 1之發起而被存取，而使該儲存在電容5 0 6之 資料被轉移至第一位元線B L 1。當儲存在記憶體單元 5 0 0中之資料正被轉移至B L 1時，第二位元線B L 2 可被預充電，以在下一時間週期中有效。因此，當WL 2 訊號爲回應％列3"位址而發起時，資料可被自電容 506轉移至BL2。當資料正被轉移至BL2，B.L1 被預充電，使得儲存在電容5 0 6之資料可在當下一位址 被供應時，可再次被提取。因此，許多分享共同字元線（ 本紙張尺度適用中國國家榇準（CNS ) A4规格（210父297公釐) (請先閲讀背面之注意事項再填寫本頁) 衣. 訂 -22 - A7 B7 五、發明説明（20 ) W L 1或W L 2 )之位元、位元組或字元可被以在習知裝 置中不可實現之低出入時間而被存取。 在本發明中，對於所有DRAM單元所需之預充電操 作可被執行，但是存取記憶體之一個外部裝置在資料請求 以及資料存取之間，觀察到非常低之出入時間，由於使用 者不需等待如習知技藝中所需的等待預充電步驟。此外部 ''預充電時間限制"稱爲"T R P "。 應注意，圖六之時間圖展示本發明之一個實施例，其 中該記憶體單元5 0 0係根據下述規則而控制。根據這些 規則，當時脈訊號係在邏輯爲高之値時，WL 1可被發起 以存取儲存在記傳體單元5 0 0中之資料。另外，WL 2 經消去以允許B L 2充電。相反的，當時脈訊號被消去的 ，該WL 1訊號被消去以允許B L 1被預充電。另外，該 WL 2値可被發起，以存取儲存在記元5 0 0之電容 5 Q 6中之資料。此規則可經由邏輯電路以及狀態機器而 被執行。 經濟部中央標準局員工消費合作社印製 {請先閱讀背面之注意事項再填寫本頁) 藉由提供上述之適當控制，本發明之低出入時間記憶 體單元，可在未有明顯修改之下，而建構在包含同步 DRAM系統架構之DRAM系統架構中。事實上，根據 本發明之一實施例，只需對於記憶體單元結構的修改以及 只須爲存取記憶體單元結構所需之控制，以在現有之記憶 體系統架構下，實現本發明之觀念。該對於存取此種記憶 體單元結構所需之控制對於熟知此技藝者乃習知的’此處 將不詳述。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公；i ) -23 - 經濟部中央摞準局員工消費合作社印製 408327 A7 B7 五、發明説明（21 ) 圖七展示作爲本發明之低出入時間D R A Μ單元控制 操作之其他方法之時序圖。如圖七所示，假設該dram 系統2 0 0係兩個時脈之系統，其中WL 1以及B L 1 ’ 係對於第一時脈之作用狀態，經適當之作用’而存取儲存 在記憶體單元之資料。且，WL 2以及B L 2係對於第二 時脈之作用狀態，經適當之作用，而存取儲存在記憶體單 元之資料。該第一以及第二時脈可以是在相位之外，但並 不必須。在此二例中，該儲存在該相同之記憶體單元或存 取相同字元線之單元中之資料，可在連續之時脈週期中被 存取，如圖六所述^ 應注意，時脈1以及時脈2等時脈可在外部、內部或 兩者之組合而提供，並使用所熟知之相位鎖死回路技術。 此種時脈產生技術對於熟知此技藝者乃習知，因此，此處 將不詳述。 對於本發明之在DRAM系統中執行，以允許對於相 同記憶體單元或分享個別字元線之單元中，予以連續存取 資料之能力，本發明可使用在混合更新操作。此種混合更 新操作允許更新操作與讀出以及寫入之操作相同步的執行 ，該種執行對於習知前述之D R AM單元乃不可行^ 此外，允許低出入時間DRAM單元執行其中之系統 ，可被最佳化，以直線本發明之D R A Μ單元架構之優點 。請參考圖八所展示最佳化記憶體系統之D R A Μ單元。 圖八之記憶體系統8 0 0包含一個行位址解碼Α電路 8 0 2，多個感應放大器觸排A8 0 4，一個DRAM單 本紙張尺度適用中國國家標準{ CNS ) A4規格（2i〇X 297公麓） (請先閲讀背面之注$項再填寫本頁) 訂 # -24- 408327 A7 ________B7 五、發明説明（22 ) 元陣列8 0 6，一個列位址解碼電路8 0 8，多個感應放 大器觸排B 8 1 0，行位址解碼B電路8 1 2，以及控制 電路8,1 4。多個位置訊號被供應至每個行位址解碼A電 路80,2，多個感應放大器觸排804，控制電路8 14 ，行位址解碼B 8 1 2，以及多個感應放大器觸排 B 8 1 0。 經濟部中央標隼扃舅工消費合作社印製 (请先閲讀背面之注^K項再填寫本頁) 當操作時，控制電路8 1 4將位址訊號解碼，以供應 類位址增加，減少以及更新控制訊號至列位址解碼電路 8 0 8。此外，控制電路8 1 4提供控制信號至感應放大 器8 0 4以及8 1 0以選擇性地控制該感應操作。行位址 解碼A電路8 0 2係連接至多個感應放大器觸排A8 0 4 。該多個感應放大器8 0 4係連接至DRAM單元陣列 8 0 6，以感應供應在連接至DRAM單元陣列8 0 6之 位元線部份之資料。例如，多個感應放大器觸排A 8 0 4 可連接至DRAM單元陣列8 0 6以感應供應在奇數位元 線BL1，BL3…BLn等上之資料。相同的，多個感 應放大器觸排B 8 0 4可連接至DRAM單元陣列8 0 6 以經由偶數位元線BLO，BL2…BL (η— 1)等上 之資料行位址解碼Β電路係連接至多個感應放大器觸排 Β810。列位址解碼電路808係連接至DRAM單元 8 0 6，以經由WLm而供應多個字元線WL〇。 當圖八之記憶體系統8 0 0在操作時，相同之列解碼 電路8 0 8發起一個字元線，以存取儲存在DRAM單元 陣列8 0 6中之第一資料値。應注意，該位在DRAM單 本纸張尺度適用中國國家標準（CNS )八4規格（210X297公釐） -25- 408SS7 λ7 _ 五、發明説明（23 ) 元陣列8 0 6中之單元係作爲如本發明之一個實施例中之 本發明之低出入時間DRAM電路。藉由將感應放大器隔 離爲兩個或更多之部分，記憶體系統800，藉由實現具 有第一觸排感應放大器在其中充電之裝置，而對於本發明 之電路設計予以最佳化，而該第二觸排之感應放大器係選 擇性的感應。因此，由於整個觸排感應放大器之未在同一 時間，執行預充電或感應操作，而節省電力。且，該觸排 感應放大器可藉由使用單時脈時序策略或前述之雙時脈時 序策略，而保留在時間上之角色‘。 應注意，使用作爲形成多個感應放大器8 0 4以及 8 1 0之架構對熟知此技藝者，係屬習知，因此，此處將 不詳述。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖九展示低出入時間DRAM單元之陣列9 0 0，該 係根據圖八之記憶體系統而執行。再次，應注意，該奇數 之位元線係被供應至第一觸排感應放大器，而該有數位元 線係被供應至第二觸排感應放大器。應注意，此種在位元 線間之分割並非必須，旦夕經展示以實現本發明之一個實 施例。 圖十展示本發明之記憶體單元之另一個實施例。圖十 展示一個多重埠之記憶體單元1 0 0 0。記憶體單元 1000包含一個電容1 002，一個電晶體1004， 一個電積體1 0 0 6，一個電積體1 0 0 8以及電積體 1010。第一位元線BL1係連接至電晶體1004之 第一電極。第一字元線WL 1係連接至電晶體1 0 0 4之 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公兹.） 經濟部中央標率局貝工消费合作社印製 Α7 Β7 五、發明説明（24) 第二電極。電晶體1 0 0 4之第三電極係連接至電晶體 1006，電晶體1008 ’電晶體101 ◦’電容 1 0 0 2之第一電極。電容1 〇 〇 2之第二電極係連接至 例如參考接地電壓之參考電壓。定晶體10 ·0 6之第二電 極係連接至第二資源線双1^ 2 °電晶體1 0 0 6之第三電 極係連接至第二位元線16 L 2 °電晶體1 0 0 8之第二電 極係連接至第三字元線冗1 3 °電晶體1 0 0 8之第三電 極係連接至字元線WL 4 °電晶體1 〇 1 〇之第三電極係 連接至第四位元線B L 4 ° 在多重場記億體單元1 〇 〇 〇中’該相同之記億體單 元可連續使用四個不同埠而被存取。此外，應注意’該展 示在圖十之多重埠記億體單元可經修改以具有額外或較少 之存取電晶體，例如電晶體1 0 0 4至1 0 1 0 °此種在 相同記憶體陣列之多重埠"陣巧，可以較習知D R A M 單元較少之時間，而執行數學以及邏輯之操作。 雖然本發明之低出入時間DRAM單元係動態電路， 該單元模擬靜態記憶體單元之功能。藉由供應多個埠’更 新操作可被"隱藏〃，且不導致出入時間之增加。此外’ 任何在記憶體之位址可在對於相同單元之先前存取之緊接 之後的時脈週期而被存取，而不會有預充電之時間消耗。 假設此種低「出入時間D R A Μ單元係模擬靜態操作，本 發明之該低出入時間D R A Μ單元可被使用以取代靜態記 憶體驅動暫存器，在有關C P U、微控制器以及可被定址 之記憶體單元之內容的架構。本發明之低出入時間 本纸張尺度適用中國國家標準（CNS ) Α4規格< 210X297公# ) (請先閲讀背面之注意事項再填窝本頁)
-27 - A7 B7 408327 五、發明説明（25) (請先閲讀背面之注意事項再填寫本頁) DRAM單元具有習知靜態RAM之功能，且具有動態記 憶體單元之省電功能。且，因爲本發明之低出入時間 DRAM單元具有在一個位址上執行讀取之功能，而同時 寫入另一位址，本案對於例如圖形以及視頻框架緩衝器之 視覺資料更新，係具有強大功能》 經濟部中央標準局員工消費合作社印製 上述乃對於本發明之詳細描述。然而，對於熟知此技 藝者，可能有些額外之作法可加入。例如，本發明之 DRAM單元可在單獨之DRAM系統而實現，或在位在 矽上系統之單一晶片以著床記憶體邏輯，而被執行。應注 意’本發明之低出入時間DRAM單元，由於相同之處理 步驟可經使用以製造整個包含該記憶體結構之資料處理系 統，而使得特別適用於位在矽上系統之單一晶片。本發明 之低出入時間DRAM單元，藉由將資料以較高速度以及 較低電力’而精進效能。該低出入時間D RAM單元可製 作在如暫存器單元之中央處理單元，或取代在多重快取記 憶體系統之靜態R A Μ。此外，本發明之低出入時間 D RAM單元可應用在如進階D RAM以及單一晶片著床 記憶體以及類似於使用在靜態記憶體單元方式之邏輯等之 整體方案。_ 雖然，本發明及其優點已被詳述，應瞭解，對於多種 之改變、取代以及選擇仍係在以下所界定之所附申請專利 範圍之精神以及範圍內。 本紙張尺度適用中國國家標準（CNS ) Λ4^格（210X 297公楚） -28 -