TW406469B - Integrated semiconductor-circuit with at least two main power-supplies - Google Patents

Description

40β46£ A7 B7 五、發明説明（^ ) 本發明係關於一種具有至少二個互相獨立供電之主電 源的積體半導體電路，此二傾主電源之第一個是配置於 負載電路之負載-主電源，第二個是配置於驅動電路之 驅動器-主電源，其中每一個主電源各別具有接地分支（ 其含有接地導線）和供電分支（其含有供電導線）。 在數位半導體組件（例如，D R A Μ記億體組件）中通常較 高之時脈（c ] 〇 c k )頻率會強迫使半導體晶Η中所設置之 輸出驅動器總是有較短之切換時間。此種很短之切換時 間在切換時會造成電流尖波，其又造成半導體晶片之主 電源中電壓之波動，因此亦造成雜訊，這樣會損害半導 體晶片上所形成之數位電路之正常功能。為了排除這些 缺點，則試圖發展一種設置在半導體晶Η上之數位電路 使盡可能對雜訊過程不敏感，但其過程並非沒有速率上 之損失。此外，須尋求各輸出驅動電路（OCD = Off Chip Driver)供電所需之各値供電銷（Pins)，其當然需要各 別之電源，因此亦需要較高之電路需求。 本發明之目的是設計上述類型之積體半導體電路，待 別是半導體-D R A Μ -或-S D R A Μ -電路，其具有可在晶片上各 別被供電之驅動電路，其中由於電流尖波在此驅動電路 切換時不會有速率上之損失，因此可大大地使雜訊減少。 上述目的是藉由申請專利範圍第1項之積體半導體電 路來達成。 依據本發明之原理而設有一種平衡電路，其選擇性地 使至少二個主電源之接地分支及/或供電分支互相電性 -3 - 本紙張尺度適州十闼國家標隼（CNS ) Α4規格（210X29·；公釐〉 ---„------装------1Τ------.^ ("先閱讀背面之注意事項再域寫本頁) A7 40646 £ B7 經沪部中^打^-^m-7·消於合作私卬來 五、發明説明 ( > ) 1 1 m 合 〇 此 種 平 衝 電 路 可 適 當 地 具 有 一 種 邏 輯 電 路 9 其 以 1 1 一 預 定 之 邏 輯 值 (邏輯1 或 邏 輯 〇 ) 來 測 得 至 少 二 個 主 電 源 1 I 中 之 —· 之 負 載 且 控 制 同 一 樣 是 設 置 在 此 一 平 衡 電 路 中 之 % 1 1 m 合 元 件 以 便 與 至 少 二 値 主 電 源 之 接 志 分 支 及 / 或 供 電 閱 1 I 讀 1 分 支 電 性 相 連 接 以 作 為 對 主 電 源 之 反 應 〇 背 1 I 之 1 由 配 置 在 半 導 體 fjtA 晶 Η 上 之 負 載 電 路 讀 出 邏 輯 1， 則 意 1 I 驅 動 電 路 .A. 承 受 由 正 電 源 電 位 來 之 負 載 〇 若 所 讀 到 之 邏 事 項 1 1 再 1 1 輯 值 是 0， 則 驅 動 電 路 承 受 由 接 地 電 位 來 負 載 0 在 本 發 明 % 本 1 裝 之 半 導 體 電 路 中 > 在 邏 輯 1 被 讀 出 期 間 負 載 -主電源之 頁 1 I 接 地 電 位 (特定邏輯電路之接地電位）會 與 驅 動 器 -主電 1 1 源 之 接 地 電 位 (S 區動器- 電 路 之 接 地 電 位 )相連接且以此 1 I 種 方 式 而 保 持 穩 定 0 在 讀 出 邏 輯 值 0時， 則負載- 主 電 源 1 1 之 ΪΗ 電 源 電 位 m 與 驅 動 器 -主電源之正電源電位相連接 1 丁 1 〇 由 不 同 供 電 導 線 之 此 種 選 擇 性 的 連 接 方 式 9 則 負 載 1 I 電 路 之 供 電 導 線 上 之 雜 訊 可 大 大 地 降 低 0 1 1 在 本 發 明 之 較 佳 的 電 路 形 式 中 9 m 合 元 件 是 由 半 導 體 1 電 路 中 CJD 早 石 積 體 方 式 構 成 之 開 關 電 晶 體 所 構 成 〇 線 I 本 發 明 之 半 導 體 電 路 (其含有平衡電路）特 別 適 用 於 高 1 1 時 脈 頻 率 之 半 導 Bttb 體 電 路 ♦ 例 如 > 數 位 DRAM -記憶體組件 1 I 或 SD RAM- 半 導 體 組 件 0 1 I 本 發 明 以 下 將 依 據 圖 式 中 之 二 値 實 施 例 分 別 描 述 圖 式 1 1 簡 CJO 単 説 明 ： 1 I 第 1 圖 作 為 接 地 分 支 VS S和V SS Q之锅合用之平衡電路 1 1 的 電 路 圖 〇 - 4- 1 1 1 1 1 1 本紙張尺度適用十國國家標羋（CNS ) A4規格（210X 297公釐） 40 6 46 £ A7 B7 五、發明説明（4 ) 第2圖作為接地分支VSS和VSSQ以及供電分支VDD和 V D I) Q之網合用之另一平衡電路的電路圖。 第3圖依據本發明第2圖之電路所測得之電壓對間 之曲線圖，其偽用來解釋本發明之有利之功率。I 本發明第1圖中所示之第一實施例包括一個平衡電路 1，其是用來交替地使負載電路（數位式邏輯電路，其形 成在半導體晶片上，但在此画中未顯示）用之第一主電 源之接地分支V S S能與驅動電路（特別是輸出驅動器，其 在此圖中同樣是未顯示）用之第二主電源之接地分支VSSQ 相連接。平衡電路1具有一個邏輯電路，其具有二個反 相器3 , 4 ,在反相器之輪入端2此主電源之負載可測得一 種對應於邏輯1或邏輯9之電位價且因此可控制一耦合 元件5以便決定接地分支V S S和V S S Q是吝形成電性連接 。開關電晶體在此種實施形式中是一種η-通道-場效電 晶體。在所示之例子中，輸入端2例如是與半導體記億 體之互補導線c R Β 0相連接。ρ -通道-場效電晶體Ρ 〇 u t和 η -通道-場效電晶體Nout是串聯連接在VDDQ(第二主電源 之供電分支）和V S S Q之間，其中圖示之負載電路（電容器 7 )是連接在輸出節點6。 平衡電路1作用方式如下所述。當在輸入端2上測得 之位準值是邏輯1時（例如，由於自半導體晶Η上所配 置之記憶體電路之記憶體單胞讀出邏輯值1時），則電 晶體Ρ 〇 u t導通且使輸出端D Q與供電分支V D D Q相連接。 V D D Q -主電源因此會有負載巨因此發生波動現象。接地 本紙張尺度速州t囤國家椋準（CNS ) Λ4規格（210X297公釐） ---------装------ΐτ------.^ (誚先閱讀背面之注意事項再硝寫本頁) 406469 五、發明説明（4 ) 分支V S S Q在此情況中保持穩定，接地分支V S S因此能藉 由接地分支V S S Q而保持穩定。開關電晶體5導通且使V S S 和V S S Q相連接而達成此種目的。反之，若邏輯位準值9施 加於輸入端2 (其可能是由於自記億體單胞中讀出邏輯值 〇 )時，則接地分支V S S Q會發生強烈波動現象；這是因為 此時開關電晶體5會截止（0 f f ),分支V S S和V S S Q因此互相 隔離，接地分支VSSQ之波動現象不會傳送至分支VSS。 第2 _顯示本發明另一實施例之簡化的電路圖，其具 有一個平衡電路8以便選擇性地連接此二個主電源V S S 和VDD之分支。圖中設有二個耦合元件，它們是n -通路-場效電晶體9和ρ -通道-場效電晶體1 Q，其閘極端經由 反相器1 1而與輸入端丨2相連接。輸入端1 2例如是與記億 體組件之導線R D丨)相連接（與此相對的是第1圖之實施形 式中涉及互補之導線CRDD,卽，此處須考慮相對應之互 補之邏輯值）。P 〇 u t亦是一種p -通道-場效電晶體，N 〇 u t 是一種η-通道-場效電晶髏，OUT是電路8之輸出端；7是 電容器且是表示一種負載電路。符號13是表示分支VSS和 V D D之間的一種衰減電容器，其優點是可使分支V S S和V D D 互相保持穩定，其作用方式如下所逑。若在輸入端1 2測 得之邏輯位準值是1 (其可能是由半導體記億體晶Η上所 配置之記憶體電路之記億體單胞所讀取之邏輯值0 )，則 電晶體9截出（〇 f f ),電晶體1 0導通（ο η )。分支V D D與 V D I) Q相連接，在輸出端0 U Τ處此主要電源V S S Q會有負載 。在另一情況中若輸入端12施加邏輯值0(其可能是由記 本紙張尺度速川屮囤國家標隼（CNS ) Λ4規格（210X297公釐） ^私 訂 線 (辞先閲讀背面之注意事ίΛ再读ft?本頁) 406469 A7 B7 五、發明説明（厂） 憶體單胞所讀取之邏輯值1 ),則電晶體9道通，電晶體 1 〇截止：分支v S S是與分支V S S Q相連接，輸出端0 U T 9使主 電源V D I) Q有負載。 第3圖顯示由記憶體單胞讀取邏輯值1時第2圖所示 電路之電壓對時間之關傜圖。輸出端12上之信號RDD (在 此情況中是位於邏輯值〇處，主電源V D I) Q會有負載且會 波動，而主電源V S S Q相較之下仍保持穩定。在沒有加入 本發明之電路之倩況下，分支V 1) D和V S S上之電壓曲線是 如曲線14和15所示，其中電壓之波動振幅大約在300至400 m V之間，加入本發明之電路後，則波動值大約會減少2倍 (如曲線1G和17所示）。 ---------拍衣------1T------.^ ("先閱讀背面之注意事項再蛾's'c?本I ) 好浐部中决^4,-/:J负τ_消於合竹和印絮 -7 - 本紙张尺度適州屮围國家標隼（CNS ) Λ4規格（210X 297公釐） 40646^ 五、發明説明（t ) 明 説 號 符 考 参 路 件點 電端器元節器 衡入相合出容 平輸反耦輸電

0 13 11 11 · 1L 晶晶 g3lgBt f^nlr IpDT 效效 場場 I I 道道 通通 器 柑 反 器 容 電 減 衰 (誚先閱讀背面之注意事項再功艿本莨) .裳 線 本紙張尺度通州屮闹國家標準（CNS ) Λ4规格（210X297公袭）

Claims (1)

1. 六、申請專利範圍 苐87117317號”具有至少二個主電源之積體半導體電路”專 88年1月修 --—— 煩請委Μ明示，本案改請新型後是否較炅#5$ 經濟部中央橾牟局員工消费合作社印装 1. 一種積體半導體電路，其具有至少二锢互相獨立供電 之主電源，即，第一個是配屬於負載電路之負載_主 電源，第二艏是配屬於驅動電路之驅動器-主電源，每 一個主電源各別具有一個接地分支（VSS，VSSQ)其具有 接地導線以及一個供電分支（vdd,vddq)(其具有供電 導線），其特擻為·· 設有一個平衡電路（Π，其可使至少二値主電源之接 地分支（VSS.VSSQ)及/或供電分支（VDD,VDDQ)選擇性 地互相電性相連。 I.如申請專利範圍第1項之半導體電路，其中主電源之 供電分支（VDD.VDDQ)(以及相對應之接地分支（VSS, VSSQ)在半導體電路操作時會導致相同之電位。 3.如申請專利範圍第1或第2項之半導髏電路，其中平 衡電路（1)具有一锢邏輯電路，其以預定之邏輯值（邏 輯1或邏輯0 )來測得至少二値主電源中之一之負載且 因此可控制一偏同樣是設置在平衡電路（1)中之耦合 元件（5)以便在電性上連接至少二個主電源之接地分 支（VSS,VSSQ)及 / 或供電分支（VDD,VDDQ)e 如申請專利範圍第3項之半導體電路，其中耦合元件 (5)是由一個以單石方式積體化於半導體電路中而形成 之開關電晶體所構成。 5.如申請專利範圍第1或2項之半導體電路，其中此種 半導體電路是和一種具有較高時脈（clock)頻率之數位 半導體電路有關。 ' 本紙張尺度速用中國國家梂準（CNS ) A4规格< 210X297公釐） (請先閲讀背面之注意事項再填寫本頁) I . 訂 1· 六、申請專利範圍 苐87117317號”具有至少二個主電源之積體半導體電路”專 88年1月修 --—— 煩請委Μ明示，本案改請新型後是否較炅#5$ 經濟部中央橾牟局員工消费合作社印装 1. 一種積體半導體電路，其具有至少二锢互相獨立供電 之主電源，即，第一個是配屬於負載電路之負載_主 電源，第二艏是配屬於驅動電路之驅動器-主電源，每 一個主電源各別具有一個接地分支（VSS，VSSQ)其具有 接地導線以及一個供電分支（vdd,vddq)(其具有供電 導線），其特擻為·· 設有一個平衡電路（Π，其可使至少二値主電源之接 地分支（VSS.VSSQ)及/或供電分支（VDD,VDDQ)選擇性 地互相電性相連。 I.如申請專利範圍第1項之半導體電路，其中主電源之 供電分支（VDD.VDDQ)(以及相對應之接地分支（VSS, VSSQ)在半導體電路操作時會導致相同之電位。 3.如申請專利範圍第1或第2項之半導髏電路，其中平 衡電路（1)具有一锢邏輯電路，其以預定之邏輯值（邏 輯1或邏輯0 )來測得至少二値主電源中之一之負載且 因此可控制一偏同樣是設置在平衡電路（1)中之耦合 元件（5)以便在電性上連接至少二個主電源之接地分 支（VSS,VSSQ)及 / 或供電分支（VDD,VDDQ)e 如申請專利範圍第3項之半導體電路，其中耦合元件 (5)是由一個以單石方式積體化於半導體電路中而形成 之開關電晶體所構成。 5.如申請專利範圍第1或2項之半導體電路，其中此種 半導體電路是和一種具有較高時脈（clock)頻率之數位 半導體電路有關。 ' 本紙張尺度速用中國國家梂準（CNS ) A4规格< 210X297公釐） (請先閲讀背面之注意事項再填寫本頁) I . 訂 1· 40646 A8 B8 C8 D8 六、申請專利範圍 6. 如申請專利範圍第3項之半導體電路，其中此種半導 體電路是和一種具有較高時脈（cl〇ck)頻率之數位半導 體電路有關。 7. 如申請專利範圍第4項之半導體電路，其中此種半導 體電路是和一種具有較高時脈（clock)頻率之數位半導 體電路有關。 (請先閲讀背面之注意事項再V寫本頁) 裝. ,ιτ: 線 經濟部中央標準局員工消費合作社印袋 -10 - 本紙浪尺度適用中國國家揉準（CNS ) Α4洗格（210X297公釐）