JPH06291634A - Ｃｍｏｓ半導体集積回路 - Google Patents
Ｃｍｏｓ半導体集積回路Info
- Publication number
- JPH06291634A JPH06291634A JP5075915A JP7591593A JPH06291634A JP H06291634 A JPH06291634 A JP H06291634A JP 5075915 A JP5075915 A JP 5075915A JP 7591593 A JP7591593 A JP 7591593A JP H06291634 A JPH06291634 A JP H06291634A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- type transistor
- supply line
- circuit
- semiconductor integrated
- Prior art date
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Abstract
(57)【要約】
【目的】電源ピンより電気的に完全分離された複数の同
電位の電源線において、電源ノイズによる差電位によっ
て起る電源線間の貫通電流を防ぐ。 【構成】電源ピンより電気的に完全分離した同電位の電
源線Ｄ１，Ｄ２に、低しきい値電圧のＮ型トランジスタ
Ｑ５, Ｑ６による電源線バランス回路を設けることによ
り、同電位の電源線間の差電位を低しきい値電圧値に押
さえられ。回路構成上の問題による電源線間の貫通電流
をおさえ、回路の誤動作を防ぐ。
電位の電源線において、電源ノイズによる差電位によっ
て起る電源線間の貫通電流を防ぐ。 【構成】電源ピンより電気的に完全分離した同電位の電
源線Ｄ１，Ｄ２に、低しきい値電圧のＮ型トランジスタ
Ｑ５, Ｑ６による電源線バランス回路を設けることによ
り、同電位の電源線間の差電位を低しきい値電圧値に押
さえられ。回路構成上の問題による電源線間の貫通電流
をおさえ、回路の誤動作を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ半導体集積回
路に関し、特に電源ピンより完全分離された、複数の同
電位の電源線を有するＣＭＯＳ半導体集積回路に関す
る。
路に関し、特に電源ピンより完全分離された、複数の同
電位の電源線を有するＣＭＯＳ半導体集積回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ半導体集積回路は、低消費電力
が特徴であるが、近年、メモリやマイコンに見られるよ
うに、大容量・多機能化が進むにつれ、消費電力・電源
ノイズは増加する傾向にある。電源ノイズは、半導体集
積回路の誤動作につながるため、電源ピンを増設するな
どの対策を施している。
が特徴であるが、近年、メモリやマイコンに見られるよ
うに、大容量・多機能化が進むにつれ、消費電力・電源
ノイズは増加する傾向にある。電源ノイズは、半導体集
積回路の誤動作につながるため、電源ピンを増設するな
どの対策を施している。
【０００３】従来、複数の電源系を有するＣＭＯＳ半導
体集積回路の一例は、図４で示すように、電源Ｄ１で構
成されたＰ型トランジスタＱ１とＮ型トランジスタＱ２
のインバータ回路ＩＮＶと、電源線Ｄ２で構成されたＰ
型トランジスタＱ３とＮ型トランジスタＱ４のデータト
ランスファ回路ＤＴで構成されている。また、上述した
トランジスタＱ１〜Ｑ４は、通常のしきい値電圧（０．
７Ｖ程度）のトランジスタである。
体集積回路の一例は、図４で示すように、電源Ｄ１で構
成されたＰ型トランジスタＱ１とＮ型トランジスタＱ２
のインバータ回路ＩＮＶと、電源線Ｄ２で構成されたＰ
型トランジスタＱ３とＮ型トランジスタＱ４のデータト
ランスファ回路ＤＴで構成されている。また、上述した
トランジスタＱ１〜Ｑ４は、通常のしきい値電圧（０．
７Ｖ程度）のトランジスタである。
【０００４】次に、この回路の動作例を図５のタイミン
グチャートを参照して説明する。初期状態は、電源線Ｄ
１・Ｄ２ともに５Ｖ、Ｐ型トランジスタＱ１とＮ型トラ
ンジスタＱ２で構成されたインバータ回路ＩＮＶの入力
信号Ｇ１は０Ｖ（以下ＬＯＷレベルと記す）、出力信号
０１は５Ｖ（以下ＨＩＧＨレベルと記す）。データトラ
ンスファ回路ＤＴのＰ型トランジスタＱ３のゲート信号
Ｇ２はＬＯＷレベル固定、Ｎ型トランジスタＱ４のゲー
ト信号Ｇ３はＨＩＧＨレベルと固定する。この状態では
データトランスファ回路ＤＴはＯＮ状態となりインバー
タ回路ＩＮＶでの出力信号Ｏ１は、データ・トランスフ
ァ回路の出力Ｏ２に伝達することになる。
グチャートを参照して説明する。初期状態は、電源線Ｄ
１・Ｄ２ともに５Ｖ、Ｐ型トランジスタＱ１とＮ型トラ
ンジスタＱ２で構成されたインバータ回路ＩＮＶの入力
信号Ｇ１は０Ｖ（以下ＬＯＷレベルと記す）、出力信号
０１は５Ｖ（以下ＨＩＧＨレベルと記す）。データトラ
ンスファ回路ＤＴのＰ型トランジスタＱ３のゲート信号
Ｇ２はＬＯＷレベル固定、Ｎ型トランジスタＱ４のゲー
ト信号Ｇ３はＨＩＧＨレベルと固定する。この状態では
データトランスファ回路ＤＴはＯＮ状態となりインバー
タ回路ＩＮＶでの出力信号Ｏ１は、データ・トランスフ
ァ回路の出力Ｏ２に伝達することになる。
【０００５】
【発明が解決しようとする課題】上述した従来のＣＭＯ
Ｓ半導体集積回路は、電源線Ｄ１およびＤ２の電位レベ
ルが同電位の場合は、何ら問題はない。ところが、図６
のタイミングチャートの時刻Ｔのような電源ノイズによ
り電源線Ｄ２の電位レベルのみが電源線Ｄ１の電位レベ
ルより、通常のしきい値電圧（０．７Ｖ程度）以上降下
した場合、インバータ回路ＩＮＶで出力された出力信号
０１（ＨＩＧＨレベル）を受けるデータトランスファ回
路ＤＴのＰ型トランジスタＱ３のソースと、電源線Ｄ２
が供給されているＮウェルＮＷ１間のＰ−Ｎジャンクシ
ョンが順方向バイアスとなり、電源線Ｄ１から電源線Ｄ
２間で貫通電流を流し、転送データを破壊（ハザード）
させる問題点がある。
Ｓ半導体集積回路は、電源線Ｄ１およびＤ２の電位レベ
ルが同電位の場合は、何ら問題はない。ところが、図６
のタイミングチャートの時刻Ｔのような電源ノイズによ
り電源線Ｄ２の電位レベルのみが電源線Ｄ１の電位レベ
ルより、通常のしきい値電圧（０．７Ｖ程度）以上降下
した場合、インバータ回路ＩＮＶで出力された出力信号
０１（ＨＩＧＨレベル）を受けるデータトランスファ回
路ＤＴのＰ型トランジスタＱ３のソースと、電源線Ｄ２
が供給されているＮウェルＮＷ１間のＰ−Ｎジャンクシ
ョンが順方向バイアスとなり、電源線Ｄ１から電源線Ｄ
２間で貫通電流を流し、転送データを破壊（ハザード）
させる問題点がある。
【０００６】本発明の目的は、電源ピンより電気的に完
全分離された複数の同電位の電源線において、電源ノイ
ズによる差電位によって起る電源線間の貫通電流を防ぎ
回路の誤動作を防ぐことができるＣＭＯＳ半導体集積回
路を提供することにある。
全分離された複数の同電位の電源線において、電源ノイ
ズによる差電位によって起る電源線間の貫通電流を防ぎ
回路の誤動作を防ぐことができるＣＭＯＳ半導体集積回
路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のＣＭＯＳ半導体
集積回路は、電源ピンより電気的に完全分離した同電位
の電源線間に低しきい値電圧の２つのＭＯＳトランジス
タによる電源線バランス回路を設けたことである。
集積回路は、電源ピンより電気的に完全分離した同電位
の電源線間に低しきい値電圧の２つのＭＯＳトランジス
タによる電源線バランス回路を設けたことである。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示す回路図であ
る。電源線Ｄ１で構成されたＰ型トランジスタＱ１とＮ
型トランジスタＱ２のインバータ回路ＩＮＶと、電源線
Ｄ２で構成されたＰ型トランジスタＱ３とＮ型トランジ
スタＱ４のデータトランスファ回路ＤＴと低しきい値電
圧（０．５Ｖ）のＮ型トランジスタＱ５およびＱ６によ
る電源線バランス回路で構成されている。電源線バラン
ス回路は第１，第２のＮ型トランジスタＱ５，Ｑ６のソ
ース・ドレインは第１，第２電源線Ｄ１，Ｄ２に接続さ
れ、第１のＮ型トランジスタＱ５のゲートは電源線Ｄ１
に第２のＮ型トランジスタＱ６のゲートは電源線Ｄ２に
接続されている。また、上述したトランジスタＱ１〜Ｑ
４は、通常のしきい値電圧（０．７Ｖ程度）のトランジ
スタである。
説明する。図１は本発明の一実施例を示す回路図であ
る。電源線Ｄ１で構成されたＰ型トランジスタＱ１とＮ
型トランジスタＱ２のインバータ回路ＩＮＶと、電源線
Ｄ２で構成されたＰ型トランジスタＱ３とＮ型トランジ
スタＱ４のデータトランスファ回路ＤＴと低しきい値電
圧（０．５Ｖ）のＮ型トランジスタＱ５およびＱ６によ
る電源線バランス回路で構成されている。電源線バラン
ス回路は第１，第２のＮ型トランジスタＱ５，Ｑ６のソ
ース・ドレインは第１，第２電源線Ｄ１，Ｄ２に接続さ
れ、第１のＮ型トランジスタＱ５のゲートは電源線Ｄ１
に第２のＮ型トランジスタＱ６のゲートは電源線Ｄ２に
接続されている。また、上述したトランジスタＱ１〜Ｑ
４は、通常のしきい値電圧（０．７Ｖ程度）のトランジ
スタである。
【０００９】次に本発明の動作例を図２のタイミングチ
ャートを参照して説明する。初期状態は、電源線Ｄ１・
Ｄ２ともに５Ｖ。インバータ回路ＩＮＶの入力信号Ｇ１
はＬＯＷレベル、出力信号Ｏ１はＨＩＧＨレベル。デー
タトランスファ回路ＤＴのＰ型トランジスタＱ３のゲー
ト信号Ｇ２はＬＯＷレベル固定、Ｎ型トランジスタＱ４
のゲート信号Ｇ３はＨＩＧＨレベル固定とする。時刻Ｔ
に電源ノイズにより電源線Ｄ２の電位レベルのみが電源
線Ｄ１の電位レベルより、通常のしきい値電圧（０．７
Ｖ程度）以上降下した場合、電源線Ｄ１とＤ２間に配置
された電源線バランス回路は、低しきい値電圧のＮ型ト
ランジスタＱ５がＯＮ、Ｑ６がＯＦＦとなり電源線Ｄ１
と電源線Ｄ２の差電位は低しきい値電圧（０．５Ｖ程
度）に押さえられる。したがって、インバータ回路ＩＮ
Ｖで出力された出力信号Ｏ１を受けるデータトランスフ
ァ回路ＤＴのＰ型トランジスタＱ３のソースと、電源線
Ｄ２が供給されているＮウエルＮＷ１間のＰ−Ｎジャン
クションは、順方向バイアスにはいたらず、電源線Ｄ１
から電源線Ｄ２間の貫通電流は流れず、転送データの破
壊を防げる。
ャートを参照して説明する。初期状態は、電源線Ｄ１・
Ｄ２ともに５Ｖ。インバータ回路ＩＮＶの入力信号Ｇ１
はＬＯＷレベル、出力信号Ｏ１はＨＩＧＨレベル。デー
タトランスファ回路ＤＴのＰ型トランジスタＱ３のゲー
ト信号Ｇ２はＬＯＷレベル固定、Ｎ型トランジスタＱ４
のゲート信号Ｇ３はＨＩＧＨレベル固定とする。時刻Ｔ
に電源ノイズにより電源線Ｄ２の電位レベルのみが電源
線Ｄ１の電位レベルより、通常のしきい値電圧（０．７
Ｖ程度）以上降下した場合、電源線Ｄ１とＤ２間に配置
された電源線バランス回路は、低しきい値電圧のＮ型ト
ランジスタＱ５がＯＮ、Ｑ６がＯＦＦとなり電源線Ｄ１
と電源線Ｄ２の差電位は低しきい値電圧（０．５Ｖ程
度）に押さえられる。したがって、インバータ回路ＩＮ
Ｖで出力された出力信号Ｏ１を受けるデータトランスフ
ァ回路ＤＴのＰ型トランジスタＱ３のソースと、電源線
Ｄ２が供給されているＮウエルＮＷ１間のＰ−Ｎジャン
クションは、順方向バイアスにはいたらず、電源線Ｄ１
から電源線Ｄ２間の貫通電流は流れず、転送データの破
壊を防げる。
【００１０】また、第二の実施例としては、図３のよう
に電源線バランス回路のトランジスタをＰ型とＮ型、Ｐ
型とＰ型の組合わせでも同等の効果が期待でき、しきい
値電圧の調整で電源間の差電位を調整することができ
る。
に電源線バランス回路のトランジスタをＰ型とＮ型、Ｐ
型とＰ型の組合わせでも同等の効果が期待でき、しきい
値電圧の調整で電源間の差電位を調整することができ
る。
【００１１】
【発明の効果】以上説明したように本発明は、電源ピン
より電気的に完全分離した同電位の電源線間に低しきい
値電圧の２個のＭＯＳトランジスタによる電源線バラン
ス回路を設けることによって、同電位の電源間の差電位
を低しきい値電圧値に押さえられ、回路構成上の問題に
よる電源線間の貫通電流をおさえ、回路の誤動作ふ防ぐ
効果を有する。
より電気的に完全分離した同電位の電源線間に低しきい
値電圧の２個のＭＯＳトランジスタによる電源線バラン
ス回路を設けることによって、同電位の電源間の差電位
を低しきい値電圧値に押さえられ、回路構成上の問題に
よる電源線間の貫通電流をおさえ、回路の誤動作ふ防ぐ
効果を有する。
【図１】本発明の一実施例を示す回路図である。
【図２】一実施例の回路動作を説明するタイミングチャ
ートである。
ートである。
【図３】本発明の他の実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例の回路動作を説明するタイミングチャー
トである。
トである。
【図６】従来例の回路動作を説明するタイミングチャー
トである。
トである。
Ｑ１ インバータ回路ＩＮＶ用Ｐ型トランジスタ Ｑ２ インバータ回路ＩＮＶ用Ｎ型トランジスタ Ｑ３ データトランスファ回路ＤＴ用Ｐ型トランジス
タ Ｑ４ データトランスファ回路ＤＴ用Ｎ型トランジス
タ Ｑ５〜Ｑ７ 電源線バランス回路のＮ型トランジスタ Ｑ８〜Ｑ１０ 電源線バランス回路のＰ型トランジス
タ Ｄ１〜Ｄ２ 同電位の電源線 ＮＷ１〜ＮＷ２ Ｎウェル Ｇ１ インバータ回路ＩＮＶの入力信号 Ｇ２ データトランスファ回路ＤＴのＰ型トランジス
タのゲート信号 Ｇ３ データトランスファ回路ＤＴのＮ型トランジス
タのゲート信号 Ｏ１ インバータ回路ＩＮＶの出力信号 Ｏ２ データトランスファ回路ＤＴの出力信号
タ Ｑ４ データトランスファ回路ＤＴ用Ｎ型トランジス
タ Ｑ５〜Ｑ７ 電源線バランス回路のＮ型トランジスタ Ｑ８〜Ｑ１０ 電源線バランス回路のＰ型トランジス
タ Ｄ１〜Ｄ２ 同電位の電源線 ＮＷ１〜ＮＷ２ Ｎウェル Ｇ１ インバータ回路ＩＮＶの入力信号 Ｇ２ データトランスファ回路ＤＴのＰ型トランジス
タのゲート信号 Ｇ３ データトランスファ回路ＤＴのＮ型トランジス
タのゲート信号 Ｏ１ インバータ回路ＩＮＶの出力信号 Ｏ２ データトランスファ回路ＤＴの出力信号
Claims (4)
- 【請求項１】 複数の電源ピンを有するＣＭＯＳ半導体
集積回路において、電源ピンより完全に分離された同電
位の第１および第２の電源線と、低しきい値電圧の第
１，第２のＮ型トランジスタ、又はＮ型トランジスタと
Ｐ型トランジスタ、又は第１，第２のＰ型トランジスタ
よりなる電源線バランス回路とを有し、前記電源線バラ
ンス回路が前記第１および第２の電源線間に挿入されて
いることを特徴とするＣＭＯＳ半導体集積回路。 - 【請求項２】 電源線バランス回路が低しきい値電圧の
第１および第２のＮ型トランジスタよりなり、前記第１
および第２のＮ型トランジスタのソース・ドレインを第
１および第２電源線に接続し、第１Ｎ型トランジスタの
ゲートは第１電源線に、第２Ｎ型トランジスタのゲート
は第２電源線に接続したことを特徴とする請求項１記載
のＣＭＯＳ半導体集積回路。 - 【請求項３】 電源線バランス回路が低しきい値電圧の
Ｎ型トランジスタとＰ型トランジスタよりなり、前記Ｎ
型トランジスタおよびＰ型トランジスタのソース・ドレ
インを第１および第２電源線に接続し、前記Ｎ型トラン
ジスタおよびＰ型トランジスタのゲートは何れも第１電
源線に接続したことを特徴とする請求項１記載のＣＭＯ
Ｓ半導体集積回路。 - 【請求項４】 電源線バランス回路が低しきい値電圧の
第１および第２のＰ型トランジスタよりなり、前記第１
および第２のＰ型トランジスタのソース・ドレインを第
１および第２電源線に接続し、第１Ｐ型トランジスタの
ゲートは第１の電源線に第２Ｐ型トランジスタのゲート
は第２電源線に接続したことを特徴とする請求項１記載
のＣＭＯＳ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075915A JPH06291634A (ja) | 1993-04-01 | 1993-04-01 | Ｃｍｏｓ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075915A JPH06291634A (ja) | 1993-04-01 | 1993-04-01 | Ｃｍｏｓ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291634A true JPH06291634A (ja) | 1994-10-18 |
Family
ID=13590102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075915A Withdrawn JPH06291634A (ja) | 1993-04-01 | 1993-04-01 | Ｃｍｏｓ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926827A1 (de) * | 1997-11-20 | 1999-06-30 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit wenigstens zwei Versorgungsnetzen |
-
1993
- 1993-04-01 JP JP5075915A patent/JPH06291634A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926827A1 (de) * | 1997-11-20 | 1999-06-30 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit wenigstens zwei Versorgungsnetzen |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |