JP2003124794A - 半導体集積回路およびそれを用いた半導体装置 - Google Patents
半導体集積回路およびそれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 シーケンス制御回路および論理組合せ回路に
おけるリーク電流を削減する。 【解決手段】 所定のデータ処理を行う複数の論理組合
せ回路３〜５が低閾値のスイッチング機能を有する半導
体素子によって構成された論理回路ブロック２と、各論
理組合せ回路３〜５に対する電源電圧を所定のタイミン
グで制御し、論理回路ブロック２の半導体素子よりも高
閾値のスイッチング機能を有する半導体素子によって構
成されたシーケンス制御回路１とが設けられており、シ
ーケンス制御回路１には、論理回路ブロック２の各論理
組合せ回路３〜５に供給されるクロック信号の周波数に
基づいて、各論理組合せ回路３〜５に供給する電源電圧
を制御するレギュレータ１１が設けられている。
おけるリーク電流を削減する。 【解決手段】 所定のデータ処理を行う複数の論理組合
せ回路３〜５が低閾値のスイッチング機能を有する半導
体素子によって構成された論理回路ブロック２と、各論
理組合せ回路３〜５に対する電源電圧を所定のタイミン
グで制御し、論理回路ブロック２の半導体素子よりも高
閾値のスイッチング機能を有する半導体素子によって構
成されたシーケンス制御回路１とが設けられており、シ
ーケンス制御回路１には、論理回路ブロック２の各論理
組合せ回路３〜５に供給されるクロック信号の周波数に
基づいて、各論理組合せ回路３〜５に供給する電源電圧
を制御するレギュレータ１１が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、それぞれが所定の
データ処理を行う複数の論理回路ブロックと、各論理回
路ブロックに対して、所定のタイミングにてパワーダウ
ン処理を行うシーケンス制御回路とを有する半導体集積
回路およびそれを用いた半導体装置に関し、特に、論理
回路におけるリーク電流を削減するとともに、論理回路
ブロックとシーケンス制御回路とを積層して、ワンチッ
プ化した半導体集積回路およびそれを用いた半導体装置
に関する。
データ処理を行う複数の論理回路ブロックと、各論理回
路ブロックに対して、所定のタイミングにてパワーダウ
ン処理を行うシーケンス制御回路とを有する半導体集積
回路およびそれを用いた半導体装置に関し、特に、論理
回路におけるリーク電流を削減するとともに、論理回路
ブロックとシーケンス制御回路とを積層して、ワンチッ
プ化した半導体集積回路およびそれを用いた半導体装置
に関する。
【０００２】
【従来の技術】一般的な携帯機器は、通常、電池により
駆動されており、携帯機器には、形状の小型化および電
池に対する充電後の使用時間を延長するために、低電力
で駆動される半導体集積回路が内蔵されている。特開平
６−３５０４３５号公報には、このような半導体集積回
路の一例が開示されており、その半導体集積回路のブロ
ック図を図９に示す。尚、以下において、動作開始の閾
値電圧が高い場合を高閾値、低い場合を低閾値とする。
駆動されており、携帯機器には、形状の小型化および電
池に対する充電後の使用時間を延長するために、低電力
で駆動される半導体集積回路が内蔵されている。特開平
６−３５０４３５号公報には、このような半導体集積回
路の一例が開示されており、その半導体集積回路のブロ
ック図を図９に示す。尚、以下において、動作開始の閾
値電圧が高い場合を高閾値、低い場合を低閾値とする。
【０００３】図９に示す半導体集積回路は、それぞれが
所定のデータ処理等を行う３つの論理回路ブロック１１
１〜１１３と、各論理回路ブロック１１１〜１１３に対
して所定のタイミングでパワーダウン信号を発生するシ
ーケンス制御回路ブロック（シーケンサ）１０１と、外
部回路からのクロック信号を各論理回路ブロック１１１
〜１１３の論理組合せ回路１３１〜１３３に伝送するク
ロック端子１６０とを有している。
所定のデータ処理等を行う３つの論理回路ブロック１１
１〜１１３と、各論理回路ブロック１１１〜１１３に対
して所定のタイミングでパワーダウン信号を発生するシ
ーケンス制御回路ブロック（シーケンサ）１０１と、外
部回路からのクロック信号を各論理回路ブロック１１１
〜１１３の論理組合せ回路１３１〜１３３に伝送するク
ロック端子１６０とを有している。
【０００４】シーケンス制御回路ブロック（シーケン
サ）１０１には、低閾値のトランジスタ設けられてお
り、各論理回路ブロック１１１〜１１３のそれぞれの制
御回路１２１〜１２３に対して、パワーダウン信号を所
定のタイミングで供給する。
サ）１０１には、低閾値のトランジスタ設けられてお
り、各論理回路ブロック１１１〜１１３のそれぞれの制
御回路１２１〜１２３に対して、パワーダウン信号を所
定のタイミングで供給する。
【０００５】各論理回路ブロック１１１〜１１３は、そ
れぞれ同様の構成になっており、低閾値のＣＭＯＳトラ
ンジスタを有する論理組合せ回路１３１〜１３３と、各
論理組合せ回路１３１〜１３３とＶＤＤ（電源）との間
に設けられた高閾値のＰＭＯＳトランジスタ１４１〜１
４３と、各論理組合せ回路１３１〜１３３とＧＮＤ（接
地：アース）との間にそれぞれ設けられた高閾値のＮＭ
ＯＳトランジスタ１５１〜１５３と、高閾値のＰＭＯＳ
トランジスタ１４１〜１４３および高閾値のＮＭＯＳト
ランジスタ１５１〜１５３のＯＮ／ＯＦＦ動作の制御を
行う制御回路１２１〜１２３とをそれぞれ有している。
れぞれ同様の構成になっており、低閾値のＣＭＯＳトラ
ンジスタを有する論理組合せ回路１３１〜１３３と、各
論理組合せ回路１３１〜１３３とＶＤＤ（電源）との間
に設けられた高閾値のＰＭＯＳトランジスタ１４１〜１
４３と、各論理組合せ回路１３１〜１３３とＧＮＤ（接
地：アース）との間にそれぞれ設けられた高閾値のＮＭ
ＯＳトランジスタ１５１〜１５３と、高閾値のＰＭＯＳ
トランジスタ１４１〜１４３および高閾値のＮＭＯＳト
ランジスタ１５１〜１５３のＯＮ／ＯＦＦ動作の制御を
行う制御回路１２１〜１２３とをそれぞれ有している。
【０００６】高閾値の各ＰＭＯＳトランジスタ１４１〜
１４３は、ソース端子がＶＤＤに接続され、ゲート端子
およびドレイン端子は、制御回路１２１〜１２３および
論理組合せ回路１３１〜１３３にそれぞれ接続されてい
る。高閾値の各ＮＭＯＳトランジスタ１５１〜１５３
は、ドレイン端子が論理組合せ回路１３１〜１３３に接
続され、ゲート端子およびソース端子は、制御回路１２
１〜１２３およびＧＮＤにそれぞれ接続されている。
１４３は、ソース端子がＶＤＤに接続され、ゲート端子
およびドレイン端子は、制御回路１２１〜１２３および
論理組合せ回路１３１〜１３３にそれぞれ接続されてい
る。高閾値の各ＮＭＯＳトランジスタ１５１〜１５３
は、ドレイン端子が論理組合せ回路１３１〜１３３に接
続され、ゲート端子およびソース端子は、制御回路１２
１〜１２３およびＧＮＤにそれぞれ接続されている。
【０００７】このような構成により、図９に示す半導体
集積回路のシーケンス制御回路ブロック１０１は、所定
のタイミングにて各制御回路１２１〜１２３にパワーダ
ウン信号を出力する。シーケンス制御回路ブロック１０
１から所定のタイミングで出力されたパワーダウン信号
は、各論理回路ブロック１１１〜１１３の制御回路１２
１〜１２３にそれぞれ入力されると、制御回路１２１〜
１２３から高閾値のＰＭＯＳトランジスタ１４１〜１４
３および高閾値のＮＭＯＳトランジスタ１５１〜１５３
のそれぞれのゲート端子にそれぞれ所定の信号が入力さ
れる。所定の信号が入力された高閾値の各ＰＭＯＳトラ
ンジスタ１４１〜１４３および高閾値の各ＮＭＯＳトラ
ンジスタ１５１〜１５３は、それぞれＯＦＦ状態とな
り、論理組合せ回路１３１〜１３３がそれぞれパワーダ
ウン状態になる。
集積回路のシーケンス制御回路ブロック１０１は、所定
のタイミングにて各制御回路１２１〜１２３にパワーダ
ウン信号を出力する。シーケンス制御回路ブロック１０
１から所定のタイミングで出力されたパワーダウン信号
は、各論理回路ブロック１１１〜１１３の制御回路１２
１〜１２３にそれぞれ入力されると、制御回路１２１〜
１２３から高閾値のＰＭＯＳトランジスタ１４１〜１４
３および高閾値のＮＭＯＳトランジスタ１５１〜１５３
のそれぞれのゲート端子にそれぞれ所定の信号が入力さ
れる。所定の信号が入力された高閾値の各ＰＭＯＳトラ
ンジスタ１４１〜１４３および高閾値の各ＮＭＯＳトラ
ンジスタ１５１〜１５３は、それぞれＯＦＦ状態とな
り、論理組合せ回路１３１〜１３３がそれぞれパワーダ
ウン状態になる。
【０００８】このように、図９に示す半導体集積回路で
は、低閾値のＣＭＯＳトランジスタを有する論理組合せ
回路と電源との間に高閾値のＰＭＯＳトランジスタが設
けられており、この論理組合せ回路とＧＮＤとの間に高
閾値のＮＭＯＳトランジスタが設けられて、これらの高
閾値のＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タをＯＦＦ状態にすることにより、論理組合せ回路のパ
ワーダウンを行っている。
は、低閾値のＣＭＯＳトランジスタを有する論理組合せ
回路と電源との間に高閾値のＰＭＯＳトランジスタが設
けられており、この論理組合せ回路とＧＮＤとの間に高
閾値のＮＭＯＳトランジスタが設けられて、これらの高
閾値のＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タをＯＦＦ状態にすることにより、論理組合せ回路のパ
ワーダウンを行っている。
【０００９】図９に示す半導体集積回路では、論理組合
せ回路を有する複数の論理回路をブロック化して、各論
理回路ブロック１１１〜１１３に、それぞれのブロック
毎にパワーダウン制御手段を設けるとともに、各論理回
路ブロック１１１〜１１３内のそれぞれの論理組合せ回
路１３１〜１３３のパワーダウンを選択的に制御するシ
ーケンサであるシーケンス制御回路ブロック１０１が設
けられている。
せ回路を有する複数の論理回路をブロック化して、各論
理回路ブロック１１１〜１１３に、それぞれのブロック
毎にパワーダウン制御手段を設けるとともに、各論理回
路ブロック１１１〜１１３内のそれぞれの論理組合せ回
路１３１〜１３３のパワーダウンを選択的に制御するシ
ーケンサであるシーケンス制御回路ブロック１０１が設
けられている。
【００１０】これにより、図９に示す半導体集積回路で
は、シーケンス制御回路ブロック１０１により各論理回
路ブロック１１１〜１１３のパワーダウンが選択的に制
御され、各論理回路ブロック１１１〜１１３がそれぞれ
データ処理等の動作を行う際に、データ処理を行う必要
のない他の論理回路ブロックを選択的にパワーダウンさ
せることができる。この結果、このような半導体集積回
路およびそれを用いた装置では、動作時に、回路動作に
影響を与えることなく、消費電力を低減することができ
る。
は、シーケンス制御回路ブロック１０１により各論理回
路ブロック１１１〜１１３のパワーダウンが選択的に制
御され、各論理回路ブロック１１１〜１１３がそれぞれ
データ処理等の動作を行う際に、データ処理を行う必要
のない他の論理回路ブロックを選択的にパワーダウンさ
せることができる。この結果、このような半導体集積回
路およびそれを用いた装置では、動作時に、回路動作に
影響を与えることなく、消費電力を低減することができ
る。
【００１１】図１０は、図９における各論理回路ブロッ
ク１１１〜１１３の制御回路１２１〜１２３が、それぞ
れ直列接続された２個のインバータから成る一例を示す
半導体集積回路のブロック図である。論理回路ブロック
１１１〜１１３の制御回路は、インバータ１６４および
１７１、インバータ１６５および１７２、インバータ１
６６および１７３の直列接続から成るそれぞれの回路で
構成されている。各論理回路ブロック１１１〜１１３の
制御回路の１段目のインバータ１７１〜１７３の入力端
子には、シーケンス制御回路ブロック１０１からの制御
線２０１〜２０３がそれぞれ接続されている。
ク１１１〜１１３の制御回路１２１〜１２３が、それぞ
れ直列接続された２個のインバータから成る一例を示す
半導体集積回路のブロック図である。論理回路ブロック
１１１〜１１３の制御回路は、インバータ１６４および
１７１、インバータ１６５および１７２、インバータ１
６６および１７３の直列接続から成るそれぞれの回路で
構成されている。各論理回路ブロック１１１〜１１３の
制御回路の１段目のインバータ１７１〜１７３の入力端
子には、シーケンス制御回路ブロック１０１からの制御
線２０１〜２０３がそれぞれ接続されている。
【００１２】図１０に示す半導体集積回路では、シーケ
ンス制御回路ブロック１０１からＨＩＧＨレベルの出力
信号が各制御線２０１〜２０３をそれぞれ介して、各論
理回路ブロック１１１〜１１３のインバータ１７１〜１
７３にそれぞれ入力されると、高閾値の各ＰＭＯＳトラ
ンジスタ１４１〜１４３のゲート端子には、ＨＩＧＨレ
ベルの信号がそれぞれ入力され、高閾値の各ＮＭＯＳト
ランジスタ１５１〜１５３のゲート端子には、ＬＯＷレ
ベルの信号がそれぞれ入力される。この結果、高閾値の
ＰＭＯＳトランジスタ１４１〜１４３および高閾値のＮ
ＭＯＳトランジスタ１５１〜１５３は、それぞれＯＦＦ
状態となり、論理組合せ回路１３１〜１３３がそれぞれ
パワーダウンされる。
ンス制御回路ブロック１０１からＨＩＧＨレベルの出力
信号が各制御線２０１〜２０３をそれぞれ介して、各論
理回路ブロック１１１〜１１３のインバータ１７１〜１
７３にそれぞれ入力されると、高閾値の各ＰＭＯＳトラ
ンジスタ１４１〜１４３のゲート端子には、ＨＩＧＨレ
ベルの信号がそれぞれ入力され、高閾値の各ＮＭＯＳト
ランジスタ１５１〜１５３のゲート端子には、ＬＯＷレ
ベルの信号がそれぞれ入力される。この結果、高閾値の
ＰＭＯＳトランジスタ１４１〜１４３および高閾値のＮ
ＭＯＳトランジスタ１５１〜１５３は、それぞれＯＦＦ
状態となり、論理組合せ回路１３１〜１３３がそれぞれ
パワーダウンされる。
【００１３】また、図１１に示すように、各論理回路ブ
ロック１１１〜１１３にクロック信号を入力するクロッ
ク端子１６１〜１６３を論理回路ブロック１１１〜１１
３毎に分離して、各クロック端子１６１〜１６３から、
それぞれ対応する各論理回路ブロック１１１〜１１３
に、周波数の異なるクロック信号をそれぞれ供給するこ
ともできる。
ロック１１１〜１１３にクロック信号を入力するクロッ
ク端子１６１〜１６３を論理回路ブロック１１１〜１１
３毎に分離して、各クロック端子１６１〜１６３から、
それぞれ対応する各論理回路ブロック１１１〜１１３
に、周波数の異なるクロック信号をそれぞれ供給するこ
ともできる。
【００１４】
【発明が解決しようとする課題】しかしながら、前述の
ような構成の半導体集積回路装置では、次のような問題
がある。
ような構成の半導体集積回路装置では、次のような問題
がある。
【００１５】第１の問題は、シーケンサであるシーケン
ス制御回路ブロック１０１が複数の低閾値のトランジス
タを有しているために、この低閾値のトランジスタから
のリーク電流が増加することである。ここで、リーク電
流とは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジ
スタの一方がＯＦＦ状態の場合に、電源端子からＧＮＤ
に流れる電流であり、特に、ＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタの動作開始電圧が低い低閾値電
圧の場合、および、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いたＬＳＩの場合に、リーク
電流による消費電力の増加が顕著になる。
ス制御回路ブロック１０１が複数の低閾値のトランジス
タを有しているために、この低閾値のトランジスタから
のリーク電流が増加することである。ここで、リーク電
流とは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジ
スタの一方がＯＦＦ状態の場合に、電源端子からＧＮＤ
に流れる電流であり、特に、ＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタの動作開始電圧が低い低閾値電
圧の場合、および、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いたＬＳＩの場合に、リーク
電流による消費電力の増加が顕著になる。
【００１６】第２に、クロック端子６１〜６３に供給さ
れる外部回路からのクロック信号の周波数が低い場合、
各論理組合せ回路１３１〜１３３の電源電圧を低くして
も、回路動作に支障はないが、各論理組合せ回路１３１
〜１３３の電源電圧がそれぞれ一定値（ＶＤＤ）である
ために、論理組合せ回路１３１〜１３３の電源電圧を低
くできる場合に比べて、消費電流が増加するという問題
がある。
れる外部回路からのクロック信号の周波数が低い場合、
各論理組合せ回路１３１〜１３３の電源電圧を低くして
も、回路動作に支障はないが、各論理組合せ回路１３１
〜１３３の電源電圧がそれぞれ一定値（ＶＤＤ）である
ために、論理組合せ回路１３１〜１３３の電源電圧を低
くできる場合に比べて、消費電流が増加するという問題
がある。
【００１７】第３に、論理組合せ回路１３１〜１３３を
ＯＦＦ状態であるパワーダウン状態からパワー復帰状態
である動作状態に復帰する場合、各論理組合せ回路１３
１〜１３３の電源電圧をそれぞれＯＦＦにすると、各論
理組合せ回路１３１〜１３３は、電圧電源電圧をＯＦＦ
にする直前のＯＮ状態での動作状態を、それぞれ保持す
ることができないという問題がある。
ＯＦＦ状態であるパワーダウン状態からパワー復帰状態
である動作状態に復帰する場合、各論理組合せ回路１３
１〜１３３の電源電圧をそれぞれＯＦＦにすると、各論
理組合せ回路１３１〜１３３は、電圧電源電圧をＯＦＦ
にする直前のＯＮ状態での動作状態を、それぞれ保持す
ることができないという問題がある。
【００１８】本発明はこのような課題を解決するもので
あり、その目的は、シーケンス制御回路および論理組合
せ回路におけるリーク電流を削減し、論理組合せ回路が
パワー復帰状態の際に、パワーダウン状態になる前の動
作状態に復帰できる半導体集積回路およびそれを用いた
半導体装置を提供することにある。
あり、その目的は、シーケンス制御回路および論理組合
せ回路におけるリーク電流を削減し、論理組合せ回路が
パワー復帰状態の際に、パワーダウン状態になる前の動
作状態に復帰できる半導体集積回路およびそれを用いた
半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
は、それぞれが所定のデータ処理を行う複数の論理組合
せ回路を有し、各論理組合せ回路が低閾値のスイッチン
グ機能を有する半導体素子によって構成された論理回路
ブロックと、該論理回路ブロックの半導体素子よりも高
閾値のスイッチング機能を有する半導体素子によって構
成されており、各論理組合せ回路に対する電源電圧を所
定のタイミングで制御するシーケンス制御回路とを具備
し、該シーケンス制御回路は、該論理回路ブロックの各
論理組合せ回路に供給されるクロック信号の周波数に基
づいて、各論理組合せ回路に供給する電源電圧を制御す
るレギュレータが設けられていることを特徴とする。
は、それぞれが所定のデータ処理を行う複数の論理組合
せ回路を有し、各論理組合せ回路が低閾値のスイッチン
グ機能を有する半導体素子によって構成された論理回路
ブロックと、該論理回路ブロックの半導体素子よりも高
閾値のスイッチング機能を有する半導体素子によって構
成されており、各論理組合せ回路に対する電源電圧を所
定のタイミングで制御するシーケンス制御回路とを具備
し、該シーケンス制御回路は、該論理回路ブロックの各
論理組合せ回路に供給されるクロック信号の周波数に基
づいて、各論理組合せ回路に供給する電源電圧を制御す
るレギュレータが設けられていることを特徴とする。
【００２０】前記シーケンス制御回路は、前記論理回路
ブロックの各論理組合せ回路のデータを保持するととも
に、前記レギュレータに電源制御信号を供給するレジス
タが設けられている。
ブロックの各論理組合せ回路のデータを保持するととも
に、前記レギュレータに電源制御信号を供給するレジス
タが設けられている。
【００２１】前記シーケンス制御回路を構成する半導体
素子がＳＯＩプロセスによって形成されている。
素子がＳＯＩプロセスによって形成されている。
【００２２】前記シーケンス制御回路を構成する半導体
素子がバルクプロセスによって形成されている。
素子がバルクプロセスによって形成されている。
【００２３】前記シーケンス制御回路を構成する半導体
素子がバイポーラプロセスによって形成されている。
素子がバイポーラプロセスによって形成されている。
【００２４】前記論理回路ブロックにおける各論理組合
せ回路をそれぞれ構成する各半導体素子がＳＯＩプロセ
スによって形成されている。
せ回路をそれぞれ構成する各半導体素子がＳＯＩプロセ
スによって形成されている。
【００２５】本発明の半導体装置は、請求項１〜６のい
ずれかに記載の半導体集積回路を内蔵し、前記シーケン
ス制御回路および前記論理回路ブロックが１つのパッケ
ージに実装されていることを特徴とする。
ずれかに記載の半導体集積回路を内蔵し、前記シーケン
ス制御回路および前記論理回路ブロックが１つのパッケ
ージに実装されていることを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２７】図１は、本発明の第１の実施形態である半
導体集積回路のブロック図である。
導体集積回路のブロック図である。
【００２８】図１に示す半導体集積回路は、それぞれが
所定のデータ処理を行う３つの論理組合せ回路３〜５と
クロック端子６１〜６３とを有する論理回路ブロック２
と、レギュレータ１１を内蔵し、各論理組合せ回路３〜
５に対して所定のタイミングでパワーダウンを行うシー
ケンス制御回路（シーケンサ）１とを有している。
所定のデータ処理を行う３つの論理組合せ回路３〜５と
クロック端子６１〜６３とを有する論理回路ブロック２
と、レギュレータ１１を内蔵し、各論理組合せ回路３〜
５に対して所定のタイミングでパワーダウンを行うシー
ケンス制御回路（シーケンサ）１とを有している。
【００２９】シーケンス制御回路１は、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスにより形
成された閾値電圧が高い高閾値のスイッチング機能を有
する半導体素子（例えば、トランジスタ）によって構成
されており、レギュレータ１１が内蔵されている。シー
ケンス制御回路１の電源端子および接地端子は、第１の
電源電圧ＶＤＤ１およびＧＮＤ（接地）にそれぞれ接続
されている。シーケンス制御回路１に内蔵されたレギュ
レータ１１は、電源信号線１２ａ〜１４ａを介して、各
論理組合せ回路３〜５に第２の電源電圧１２〜１４をそ
れぞれ供給する。
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスにより形
成された閾値電圧が高い高閾値のスイッチング機能を有
する半導体素子（例えば、トランジスタ）によって構成
されており、レギュレータ１１が内蔵されている。シー
ケンス制御回路１の電源端子および接地端子は、第１の
電源電圧ＶＤＤ１およびＧＮＤ（接地）にそれぞれ接続
されている。シーケンス制御回路１に内蔵されたレギュ
レータ１１は、電源信号線１２ａ〜１４ａを介して、各
論理組合せ回路３〜５に第２の電源電圧１２〜１４をそ
れぞれ供給する。
【００３０】論理回路ブロック２は、ＳＯＩプロセスに
より形成された閾値電圧が低い低閾値のスイッチング機
能を有する半導体素子（例えば、トランジスタ）によっ
て、それぞれ構成された３つの論理組合せ回路３〜５を
有している。論理回路ブロック２の各論理組合せ回路３
〜５の電源端子には、電源信号線１２ａ〜１４ａがそれ
それ接続されており、レギュレータ１１からの第２の電
源電圧１２〜１４が電源信号線１２ａ〜１４ａを介して
それぞれ供給される。各論理組合せ回路３〜５の接地端
子は、ＧＮＤ（接地）にそれぞれ接続されている。各論
理組合せ回路３〜５の入力端子には、対応するクロック
端子６１〜６３を介して外部回路からのクロック信号が
それぞれ入力される。尚、各クロック端子６１〜６３に
は、それぞれ異なる周波数のクロック信号が供給されて
も良い。
より形成された閾値電圧が低い低閾値のスイッチング機
能を有する半導体素子（例えば、トランジスタ）によっ
て、それぞれ構成された３つの論理組合せ回路３〜５を
有している。論理回路ブロック２の各論理組合せ回路３
〜５の電源端子には、電源信号線１２ａ〜１４ａがそれ
それ接続されており、レギュレータ１１からの第２の電
源電圧１２〜１４が電源信号線１２ａ〜１４ａを介して
それぞれ供給される。各論理組合せ回路３〜５の接地端
子は、ＧＮＤ（接地）にそれぞれ接続されている。各論
理組合せ回路３〜５の入力端子には、対応するクロック
端子６１〜６３を介して外部回路からのクロック信号が
それぞれ入力される。尚、各クロック端子６１〜６３に
は、それぞれ異なる周波数のクロック信号が供給されて
も良い。
【００３１】次に、図１に示す半導体集積回路の動作を
説明する。図１に示す論理回路ブロック２の各論理組合
せ回路３〜５の入力端子には、それぞれのクロック端子
６１〜６３を介して、それぞれ異なる周波数のクロック
信号が入力される。これらの異なる周波数のクロック信
号に基づいて、シーケンス制御回路１のレギュレータ１
１から所定の電圧値を有する第２の電源電圧１２〜１４
がそれぞれの論理組合せ回路３〜５に供給される。この
結果、各論理組合せ回路３〜５は、無駄な電力を消費す
ることなく、効率の良いデータ処理等の動作を行うこと
ができる。
説明する。図１に示す論理回路ブロック２の各論理組合
せ回路３〜５の入力端子には、それぞれのクロック端子
６１〜６３を介して、それぞれ異なる周波数のクロック
信号が入力される。これらの異なる周波数のクロック信
号に基づいて、シーケンス制御回路１のレギュレータ１
１から所定の電圧値を有する第２の電源電圧１２〜１４
がそれぞれの論理組合せ回路３〜５に供給される。この
結果、各論理組合せ回路３〜５は、無駄な電力を消費す
ることなく、効率の良いデータ処理等の動作を行うこと
ができる。
【００３２】本発明の第１の実施形態の半導体集積回路
は、論理回路ブロック２の各論理組合せ回路３〜５が、
シーケンス制御回路１の半導体素子よりも閾値電圧の低
いそれぞれ低閾値のスイッチング機能を有する半導体素
子によって構成されており、低電圧での動作が可能にな
っている。この結果、シーケンス制御回路１に内蔵され
たレギュレータ１１から論理回路ブロック２の各論理組
合せ回路３〜５に供給される第２の電源電圧が、レギュ
レータ１１によって、低電圧に制御されることにより、
各論理組合せ回路３〜５のリーク電流が削減される。
は、論理回路ブロック２の各論理組合せ回路３〜５が、
シーケンス制御回路１の半導体素子よりも閾値電圧の低
いそれぞれ低閾値のスイッチング機能を有する半導体素
子によって構成されており、低電圧での動作が可能にな
っている。この結果、シーケンス制御回路１に内蔵され
たレギュレータ１１から論理回路ブロック２の各論理組
合せ回路３〜５に供給される第２の電源電圧が、レギュ
レータ１１によって、低電圧に制御されることにより、
各論理組合せ回路３〜５のリーク電流が削減される。
【００３３】また、レギュレータ１１は、クロック端子
６１〜６３より論理組合せ回路３〜５に供給されるクロ
ック信号の周波数に応じて、各論理組合せ回路３〜５に
対して、第２の電源電圧を選択的に供給する。例えば、
レギュレータ１１は、論理組合せ回路３〜５のいずれか
に供給されるクロック信号の周波数が低く、論理組合せ
回路３〜５のいずれかが低速動作の場合には、論理組合
せ回路３〜５のいずれかに第２の電源電圧１２〜１４と
して低電圧を供給し、論理組合せ回路３〜５いずれかに
供給されるクロック信号の周波数が高く、論理組合せ回
路３〜５のいずれかが高速動作の場合には、論理組合せ
回路３〜５のいずれかに第２の電源電圧１２〜１４とし
て高電圧を供給する。さらに、論理組合せ回路３〜５の
いずれかにクロック信号が供給されず、論理組合せ回路
３〜５のいずれかがＯＦＦ状態の場合には、論理組合せ
回路３〜５のいずれかに第２の電源電圧１２〜１４とし
て０（Ｖ）を供給する。これにより、レギュレータ１１
は、出力信号である第２の電源電圧１２〜１４をそれぞ
れの論理組合せ回路３〜５に対して、それぞれ異なる電
圧値を選択的に供給できるように構成されている。
６１〜６３より論理組合せ回路３〜５に供給されるクロ
ック信号の周波数に応じて、各論理組合せ回路３〜５に
対して、第２の電源電圧を選択的に供給する。例えば、
レギュレータ１１は、論理組合せ回路３〜５のいずれか
に供給されるクロック信号の周波数が低く、論理組合せ
回路３〜５のいずれかが低速動作の場合には、論理組合
せ回路３〜５のいずれかに第２の電源電圧１２〜１４と
して低電圧を供給し、論理組合せ回路３〜５いずれかに
供給されるクロック信号の周波数が高く、論理組合せ回
路３〜５のいずれかが高速動作の場合には、論理組合せ
回路３〜５のいずれかに第２の電源電圧１２〜１４とし
て高電圧を供給する。さらに、論理組合せ回路３〜５の
いずれかにクロック信号が供給されず、論理組合せ回路
３〜５のいずれかがＯＦＦ状態の場合には、論理組合せ
回路３〜５のいずれかに第２の電源電圧１２〜１４とし
て０（Ｖ）を供給する。これにより、レギュレータ１１
は、出力信号である第２の電源電圧１２〜１４をそれぞ
れの論理組合せ回路３〜５に対して、それぞれ異なる電
圧値を選択的に供給できるように構成されている。
【００３４】尚、各論理組合せ回路３〜５が動作する際
に、レギュレータ１１から各論理組合せ回路３〜５にそ
れぞれ供給される駆動電圧と、クロック信号の周波数と
の関係を図７に示す。図７の横軸は、周波数（ｆ１＜ｆ
２）を示し、縦軸は、駆動電圧（Ｖ１＜Ｖ２）を示す。
図７より、駆動電圧とクロック信号の周波数とは、比例
関係を示し、クロック信号の周波数（ｆ１）が低い場合
は、駆動電圧（Ｖ１）を低く、クロック信号の周波数
（ｆ２）が高い場合は、駆動電圧（Ｖ２）を高く設定す
れば良い。これにより、クロック端子６１〜６３に供給
されるクロック信号の周波数に応じて、各論理組合せ回
路３〜５に供給するそれぞれの駆動電圧は、一義的に設
定される。
に、レギュレータ１１から各論理組合せ回路３〜５にそ
れぞれ供給される駆動電圧と、クロック信号の周波数と
の関係を図７に示す。図７の横軸は、周波数（ｆ１＜ｆ
２）を示し、縦軸は、駆動電圧（Ｖ１＜Ｖ２）を示す。
図７より、駆動電圧とクロック信号の周波数とは、比例
関係を示し、クロック信号の周波数（ｆ１）が低い場合
は、駆動電圧（Ｖ１）を低く、クロック信号の周波数
（ｆ２）が高い場合は、駆動電圧（Ｖ２）を高く設定す
れば良い。これにより、クロック端子６１〜６３に供給
されるクロック信号の周波数に応じて、各論理組合せ回
路３〜５に供給するそれぞれの駆動電圧は、一義的に設
定される。
【００３５】さらに、従来の半導体集積回路では、シー
ケンス制御回路１０１が低閾値のトランジスタを有して
いるのに対し、本発明の第１の実施形態の半導体集積回
路では、シーケンス制御回路１が高閾値のスイッチング
機能を有する半導体素子によって構成されているため
に、シーケンス制御回路１のリーク電流を削減できると
ともに、シーケンス制御回路１がレギュレータ１１を用
いて、論理回路ブロック２の駆動電圧である第２の電源
電圧の供給を制御することにより、論理回路ブロック２
のリーク電流も削減することができる。
ケンス制御回路１０１が低閾値のトランジスタを有して
いるのに対し、本発明の第１の実施形態の半導体集積回
路では、シーケンス制御回路１が高閾値のスイッチング
機能を有する半導体素子によって構成されているため
に、シーケンス制御回路１のリーク電流を削減できると
ともに、シーケンス制御回路１がレギュレータ１１を用
いて、論理回路ブロック２の駆動電圧である第２の電源
電圧の供給を制御することにより、論理回路ブロック２
のリーク電流も削減することができる。
【００３６】したがって、本実施形態の半導体集積回路
では、シーケンス制御回路１および論理回路ブロック２
の両方のリーク電流の削減を行うために、従来の半導体
集積回路に対して、大幅なリーク電流の抑制が可能とな
る。
では、シーケンス制御回路１および論理回路ブロック２
の両方のリーク電流の削減を行うために、従来の半導体
集積回路に対して、大幅なリーク電流の抑制が可能とな
る。
【００３７】図２に示す半導体集積回路は、シーケンス
制御回路１が、バルクプロセスによって形成された高閾
値のスイッチング機能を有する半導体素子によって構成
されている。その他の構成については、図１に示す半導
体集積回路の構成と同様になっている。これにより、図
２に示す半導体集積回路は、図１に示す半導体集積回路
と同様の効果が得られる。
制御回路１が、バルクプロセスによって形成された高閾
値のスイッチング機能を有する半導体素子によって構成
されている。その他の構成については、図１に示す半導
体集積回路の構成と同様になっている。これにより、図
２に示す半導体集積回路は、図１に示す半導体集積回路
と同様の効果が得られる。
【００３８】図３に示す半導体集積回路は、シーケンス
制御回路１が、バイポーラプロセスによって形成された
高閾値のスイッチング機能を有する半導体素子によって
構成されている。その他の構成については、図１に示す
半導体集積回路の構成と同様になっている。これによ
り、図３に示す半導体集積回路は、図１に示す半導体集
積回路と同様の効果が得られる。
制御回路１が、バイポーラプロセスによって形成された
高閾値のスイッチング機能を有する半導体素子によって
構成されている。その他の構成については、図１に示す
半導体集積回路の構成と同様になっている。これによ
り、図３に示す半導体集積回路は、図１に示す半導体集
積回路と同様の効果が得られる。
【００３９】図４は、本発明の第２の実施形態である半
導体集積回路のブロック図である。
導体集積回路のブロック図である。
【００４０】図４に示す半導体集積回路は、それぞれが
所定のデータ処理を行う３つの論理組合せ回路２２〜２
４とクロック端子６１〜６３とを有する論理回路ブロッ
ク２と、レギュレータ１１およびレジスタ２１を内蔵
し、各論理組合せ回路２２〜２４に対して所定のタイミ
ングでバッテリーダウンを行うシーケンス制御回路（シ
ーケンサ）１とを有している。
所定のデータ処理を行う３つの論理組合せ回路２２〜２
４とクロック端子６１〜６３とを有する論理回路ブロッ
ク２と、レギュレータ１１およびレジスタ２１を内蔵
し、各論理組合せ回路２２〜２４に対して所定のタイミ
ングでバッテリーダウンを行うシーケンス制御回路（シ
ーケンサ）１とを有している。
【００４１】シーケンス制御回路１は、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスにより形
成された閾値電圧が高い高閾値のスイッチング機能を有
する半導体素子（例えば、トランジスタ）によって構成
されており、レギュレータ１１およびレジスタ２１が内
蔵されている。シーケンス制御回路１の電源端子および
接地端子は、第１の電源電圧ＶＤＤ１およびＧＮＤ（接
地）にそれぞれ接続されている。
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスにより形
成された閾値電圧が高い高閾値のスイッチング機能を有
する半導体素子（例えば、トランジスタ）によって構成
されており、レギュレータ１１およびレジスタ２１が内
蔵されている。シーケンス制御回路１の電源端子および
接地端子は、第１の電源電圧ＶＤＤ１およびＧＮＤ（接
地）にそれぞれ接続されている。
【００４２】シーケンス制御回路１に内蔵されたレジス
タ２１は、データ線２５〜２７を介して、論理組合せ回
路２２〜２４から送信される記憶データを受信し、記憶
データを保持する。また、レジスタ２１は、信号線５１
〜５３を介して、論理組合せ回路２２〜２４にパワーダ
ウン要求信号を送信し、論理組合せ回路２２〜２４から
パワー復帰要求信号を受信する。さらに、レジスタ２１
は、電源信号線４１ａを介してレギュレータ１１に電源
制御信号４１を出力する。
タ２１は、データ線２５〜２７を介して、論理組合せ回
路２２〜２４から送信される記憶データを受信し、記憶
データを保持する。また、レジスタ２１は、信号線５１
〜５３を介して、論理組合せ回路２２〜２４にパワーダ
ウン要求信号を送信し、論理組合せ回路２２〜２４から
パワー復帰要求信号を受信する。さらに、レジスタ２１
は、電源信号線４１ａを介してレギュレータ１１に電源
制御信号４１を出力する。
【００４３】レギュレータ１１は、レジスタ２１からの
電源制御信号４１に基づいて、各論理組合せ回路２２〜
２４のＯＮ／ＯＦＦ制御を行うとともに、電源信号線２
８ａ〜３０ａを介して、各論理組合せ回路２２〜２４
に、各論理組合せ回路２２〜２４に供給されるクロック
信号の周波数に基づいて第２の電源電圧２８〜３０をそ
れぞれ供給する。尚、第２の電源電圧２８〜３０である
駆動電圧と論理組合せ回路２２〜２４に供給されるクロ
ック信号の周波数との関係は、図７に示すように、図１
の半導体集積回路と同様の関係がある。
電源制御信号４１に基づいて、各論理組合せ回路２２〜
２４のＯＮ／ＯＦＦ制御を行うとともに、電源信号線２
８ａ〜３０ａを介して、各論理組合せ回路２２〜２４
に、各論理組合せ回路２２〜２４に供給されるクロック
信号の周波数に基づいて第２の電源電圧２８〜３０をそ
れぞれ供給する。尚、第２の電源電圧２８〜３０である
駆動電圧と論理組合せ回路２２〜２４に供給されるクロ
ック信号の周波数との関係は、図７に示すように、図１
の半導体集積回路と同様の関係がある。
【００４４】論理回路ブロック２は、ＳＯＩプロセスに
より形成された閾値電圧が低い低閾値のスイッチング機
能を有する半導体素子（例えば、トランジスタ）によっ
て、それぞれ構成された３つの論理組合せ回路２２〜２
４を有している。論理回路ブロック２の各論理組合せ回
路２２〜２４は、データ線２５〜２７を介して、レジス
タ２１とそれぞれの記憶データの送信および受信を行
う。また、各論理組合せ回路２２〜２４は、レジスタ２
１との間に、信号線５１〜５３を介して、パワーダウン
要求信号およびパワー復帰要求信号をそれぞれ受信およ
び送信する。各論理組合せ回路２２〜２４の電源端子に
は、電源信号線２８ａ〜３０ａがそれぞれ接続されてお
り、レギュレータ１１からの第２の電源電圧２８〜３０
が電源信号線２８ａ〜３０ａを介してそれぞれ供給され
る。各論理組合せ回路２２〜２４の接地端子は、ＧＮＤ
（接地）にそれぞれ接続されている。各論理組合せ回路
２２〜２４の入力端子には、対応するクロック端子６１
〜６３を介して外部回路からのクロック信号がそれぞれ
入力される。尚、各クロック端子６１〜６３には、それ
ぞれ異なる周波数のクロック信号が供給されても良い。
より形成された閾値電圧が低い低閾値のスイッチング機
能を有する半導体素子（例えば、トランジスタ）によっ
て、それぞれ構成された３つの論理組合せ回路２２〜２
４を有している。論理回路ブロック２の各論理組合せ回
路２２〜２４は、データ線２５〜２７を介して、レジス
タ２１とそれぞれの記憶データの送信および受信を行
う。また、各論理組合せ回路２２〜２４は、レジスタ２
１との間に、信号線５１〜５３を介して、パワーダウン
要求信号およびパワー復帰要求信号をそれぞれ受信およ
び送信する。各論理組合せ回路２２〜２４の電源端子に
は、電源信号線２８ａ〜３０ａがそれぞれ接続されてお
り、レギュレータ１１からの第２の電源電圧２８〜３０
が電源信号線２８ａ〜３０ａを介してそれぞれ供給され
る。各論理組合せ回路２２〜２４の接地端子は、ＧＮＤ
（接地）にそれぞれ接続されている。各論理組合せ回路
２２〜２４の入力端子には、対応するクロック端子６１
〜６３を介して外部回路からのクロック信号がそれぞれ
入力される。尚、各クロック端子６１〜６３には、それ
ぞれ異なる周波数のクロック信号が供給されても良い。
【００４５】図４の半導体集積回路の論理組合せ回路２
２〜２４が、パワーダウン状態になる場合、および、パ
ワー復帰状態になる場合の回路動作を、例えば、論理組
合せ回路２３について説明する。
２〜２４が、パワーダウン状態になる場合、および、パ
ワー復帰状態になる場合の回路動作を、例えば、論理組
合せ回路２３について説明する。
【００４６】まず、論理組合せ回路２３がパワーダウン
状態になる動作を説明する。
状態になる動作を説明する。
【００４７】シーケンス制御回路１は、内蔵している
レジスタ２１より信号線５２を介して、パワーダウン要
求信号を論理組合せ回路２３に送信する。
レジスタ２１より信号線５２を介して、パワーダウン要
求信号を論理組合せ回路２３に送信する。
【００４８】論理組合せ回路２３は、パワーダウン要
求信号を受信すると、論理組合せ回路２３内に記憶され
ている記憶データをデータ線２６に出力する。
求信号を受信すると、論理組合せ回路２３内に記憶され
ている記憶データをデータ線２６に出力する。
【００４９】シーケンス制御回路１は、データ線２６
を介して、記憶データを受信し、記憶データをレジスタ
２１に記憶する。
を介して、記憶データを受信し、記憶データをレジスタ
２１に記憶する。
【００５０】レジスタ２１は、論理組合せ回路２３の
記憶データを記憶すると、電源信号線４１ａを介してレ
ギュレータ１１に、論理組合せ回路２３に駆動電圧の供
給を停止する電源制御信号（ＯＦＦ信号）を送信する。
記憶データを記憶すると、電源信号線４１ａを介してレ
ギュレータ１１に、論理組合せ回路２３に駆動電圧の供
給を停止する電源制御信号（ＯＦＦ信号）を送信する。
【００５１】レギュレータ１１は、電源制御信号（Ｏ
ＦＦ信号）を受信すると、電源信号線２９ａに第２の電
源電圧２９である駆動電圧（０Ｖ）を出力する。
ＦＦ信号）を受信すると、電源信号線２９ａに第２の電
源電圧２９である駆動電圧（０Ｖ）を出力する。
【００５２】論理組合せ回路２３は、電源信号線２９
ａを介して第２の電源電圧２９である駆動電圧（０Ｖ）
を受信すると、パワーダウン状態となり動作を停止す
る。
ａを介して第２の電源電圧２９である駆動電圧（０Ｖ）
を受信すると、パワーダウン状態となり動作を停止す
る。
【００５３】次に論理組合せ回路２３がパワー復帰状態
になる動作を説明する。
になる動作を説明する。
【００５４】レジスタ２１は、電源信号線４１ａを介
してレギュレータ１１に、論理組合せ回路２３に駆動電
圧の供給する電源制御信号（ＯＮ信号）を送信する。
してレギュレータ１１に、論理組合せ回路２３に駆動電
圧の供給する電源制御信号（ＯＮ信号）を送信する。
【００５５】レギュレータ１１は、電源制御信号（Ｏ
Ｎ信号）を受信すると、クロック端子６２に供給される
クロック信号の周波数に基づいて、電源信号線２９ａに
第２の電源電圧２９である所定の駆動電圧を出力する。
Ｎ信号）を受信すると、クロック端子６２に供給される
クロック信号の周波数に基づいて、電源信号線２９ａに
第２の電源電圧２９である所定の駆動電圧を出力する。
【００５６】論理組合せ回路２３は、電源信号線２９
ａを介して所定の駆動電圧が供給されると、信号線５２
を介してパワー復帰要求信号をシーケンス制御回路１の
レジスタ２１に送信する。
ａを介して所定の駆動電圧が供給されると、信号線５２
を介してパワー復帰要求信号をシーケンス制御回路１の
レジスタ２１に送信する。
【００５７】レジスタ２１は、パワー復帰要求信号を
受信すると、論理組合せ回路２３がパワーダウン状態に
なる前に、レジスタ２１に記憶された記憶データをデー
タ線２６を介して、論理組合せ回路２３に供給する。
受信すると、論理組合せ回路２３がパワーダウン状態に
なる前に、レジスタ２１に記憶された記憶データをデー
タ線２６を介して、論理組合せ回路２３に供給する。
【００５８】論理組合せ回路２３は、記憶データを受
信し、再度、記憶してパワーダウン状態になる前の動作
状態に復帰する。
信し、再度、記憶してパワーダウン状態になる前の動作
状態に復帰する。
【００５９】したがって、図４の半導体記憶装置は、論
理組合せ回路２２〜２４のいずれかがパワーダウン状態
では、パワーダウン状態になる前のいずれかの論理組合
せ回路２２〜２４の記憶データを、レジスタ２１に保持
させる。レジスタ２１は、レジスタ２１にて記憶データ
を保持する間に、レジスタ２１からレギュレータ１１に
電源制御信号を供給し、レギュレータ１１が、いずれか
の論理組合せ回路２２〜２４に第２の電源電圧２８〜３
０を供給しないように制御することにより、論理組合せ
回路２２〜２４の消費電流およびリーク電流を削減でき
る。
理組合せ回路２２〜２４のいずれかがパワーダウン状態
では、パワーダウン状態になる前のいずれかの論理組合
せ回路２２〜２４の記憶データを、レジスタ２１に保持
させる。レジスタ２１は、レジスタ２１にて記憶データ
を保持する間に、レジスタ２１からレギュレータ１１に
電源制御信号を供給し、レギュレータ１１が、いずれか
の論理組合せ回路２２〜２４に第２の電源電圧２８〜３
０を供給しないように制御することにより、論理組合せ
回路２２〜２４の消費電流およびリーク電流を削減でき
る。
【００６０】そして、図４の半導体記憶装置は、前述の
いずれかの論理組合せ回路２２〜２４が、パワーダウン
状態からパワー復帰状態である動作状態に復帰する場合
には、レジスタ２１が保持していた記憶データを、いず
れかの論理組合せ回路２２〜２４に戻すことにより、い
ずれかの論理組合せ回路２２〜２４をパワーダウン状態
になる前の動作状態に復帰させることが可能となる。
いずれかの論理組合せ回路２２〜２４が、パワーダウン
状態からパワー復帰状態である動作状態に復帰する場合
には、レジスタ２１が保持していた記憶データを、いず
れかの論理組合せ回路２２〜２４に戻すことにより、い
ずれかの論理組合せ回路２２〜２４をパワーダウン状態
になる前の動作状態に復帰させることが可能となる。
【００６１】図５に示す半導体集積回路は、シーケンス
制御回路１が、バルクプロセスによって形成された高閾
値のスイッチング機能を有する半導体素子によって構成
されている。その他の構成については、図４に示す半導
体集積回路の構成と同様になっている。これにより、図
５に示す半導体集積回路は、図４に示す半導体集積回路
と同様の効果が得られる。
制御回路１が、バルクプロセスによって形成された高閾
値のスイッチング機能を有する半導体素子によって構成
されている。その他の構成については、図４に示す半導
体集積回路の構成と同様になっている。これにより、図
５に示す半導体集積回路は、図４に示す半導体集積回路
と同様の効果が得られる。
【００６２】図６に示す半導体集積回路は、シーケンス
制御回路１が、バイポーラプロセスによって形成された
高閾値のスイッチング機能を有する半導体素子によって
構成されている。その他の構成については、図４に示す
半導体集積回路の構成と同様になっている。これによ
り、図６に示す半導体集積回路は、図４に示す半導体集
積回路と同様の効果が得られる。
制御回路１が、バイポーラプロセスによって形成された
高閾値のスイッチング機能を有する半導体素子によって
構成されている。その他の構成については、図４に示す
半導体集積回路の構成と同様になっている。これによ
り、図６に示す半導体集積回路は、図４に示す半導体集
積回路と同様の効果が得られる。
【００６３】図８は、本発明の半導体集積回路を用いた
半導体装置の断面図である。
半導体装置の断面図である。
【００６４】図８に示す本発明の半導体装置は、リード
フレーム３３の上面にシーケンス制御回路１が形成さ
れ、リードフレーム３３の下面に論理回路ブロック２が
形成され、シーケンス制御回路１および論理回路ブロッ
ク２が、金ワイヤ３２のワイヤボンディングによって、
それぞれリードフレームの端子部分３３ａに電気的に接
続されている。さらに、図８の半導体装置は、シーケン
ス制御回路１および論理回路ブロック２を保護するため
にリードフレームの端子部分３３ａの一部までモールド
樹脂３１によって封止され、ワンチップ化されている。
モールド樹脂３１より外側のリードフレームの端子部分
３３ａは、屈曲形状に成形されて延出されている。
フレーム３３の上面にシーケンス制御回路１が形成さ
れ、リードフレーム３３の下面に論理回路ブロック２が
形成され、シーケンス制御回路１および論理回路ブロッ
ク２が、金ワイヤ３２のワイヤボンディングによって、
それぞれリードフレームの端子部分３３ａに電気的に接
続されている。さらに、図８の半導体装置は、シーケン
ス制御回路１および論理回路ブロック２を保護するため
にリードフレームの端子部分３３ａの一部までモールド
樹脂３１によって封止され、ワンチップ化されている。
モールド樹脂３１より外側のリードフレームの端子部分
３３ａは、屈曲形状に成形されて延出されている。
【００６５】尚、図８の半導体装置では、一例としてＱ
ＦＰパッケージの構成例を説明したが、ＣＳＰパッケー
ジの構成でも同様に実現できることは言うまでもない。
ＦＰパッケージの構成例を説明したが、ＣＳＰパッケー
ジの構成でも同様に実現できることは言うまでもない。
【００６６】
【発明の効果】本発明の半導体集積回路は、所定のデー
タ処理を行う複数の論理組合せ回路が低閾値のスイッチ
ング機能を有する半導体素子によって構成された論理回
路ブロックと、各論理組合せ回路に対する電源電圧を所
定のタイミングで制御し、論理回路ブロックの半導体素
子よりも高閾値のスイッチング機能を有する半導体素子
によって構成されたシーケンス制御回路とが設けられて
おり、シーケンス制御回路には、論理回路ブロックの各
論理組合せ回路に供給されるクロック信号の周波数に基
づいて、各論理組合せ回路に供給する電源電圧を制御す
るレギュレータが設けられていることによって、シーケ
ンス制御回路および論理回路ブロックの各論理組合せ回
路におけるリーク電流が削減される。
タ処理を行う複数の論理組合せ回路が低閾値のスイッチ
ング機能を有する半導体素子によって構成された論理回
路ブロックと、各論理組合せ回路に対する電源電圧を所
定のタイミングで制御し、論理回路ブロックの半導体素
子よりも高閾値のスイッチング機能を有する半導体素子
によって構成されたシーケンス制御回路とが設けられて
おり、シーケンス制御回路には、論理回路ブロックの各
論理組合せ回路に供給されるクロック信号の周波数に基
づいて、各論理組合せ回路に供給する電源電圧を制御す
るレギュレータが設けられていることによって、シーケ
ンス制御回路および論理回路ブロックの各論理組合せ回
路におけるリーク電流が削減される。
【図１】本発明の第１の実施形態である半導体集積回路
のブロック図である。
のブロック図である。
【図２】図１に示すシーケンス制御回路がバルクプロセ
スによって形成されている半導体集積回路のブロック図
である。
スによって形成されている半導体集積回路のブロック図
である。
【図３】図１に示すシーケンス制御回路がバイポーラプ
ロセスによって形成されている半導体集積回路のブロッ
ク図である。
ロセスによって形成されている半導体集積回路のブロッ
ク図である。
【図４】本発明の第２の実施形態である半導体集積回路
のブロック図である。
のブロック図である。
【図５】図４に示すシーケンス制御回路がバルクプロセ
スによって形成されている半導体集積回路のブロック図
である。
スによって形成されている半導体集積回路のブロック図
である。
【図６】図４に示すシーケンス制御回路がバイポーラプ
ロセスによって形成されている半導体集積回路のブロッ
ク図である。
ロセスによって形成されている半導体集積回路のブロッ
ク図である。
【図７】論理組合せ回路に供給されるクロック信号の周
波数と駆動電圧との関係を示すグラフである。
波数と駆動電圧との関係を示すグラフである。
【図８】本発明の半導体集積回路を用いた半導体装置の
断面図である。
断面図である。
【図９】従来の半導体集積回路のブロック図である。
【図１０】従来の半導体集積回路装置の制御回路をイン
バータで構成したブロック図である。
バータで構成したブロック図である。
【図１１】従来の半導体集積回路装置のクロック端子
を、論理組合せ回路毎に独立させたブロック図である。
を、論理組合せ回路毎に独立させたブロック図である。
１ シーケンス制御回路（シーケンサ）
２ 論理回路ブロック
３ 論理組合せ回路
４ 論理組合せ回路
５ 論理組合せ回路
１１ レギュレータ
１２ 第２の電源電圧
１２ａ 電源信号線
１３ 第２の電源電圧
１３ａ 電源信号線
１４ 第２の電源電圧
１４ａ 電源信号線
２１ レジスタ
２２ 論理組合せ回路
２３ 論理組合せ回路
２４ 論理組合せ回路
２５ データ線
２６ データ線
２７ データ線
２８ 第２の電源電圧
２８ａ 電源信号線
２９ 第２の電源電圧
２９ａ 電源信号線
３０ 第２の電源電圧
３０ａ 電源信号線
３１ モールド樹脂
３２ 金ワイヤ
３３ リードフレーム
３３ａ リードフレームの端子部分
４１ 電源制御信号
４１ａ 電源信号線
５１ 信号線
５２ 信号線
５３ 信号線
６１ クロック端子
６２ クロック端子
６３ クロック端子
１０１ シーケンス制御回路ブロック（シーケンサ）
１１１ 論理回路ブロック
１１２ 論理回路ブロック
１１３ 論理回路ブロック
１２１ 制御回路
１２２ 制御回路
１２３ 制御回路
１３１ 論理組合せ回路
１３２ 論理組合せ回路
１３３ 論理組合せ回路
１４１ 高閾値のＰＭＯＳトランジスタ
１４２ 高閾値のＰＭＯＳトランジスタ
１４３ 高閾値のＰＭＯＳトランジスタ
１５１ 高閾値のＮＭＯＳトランジスタ
１５２ 高閾値のＮＭＯＳトランジスタ
１５３ 高閾値のＮＭＯＳトランジスタ
１６０ クロック端子
１６１ クロック端子
１６２ クロック端子
１６３ クロック端子
１６４ インバータ
１６５ インバータ
１６６ インバータ
１７１ インバータ
１７２ インバータ
１７３ インバータ
２０１ 制御線
２０２ 制御線
２０３ 制御線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 BB04 DF08 DF17 EZ06 EZ20
5J056 AA03 AA39 BB17 BB49 CC00
CC21 DD13 DD29 FF01 FF07
GG14 KK02 KK03
Claims (7)
- 【請求項１】 それぞれが所定のデータ処理を行う複数
の論理組合せ回路を有し、各論理組合せ回路が低閾値の
スイッチング機能を有する半導体素子によって構成され
た論理回路ブロックと、 該論理回路ブロックの半導体素子よりも高閾値のスイッ
チング機能を有する半導体素子によって構成されてお
り、各論理組合せ回路に対する電源電圧を所定のタイミ
ングで制御するシーケンス制御回路とを具備し、 該シーケンス制御回路は、該論理回路ブロックの各論理
組合せ回路に供給されるクロック信号の周波数に基づい
て、各論理組合せ回路に供給する電源電圧を制御するレ
ギュレータが設けられていることを特徴とする半導体集
積回路。 - 【請求項２】 前記シーケンス制御回路は、前記論理回
路ブロックの各論理組合せ回路のデータを保持するとと
もに、前記レギュレータに電源制御信号を供給するレジ
スタが設けられている請求項１に記載の半導体集積回
路。 - 【請求項３】 前記シーケンス制御回路を構成する半導
体素子がＳＯＩプロセスによって形成されている請求項
１に記載の半導体集積回路。 - 【請求項４】 前記シーケンス制御回路を構成する半導
体素子がバルクプロセスによって形成されている請求項
１に記載の半導体集積回路。 - 【請求項５】 前記シーケンス制御回路を構成する半導
体素子がバイポーラプロセスによって形成されている請
求項１に記載の半導体集積回路。 - 【請求項６】 前記論理回路ブロックにおける各論理組
合せ回路をそれぞれ構成する各半導体素子がＳＯＩプロ
セスによって形成されている請求項１に記載の半導体集
積回路。 - 【請求項７】 請求項１〜６のいずれかに記載の半導体
集積回路を内蔵し、前記シーケンス制御回路および前記
論理回路ブロックが１つのパッケージに実装されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313215A JP3797474B2 (ja) | 2001-10-10 | 2001-10-10 | 半導体集積回路およびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313215A JP3797474B2 (ja) | 2001-10-10 | 2001-10-10 | 半導体集積回路およびそれを用いた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124794A true JP2003124794A (ja) | 2003-04-25 |
| JP3797474B2 JP3797474B2 (ja) | 2006-07-19 |
Family
ID=19131734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001313215A Expired - Fee Related JP3797474B2 (ja) | 2001-10-10 | 2001-10-10 | 半導体集積回路およびそれを用いた半導体装置 |
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| JP (1) | JP3797474B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005295492A (ja) * | 2003-07-07 | 2005-10-20 | Sun Microsyst Inc | スリープモードの間のゲート漏れによる電力消費を低減する方法および装置 |
| JP2007104572A (ja) * | 2005-10-07 | 2007-04-19 | Sony Corp | 半導体装置 |
| WO2008001461A1 (fr) * | 2006-06-30 | 2008-01-03 | Fujitsu Limited | Circuit intégré à semi-conducteurs |
| US7639044B2 (en) | 2005-02-25 | 2009-12-29 | Panasonic Corporation | Semiconductor integrated circuit, semiconductor integrated circuit control method, and signal transmission circuit |
| JP2019186448A (ja) * | 2018-04-13 | 2019-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2001
- 2001-10-10 JP JP2001313215A patent/JP3797474B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2005295492A (ja) * | 2003-07-07 | 2005-10-20 | Sun Microsyst Inc | スリープモードの間のゲート漏れによる電力消費を低減する方法および装置 |
| US7639044B2 (en) | 2005-02-25 | 2009-12-29 | Panasonic Corporation | Semiconductor integrated circuit, semiconductor integrated circuit control method, and signal transmission circuit |
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| WO2008001461A1 (fr) * | 2006-06-30 | 2008-01-03 | Fujitsu Limited | Circuit intégré à semi-conducteurs |
| JPWO2008001461A1 (ja) * | 2006-06-30 | 2009-11-26 | 富士通株式会社 | 半導体集積回路 |
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| JP2019186448A (ja) * | 2018-04-13 | 2019-10-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| JP3797474B2 (ja) | 2006-07-19 |
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