TW396604B - Internal power supply voltage generating circuit and the method for controlling thereof - Google Patents

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五、發明說明（1) 發明領域 本發明係在用於記憶體積體電路領域和更特別是關於内 部電源供應器電壓產生電路及用於控制電路之方法。 發明背景 一般半導體記憶裝置使用一内部電源供應電壓其乃自一 外部電源供應電壓正常地轉換和調整和加於内部電路。 在一半導體記憶裝置其可分為記憶陣和週邊電路二區 域’如圖1所示，各區域有一獨立的電源供應電愿不受記 憶陣·和週邊電路間電源之相互影響。所以内部電源供應電 壓實際上分為一個用於記憶陣，一個用於週邊電路和一個 用於數據緩衝器，此等電壓之水準乃按照各區域電力消耗 的情況早獨建立。内部電源供應電麼產生電路1Q，如圖1 所示’自外部電源供應電壓（此後謂之"Vcc")，以VREF A其 為用於記憶陣之參考電壓（此後謂之"陣參考電壓使 VI NTA為用於記憶陣之内部電源供應電壓（此後謂之"陣電 源供應電壓"）^輔助電壓Vpp是由輔助電路產生其使用 VI NTA為電源電壓。記憶陣區域是由多數單元陣形成，包 括感知放大器和字碼線激勵器（或次字碼線激勵器）於一 SWD(次字碼線路激勵器）結構中。參考圖2揭示圖1中圓圈 部份之放大圖形，有連接區域在感知放大器和次字碼線激 勵器之間。例如，動隨機存取記憶裝置之連接區域包含用 於摻作核心電路之信號線和電源線，比如在單元陣之感知 放大器和激勵器。如圖2所示，在連接區域，輔助電壓Vpp 接觸於N-井用作其較井偏壓和VI NTA連接於形成於N_井内

C:\Program Files\Patent\55006. ptd 五、發明說明（2) 之P+摻雜質的區域。習知的是Vpp加於一對隔離閘其放於 一單元陣和由P-和N-閂鎖組成的數位線感知放大器之間用 於補償由於字碼線電壓數據信號電壓降之目的，和加於 DRAM或SRAM之字碼線激勵器和時鐘激勵器。vpp之施加於 N-井之設置在降低閂鎖效應之影響，其可更穩定使用N _井 作為其本身整體區域之PMOS電晶艘之轉換工作。 如圖2之組合’當Vpp單純地加於PM0S電晶體之1井整體 區域時，相當於圖2之分段圖可顯示如圖3所示。自由路1〇 產生之VINTA連接於P+摻雜質的區域（或有效區域）其可為 PMOS電晶體之電源，和Vpp連接於N+摻雜質的區域其在卜 基片中與P+有效區域一起形成於N_井。以此連接情況，如 圖4之圖形所示，因有時期Tf在建立時間内’為此Vpp水準 之增加仍然低於VINTA之水準，經過寄生二極體M之正向 偏壓路徑乃無可避免地在Tf期間形成自p+摻雜質的區域至 N+摻雜質的區域，造成閂鎖現象。此種於Tf期間在記憶裝 置電源加上以後流經正向偏壓寄生二極體自VINTA至”口電 流之發生，就是閂鎖，會損壞用於多數内部電路上牵電晶 體之PMOS電晶體，和降低PM〇s電晶體激勵性能之壽命和; 靠度’造成記憶裝置令電路工作之故障。 為克服前述消除閂鎖之限制，圖5表示一般電路之舉 例，包括内部電源供應電壓產生電路1〇和内部電路之一其 安排有利於閂鎖保護之應用。電路丨〇為差動放大器之形式 其有輸入端連接於陣參考電壓^評八和陣電源供應電壓 VINTA，使用外部電源供應電壓”^作為源極和包括⑽〇s C:\Program Files\Patent\55006_ptd 第 5 頁 五、發明說明（3) 電晶體其連接於地電壓yss和由VEXT控制。陣電源供應電 壓VINTA為電路1 〇之輸出，加於内部電路12和14作為電 源。内部電路14有輸入c和輸出d經NMOS電晶體LNT連接於 VINTA其設置以降低電路14之閂鎖效應，同時另一内部電 路12有輸入A和輸出β沒有任何裝置以防止其本身的閂鎖效 應。在電路14 ’ NMOS電晶體LNT之整體保持於VSS和LNT閘 連接於Vpp與PMOS電晶體ρτΐ在一起。因為PM〇s電晶體ρτι 之源極經由NMOS電晶體LNT之溝道區域連接於viNTA其閘極 連接於Vpp，不像前述情況直接連接於νίΝΤΑ，圖3所示正 向偏壓寄生二極體D1不能產生，因為ρτι源極之電壓水 準，經過NMOS電晶體LMT出現，變為甚至在Tf内較低於Vpp 之水準。y能的是圖5所示之設計組合共同應用於記憶裝 置包括一三井結構其中Vpp*nNTA獨立使用於井偏壓。 然而，在實際上，因為用以防止閂鎖之⑽⑽電晶體（即 (LNT)應指定於幾乎所有内部電路如同14，用於閂鎖防止 電晶體之更多區域是必要的和因此增大用於線路圖之寬度 本發明企圖解決問題。而且，本發明之目在提供内部電 1原=:壓ΐ i電路能夠使記憶裝置防止閃鎖現象而不增 加線路圖之寬度。 本發明之另-目的在提供—内部電源供應電壓產生電路 用於應用-輔助電壓之半導體記憶裝£，能夠穩定内部電 源供用之應用甚至在輔助電壓低於内部電源供應電壓時，

五、發明說明（4) 而沒有線路圖寬度。 偏一目的在提供一半導趙記憶裝置具有電麼 壓。穩疋環兄以使用一内部電源供應電壓和—辅助電 較㊁的，内部電源供應電磨產生電路包括-比 -電曰：其接於内部電源電麼和一輸出端連接於 ίί: 源電麼，卜電晶體連接於參考電 壓和另一比較電路輸入之間。 裝係提供應用—辅助電μ之半導雜記憶 K s電晶體之内部電路其源極連接於内 電源電壓和纟整體連接於辅助電a; -1路用於產生3 ί電電ί和—輪出端連接於電晶體其充電内部電源電 t:電”連接於參考電壓和比較電路之另：：之 s發明凡成閂鎖保護而不加大線路圖寬度。 ^ 圖式簡述 為更瞭解本發明，和表示同樣實施體之付諸， 利用舉例將所附簡圖圖式作為參考，其中： 現在 圖1係一簡圖顯示一般供應電源組合供應 記憶裝置之記憶陣區域； y牛導體 二 部份之放大*表示用於保護《鎖現象 晶表^合882形成外細0s電 圖4係一圖表示按照外部電源供應電壓之增加參考電

第7頁 η C:\Program Files\Patent\55006. ptd 壓，内部電源供應電壓和輔助電壓之變化； 二表壓示“具//1鎖防止功能的平常電路，與内部電源 同製造，其中產生電路之輸出用作内 部電路之電源； 圖6係本發明内部電源供應電壓產生電路； —典型反相電路之組合連接於内部電源供應電 壓產生電路< 輸出’和輔助電麼其為較佳防止 效 應；和 囷8係一圖表表示當使用圖6電路按照外部電源供應電壓 之增加參考電壓，内部電源供應電壓和辅助電壓之變化。 在圖中相同參考號竭表示相同或相關部份。 中意實施體之詳述 在下文，本發明之可應用實施體與所附圖式將如下述。 圖6表示本發明中意之内部電源供應電壓產生電路。參 考圖6，内部電源供應電壓產生電路由負載段62，比較段 70和激勵段72構成。比較段之形成為一差動放大器連接於 外部電源供應電壓VEXT和經由NMOS電晶體M6連接於地電壓 Vss其閘極偶合於VEXT。在差動放大器中，pM〇s電晶體M2 和M3之源極連接於共同VEXT，NMOS電晶體M4連接於PMOS電 晶體M2之漏極和NM0S電晶趙M6之漏極之間，和NM0S電晶體 Μ 5連接於PMO S電晶體Μ 3之漏極和NM0S電晶體M6之漏極之 間。PM0S電晶體Μ 2和M3共同偶合於節74其也連接NM0S電晶 體Μ5之漏極節72位於PM0S電晶體Μ2(或NM0S電晶體Μ4之漏 極）之漏極偶合於激勵段72 PM0S電晶體Μ7之閘極。PM0S電

C:\Program Files\Patent\55006. ptd 第8頁 五、發明說明（6) 晶體M7連接於VEXT和VINTA*之間其為現有内部電源供應電 壓產生電路。VINTA*也偶合於NMOS電晶體M5之閘極。NM〇s 電晶體M4之閘極經過負載段62之NMOS電晶體M1偶合於陣參 考電壓VREFA。NMOS電晶體Μ 1之閘極保持於辅助電壓“卩。 修正的陣參考電壓VREFA*直接加於關〇s電晶體Μ4之閘極 是以VREFA建立於Vpp-Vth之水準（Vth係NMOS電晶體Ml之門 限電壓）經過NMOS電晶體Ml之電壓降而成。因此，電 as體Ml自NMOS電晶體M4之閘極所見作用為一電阻，而 電晶IIM4之閘極乃差動放大器之一輸入端，NM〇s電晶體M6 乃設計當VEXT上升至一電壓水準足以使之導電時連接差動 放大器至Vss。節72變成差動放大器之輸出端和另一輸入 端是NMOS電晶體M5之閘極其也是指定為VINTA*之端口。 PMOS電晶體M7控制為回應節72之電壓水準自VEXT至VINTA木 之供給電流量。在差動放大器之工作中，輸出節Η當 VINTA*之現在水準低於VREFA*之水準時降至低水準=或當 VINTA*高於VREFA*時升至高水準。 圖7表示自圖6電路產生之νίΝΤΑ*之應用特性。圖7之電 路為一内部電路其有輸入A和輪出B，和由pM〇s電晶體和 NMOS電晶體構成其閘極皆偶合於共同輸入人。在圖7之内部 電路中，PMOS電晶體之源極連接於VINTA*，pM〇s*NM〇s電 晶體之漏極皆連接於輸出B，NM〇s電晶體之源極連接於 Vss。和Vpp加於PMOS電晶體之整體作為井偏壓。如圖3， PMOS電晶體之是由界定於p基本之N_井形成。應知的是對 自圖6電路產生V IMTA*之内部電路可為任何電路其包括一

C:\Prograra Files\Patent\55006. ptd

第9頁 五、發明說明（7) PMOS電晶體用於上牽元件。 現在關於自圖6之電路V IN TA*之產生將結合圖8之圖表加 以說明。比較圖8之圖形特性與圖4的，一重大差別為 VINTA*位於Vpp以下之較低區甚至在建立期間。如圖8所 示’在建立期間VREFA*自VREFA移至差以Vth(圖6之NMOS電 晶體Ml之門限電壓）之低水準VREFA：ic之偏移是由於NM〇s電 晶體Ml，和在此VREFA*與VINTA置於比較環路。在建立期 間，即當啟動電源上升，因VREFA*是強迫較低於VINTA木， 節72升至高水準和然後pM0S電晶體M7幾乎不能接通以致防 止VINTA*自此增加〇因此，νΐΝΤΑ*低於Vpp甚至當Vpp仍未 升至有用的電壓水準，自PM0S電晶體之源極至整體正向偏 壓之產生。 NMOS電晶體Ml之門限電壓值，vth應界定於一範圍其 VREFA*之電壓水準足以至少在建立期間在自VREFa經“電 壓降之後產生VINT A*低於Vpp«門限電壓之設立係用幾種 製造方法其為習知的，比如在基片上控制滲雜 s 體之渠道大小。 貝午次電曰曰 如上述，本發明貢獻一項優點以致半導體記憶裝置閂鎖 之發生可有效消除而不增加線路圖寬度。 當本發明結合目前考慮為最實際和中意實施體予以 之時，應瞭解的是本發明不限於揭示之實施體，但是' 反的，想要涵蓋在本發明範圍内各種修正和相等的配置。

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Claims (1)

1. 申請專利範5 Η/ :::麵 ... 一内部電诉電I廉 •，記憶裝辦1電％包J源電壓於-應用輔助電壓之 一比較電路，具有連接 出端，連接#田，、，*裔；内#電源電屋輸入端和一輪 -電晶想，連接於一參考晶體；和 入。 ▼要壓和比較電路之另一輪 括 2. —種應用一辅助電壓之半導體記憶裝置，該裝置包 一内部電路，包括一 PM〇s電晶體，其源極連接於一内 部電源電壓和其整體連接於輔助電壓； 一電路，用於產生内部電源電壓，包括一比較電路具 有一輪入端連接於内部電源電壓和一輸出端連接於用以 充電内部電源電壓之一電晶體，和一連接於一參考電壓 和比較電路之另一輸入之間之電晶體。

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