TW381305B - Method for planarizing an interlayer insulating film of a semiconductor device - Google Patents

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Description

經濟部中央標準局—工消費合作社印災 A7 B7五、發明説明（） . 本發明之背景 本發明大致上係有關於一種用以形成半導體装置之中 間曆絕緣薄膜之方法，並且更特別係有關於在為了中間層 絕緣薄隠之平坦化的化學與機械之研磨中，利用一種高密 度的電漿氧化物薄膜作為一種研磨減速器（r e t a r d e r)。 習知技術之說明 主要產生自半導體元件高度集積化的结果之半導體裝 置的高階梯（s t e p)有可能引起所請的缺口 ib ( π 〇 t c h i n g )，一種產生自照相蝕刻製程中的擴散之反射的圖樣缺陷 問題。此使得接續的製程難Μ進行。 為了解決此問題，將該高陪梯掩埋覆蓋Μ —種絕緣材 料的平坦化技術已被提出。在半導體装置的高度集積ib中 ，這些平坦化的技術現已被認為是一種非常重要的製程， 因為其有助於後續的製程。 通常為了將一具有高階梯覆蓋的半導體裝置平坦化， 一種摻雜有高密度的硼（B )與磷(P )之硼磷δ夕玻璃（ Μ下稱做” B P S G ” ）薄膜係被使用，且將其在高溫下 處理。 然而，此種利用B P S G薄膜的平坦化製程在製造具 有高集積度的例如為2 5 6 Μ或更多之D R A Μ的半導體 装置中仍係引起缺口化的問題，其中介於格（c e m區域 與週逷區域之間的階梯覆蓋係被保持在0 · 8至i · 0 u m的高度。 -4 - 1· -- 11 .1 -II -I- -I - 1 - ^〆 n^i I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（y) 1 ί | 此 外 由 於 在 半 導 體 装 置 中 金 屬 線 係 被 要 求 為 更 窄 1 1 1 一 種 利 用 例 如 為 深 U V 的 更 短 波 作 為 光 源 之 步 進 機 係 被 周 1 1 於 甚 照 相 蝕 刻 〇 狀 而 此 種 步 進 機 之 聚 焦 深 度 變 為 小 到 至 請 1 1 閱 | 約 為 0 4 U m 此 使 其 無 法 形 成 金 屬 線 用 之 光 阻 圖 樣 漬 背 I 即 使 該 光 阻 圖 樣 係 被 形 成 所 產 生 之 金 屬 線 不 是 易 於 斷 開 之 注 1 1 意 1 | 就 是 產 生 一 跨 接 ( bridge) 的 問 題 〇 在 此 為 在 一 晶 事 1 I 1 | 圓 上 利 用 __. 曝 光 罩 幕 經 由 — 光 學 透 鏡 形 成 一 圖 樣 該 聚 焦 填 1 % - 深 度 係 被 定 義 成 如 下 0 當 焦 Μ 被 m 入 晶 圓 之 中 時 虛 像 係 頁 1 | 圼 現 在 該 晶 圓 K 該 透 鏡 的 中 心 為 基 準 的 上 方 及 下 方 的 位 置 1 1 0 換 言 之 該 聚 焦 深 度 係 為 介 於 該 透 鏡 與 該 et 靠 近 透 鏡 的 1 1 影 像 之 間 的 長 度 之 兩 倍 0 1 訂 在 局 度 集 積 的 半 導 體 元 件 中 1 ___. 種 不 同 的 方 法 已 被 發 1 I 展 來 克 服 上 述 的 難 題 〇 種 利 用 化 學 的 漿 體 之 ib 學 與 機 m 1 1 之 研 磨 ( 以 下 稱 做 ” C Μ Ρ ” ) 技 術 現 已 被 利 用 來 研 磨 與 1 1 平 坦 化 該 高 階 梯 的 覆 蓋 〇 1 為 了 更 加 地 瞭 解 本 發 明 之 北 景 今 __. 種 習 知 的 C Μ P 技 ! I 術 參 照 圖 1 與 2 之 說 明 將 被 提 出 1 1 1 首 先 如 圖 1 中 所 示 j 係 備 妥 一 導 體 基 板 1 其 中 — 1 1 底 層 结 構 3 係 被 製 得 〇 藉 由 形 成 一 場 氧 化 薄 膜 而 η寸 半 導 體 1 1 元 件 分 開 N 形 成 — 閘 極 電 極 、 提 供 一 源 極 與 汲 極 Μ 及 肜 1 I 成 一 位 元 線 與 一 電 容 Q 為 了 方 便 起 見 % 這 Ub 在 圖 1 與 2 中 1 I 係 被 省 去 〇 1 1 妖 /VVS 後 » 一 具 有 大 約 為 1 0 0 0 埃 厚 的 B P S G m 膜 5 1 1 ~ 5- 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 經濟部中央標隼局員工消費合作社印^ A7 B7五、發明説明（、） ，其ί系厚於介於格區域1 〇 0與週邊區域2 ◦◦之間的階 梯覆蓋，而被沈積在該底層结構3之上*接著在8 ◦ 0 °C 或是更高的溫度下做該B P S G薄膜5的熱處理3 然後，如圖2中所示，為了上部的结構之平坦化，一 種C Μ P的製程係被進行來蝕刻該B P S G薄膜5。在此 時，該蝕刻係作用在週邊區域2 0 0从及該格區域1 0 ◦ 。因此，雖然在圖2中標示” Β ”的階梯覆蓋係小於在圖 1中標示” A ”的階梯覆蓋，在此C Μ Ρ的製程之後其仍 然存在。 如上所述，該C Μ Ρ的製程藉由厚厚地沈積該B P S G薄膜並且用ib學藥劑將其機械地研磨而容許該階梯覆蓋 被降低。然而，由於該格區域係沿著該週邊區域被研磨之 C Μ P製程的凹曲（d i s h i n g ) 效應，要獲得整個的平坦 化係困難的，並且因此接續的步驟並不能順利地進行。於 是，許多的問題係產生，其包含在半導體装置高度集積化 的困難Μ及因此所得之半導體裝置在特性與可靠度上的劣 化。 由於只有某一持定的厚度之B P S G薄膜係被研磨， 習知的C Μ Ρ額外需要一终點的檢測器，例如為一用以感 測與馬達速度有關的電流變化之檢測器、或是一光學式的 檢測器。該點檢測一個因素係增加了半導體裝置之製程成 本。再者，運作該檢測器之協定ί系增加了半導體裝置之整 體製造過程的複雜度，此導致在產能上的降低。 (請先閱讀背面之注意事項再填寫本頁) 訂 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐）
A /—\明説明發 '五 的 述 上 之 到 遇 遭 所 術 技 要知 概習 之 服 明克 發為 本係 的 巨 一 之 明 發 本 絕 、 層 度 間 靠 中可 之 、 置 性 裝 特 體 之 導 置 半 裝 成 體 形導 Μ 半 用成 種 達 一 可 供 係 提其 為 ’ 係 法 且方 並 之 , 膜 題 薄 問緣 之 在 置 一 装 供 Μ 提 導 為 半驟 成步 形含 Μ 包 用且 種 並 。 一 供 善，提 改點被 顯特係 明一法 的第方 度之之 積明膜 集 發溥 高本緣 及據絕 % 根層 能 間 產 中 該 膜層 在薄間 ;緣 中 板絕二 基 層 第 體間 一 導中將 半 一 ; 的第理 層 一 處 構成熱 结 形 做 低上膜 較之薄 一 面緣 有表絕 成上層 形個間 上整中 域的 一 區層第 邊構該 週结將 與低且 格較並 中該第 三 將與 第且二 一 並第 將 上 、 -’ 之 一 上 膜第 之 薄 該 膜緣將 薄絕及 緣 層 Κ 絕間； 層中理 間 二 處 中第熱 一 該做 第在膜 該 積薄 在沈緣 積膜絕 沈 薄 層 膜緣間 薄 絕 中 緣 層三 絕間第 之 置 装 體 導 半 成 形 以 。 用 ib種 坦 一 平 ’ Mli 刻持 蝕 一 膜另 薄 之 緣 明 絕 發 層本 間據 中根 之 三 在該 一 在 供 ； 提 板 為基 驟體 步 導 含半 包的 且 層 並 構 烘结 提低 被較 係 一 法有 方成 之 形 膜上 薄域 緣區 絕邊 層 週 間 與 中格 (請先閱讀背面之注意事項再填寫本頁) — ί- '1Τ 經濟部中央揉隼局員工消費合作社印製
層 構 } 结G 低 S 較 P 的 ( 熱 璃做 坡 膜 矽 薄 m錄 硼絕 I G 第 S 一 P 成 B 形 一 上 第 之該 面 將 表且 上 並 個膜 整 薄 緣 絕
B 處 G 度 S 密 P 古问 B 該 一 在 第 積 該 沈 在 G 積 S 沈 P 膜 B 薄 二 物 第 ib一 氧將 漿 ； 電 上 的 之 度膜 密 薄 高 緣 一 絕 將層 ; 間 理中 絕 膜 層 薄 間錄 中絕 G 層 S 間 P 中 B G 二 S 第 P 該 B 將 一 且 第 並該 上將 之 及 膜 K 薄 ; 物理 化 處 氧 熱 漿 做 電 膜 的薄 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ΑΊ Β7 經濟部中央標隼局員工消f合作社印製 五、發明説明 (( ) 1 I 該 商 密 度 的 電 漿 氧 it 物 m 膜 與 該 第 二 Β Ρ S G 中 間 層 m 緣 1 1 1 薄 膜 藉 由 一 種 化 學 與 磯 砘 之 研 磨 技 術 蝕 刻 Μ 平 坦 化 〇 fV 1 I 請 1 1 圖 示 之 簡 要 說 明 閱 1 I 本 發 明 之 其 它 的 S 的 與 特 點 將 ut 下 的 實 施 例 的 說 明 讀 背 1 1 | 並 參 照 附 圖 而 更 為 明 顯 其 中 之 | 意 1 圖 1 與 2 係 為 表 示 種 習 知 的 用 Μ 形 成 半 導 體 装 置 之 事 項 1 1 再 中 間 層 絕 緣 薄 膜 之 方 法 的 概 要 剖 面 圖 VX 及 4 寫 1 本 圖 3 與 4 為 表 示 —- 種 根 據 本 發 明 的 用 以 形 成 半 導 體 頁 、·_·^ 1 1 装 S3. 亘 之 中 間 層 絕 緣 薄 膜 之 方 法 的 概 要 剖 面 圖 0 1 1 I 較 佳 實 施 例 的 詳 细 說 明 1 1 本 發 明 之 較 佳 實 施 洌 的 m /XL' 用 之 m 佳 的 瞭 解 係 為 參 照 該 1 訂 附 圖 其 中 同 樣 的 參 考 圖 號 係 分 別 用 於 同 樣 與 對 應 的 部 件 1 I 上 0 1 I 參 照 圖 3 與 4 根 據 本 發 明 的 用 Μ 形 成 半 導 體 装 置 之 1 1 X 中 間 層 絕 緣 薄 膜 之 製 程 被 說 明 0 f~. 如 圖 3 中 所 示 (¾ 備 妥 一 半 導 體 基 板 1 1 j 於 其 上 一 1 1 底 層 结 構 1 3 係 建 立 包 含 一 用 Μ 將 元 件 分 開 的 場 氧 化 1 I 薄 膜 — 閘 極 电 極 源 極 與 汲 極 — 位 元 線 Μ 及 — 電 容 ， 1 1 其 中 全 部 均 未 顯 示 1 I 然 後 — 厚 度 约 為 1 〇 0 0 至 5 0 0 〇 埃 且 厚 於 該 介 1 1 於 一 格 區 域 3 〇 0 與 — 週 邊 區 域 4 0 〇 的 階 梯 m 蓋 之 第 一 1 I B P S G 絕 猱 m 膜 1 5 係 被 沈 積 在 該 底 層 结 構 1 3 的 上 表 1 1 I 面 之 上 Μ 作 為 一 第 — 中 間 層 絕 緣 m 膜 0 或 者 是 j 不 用 該 第 1 1 - 8 - 1 1 本纸張尺度適用中國國家標隼（CNS ) Λ4規格（210Χ 297公釐） 五、發明説明（ 5 如 1 例 膜 。 薄用 緣使 絕被 G 可 S 係 Ρ 膜 Β 薄 一 緣 A7 B7 絕物 勺 b uj /J— 它氧 其矽 是 的 或 S 膜 ◦ 薄 E G T S 3 Β ο <!?1!-1 1β 積 沈 相 氣 學 ib 勺 ( Θ 壓積 常沈 用相 利 氣 可 學 膜ib 薄的
D V C Ρ L 壓 經 一牙一一 0 種 是 一 或 ’ > 者 D 再 V C 積 Ρ 沈 Α被 丨 而 矽 該 的 定 得 穩 積。 以 沈 5 行 而 1 進 } 膜被 Dr#係 V 緣理 C 絕處 E G 熱 p S 的 (P V 積 Β ο 沈 一 ο 相第 9 氣 該 至 學代 ο 化取 ο 的可 7 化膜在 強薄 約 漿物 一 δ h Y— 由氧 JMM- 的 度 密 高 之 膜 薄 緣 絕 層 間 中 .—'二 膜 第 薄 一 緣為 絕作 G 一 S , P 著 B 接 1 第 5 (請先閲讀背面之注意事項再填寫本頁) 薄 物 化 氧 該 在 積 沈 被旋 而迴 埃 子 ο 電 ο 種ο 一 3 , 至 的 ο 巨 ο 此 5 成 為 達 约為 度 〇 厚上 一 構 K 结 係 的 7 生 1 產 膜所 P 、 C 術 I 技 ί 積漿 沈 電 相 合 氣耦 學 感 化 電 的種 ) 一 R 是 C 或 Ε 術 ( 技 振 D 共 V 器 C 速的 加波 11311 種1 學 化 勺 白 之 度 厚 的 埃οοοο IX 至οοο ο 2 用為 使约 被大 係 有 術具 技 ’ 積 後 沈其 相 氣 氧 密 漿漿 電 電 的在 度 ’ 密膜 高薄 該緣 在絕 積 層 沈間 被中 係 三 9 第 1 一 膜為 薄作 緣上 絕 之 G 7s 1 Ρ 膜 Β 薄 二 物 第化 經濟部中央標隼局員工消費合作社印褽 該 定 著 穩 接作 且用 分 Ρ 公 ο 方 ◦ 平 9 每 至 子 ο 離 ο 個 7 12在 〇 9 1—f r—Η 至 膜 10薄 ο 緣 1 絕 為G 约 S 從 Ρ 圍 Β 範 二 度 第 示 所 中 4 圖 下 如 之 ， 理 後 處 然 熱 的 "Κ1ίτ 執 被 ^ 程 製 Ρ Μ C 涸 -Ια - 比 化個 坦 一 平作 ο 當 ο 係 4 7 域 1 區膜 邊薄 週 物 與ib ο 氧 ο 漿 3 |电 域的 區度 格 密 該 高 中 例 此 在 G S Ρ Β 亥 --Ρ 本紙張尺度適用中國國家標华（CNS ) Λ4規格（210X 297公釐） 經濟部中央標隼局員工消費合作社印裝 A7 B7五、發明説明（1 ) 膜1 5更能柄擋研薛的阻擋層，因而該凹曲的現象並未發生。 根據本發明，該C Μ P製程係在該研磨頭的壓力被設 為5__到J P s i 、旋轉速度為2_1>_至5 ◦ r p m、該平台 的桌面速度為0 r p m以及該研.磨_頭的背壓為0 到2 p s _丨_ _的情形下被進行。作為一種懸浮的化學品，一 種例如為Κ Ο Η或是N Η 4 ◦ Η的鹼性溶液係被用來防止 該研磨粒聚集成更大的輯_^^1是沈澱。 如同之前所述，根據本發明之用以形成半導體裝置的 中間層絕緣薄膜之方法的特徵係在於利用一高密度的電獎 氯_仆，物簿膜於一 C Μ P製程中。當一包含t il第一 B P S G絕緣薄膜、該高密度的電漿氧化物薄膜與該第二B P S G絕緣薄膜的堆積结構被送至一 C Μ P製程處理時，該氧 化物薄膜係媛慢地被除去，而該β p s g m緣薄膜則快速 成，因而此種在蝕刻上的差署JI容許該研磨終點容 易.地被檢測。此外，較低階梯的週邊區域可避免被過度研 磨，於是一完全平坦而SM E1曲的問題之结搆可被獲得， 因此使接缜的製程變得容易。於是，本發明具有改善半導 體装置之可靠度與產能且獲致半導體裝置之H損度的極 大優點。 本發明已用一種說明的性質而被描述，並且應瞭解的 是所使用的詞赞係被用作說明而並不是用做限制： 本發明的許多修改與菱ib在上述的教示之下係為可能 -1 0 - \ ί - ....... I 1---- I I—f^-I · - 1 · - I— * νΛ. 、τ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 五、發明説明 A7 B7 中 辖 IG。 之行 圍實 範來 利式 專方 請的 申述 的描 附別 所特 在所 是上 的 以 解於 瞭同 應不 ’ 用 此可 因明 。 發 的本 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局肩工消费合作社印裝 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）

Claims (1)

  1. .;i是：^'Ty/iGvf^内容 經濟部中央標準局員工消費合作社印製 1 · 一種用Η形成半導體裝置之中間層絕緣薄膜之方法， 其係包含步驟為： 提供一具有形成在高階梯覆蓋的格區域與低階梯覆蓋 的遇遴區域上之較低结構層的半導體基板； 在該較低结構層的整個上表面之上形成一第一 B P S G薄膜，並且將該第一 B P S G薄膜做熱.處理； 在該第一 B P S G薄膜之上肜成一高密度電漿氣ib物 薄膜作為一阻止層； 在該高密度電漿氧ib物薄賴之上形成一第二B P S G 浔脾，並且將该第二B P S G薄帜做熱處理；K及 搭由一榷（b學地偶械研磨製程將該Μ二B P S G薄_ 、高密度電漿氧it物薄膜與第一 B P S G薄膜独刻Κ洼到 平坦ib，直到形成在該週邊區域之高密度電漿氧ib物薄膜 茲出為止… 2 ·根撺申請專利範圍第1項之方法，其中該第一 BPS G薄膜係利用一種常壓的化學氣相沈憒技術之◦ 3 - T E 0 S的矽氧化物薄膜所形成。 3 ·根據申請專利盹圍第1項之方法，其中該第一 BPS G薄膜係利用一種低壓的ib學氣相沈積技術之0 3 -Τ E ◦ S的矽氧化物薄_所形成。 4 ·根據申請專利範圍第1項之方法，其中該第一 B P S G薄膜係利用一種電漿強ib的it學氣柜沈積技斯之矽氧化 物薄膜所形成。 本紙張尺度適用中國國家標隼（CNS ) Λ4現格（公筇 ---------•女^------丁______^ ,-»s’ (請先閲讀背面之注意事項再峭寫本頁)
    .;i是：^'Ty/iGvf^内容 經濟部中央標準局員工消費合作社印製 1 · 一種用Η形成半導體裝置之中間層絕緣薄膜之方法， 其係包含步驟為： 提供一具有形成在高階梯覆蓋的格區域與低階梯覆蓋 的遇遴區域上之較低结構層的半導體基板； 在該較低结構層的整個上表面之上形成一第一 B P S G薄膜，並且將該第一 B P S G薄膜做熱.處理； 在該第一 B P S G薄膜之上肜成一高密度電漿氣ib物 薄膜作為一阻止層； 在該高密度電漿氧ib物薄賴之上形成一第二B P S G 浔脾，並且將该第二B P S G薄帜做熱處理；K及 搭由一榷（b學地偶械研磨製程將該Μ二B P S G薄_ 、高密度電漿氧it物薄膜與第一 B P S G薄膜独刻Κ洼到 平坦ib，直到形成在該週邊區域之高密度電漿氧ib物薄膜 茲出為止… 2 ·根撺申請專利範圍第1項之方法，其中該第一 BPS G薄膜係利用一種常壓的化學氣相沈憒技術之◦ 3 - T E 0 S的矽氧化物薄膜所形成。 3 ·根據申請專利盹圍第1項之方法，其中該第一 BPS G薄膜係利用一種低壓的ib學氣相沈積技術之0 3 -Τ E ◦ S的矽氧化物薄_所形成。 4 ·根據申請專利範圍第1項之方法，其中該第一 B P S G薄膜係利用一種電漿強ib的it學氣柜沈積技斯之矽氧化 物薄膜所形成。 本紙張尺度適用中國國家標隼（CNS ) Λ4現格（公筇 ---------•女^------丁______^ ,-»s’ (請先閲讀背面之注意事項再峭寫本頁) ^8jl3G5 A8 B8 C8 D8 六、申請專利範圍 5 ·根據申請專利範圍第1項之方法•其中該第一BPS G薄膜係沈積一大約為1 ◦ 0 0至5 0 0 0埃的厚度_= (請先閱讀背面之注意事項再""本頁) 6 ·根據申請專利範圍第1項之方法，其中該第一 BPS G薄膜係在一大约為7 0 0至9 0 0 f的溫度下被熟處理 7 ·根據申請專利範圍第1項之方法，其中該高密度電漿 氧化物薄膜保利用一種電子迴旋加逑器共振的化學氣相沈 楫技術在範圍從约為1 0 1(3至1 012屆離子每平方公分的電 贤密度下所形成- 8 ·根撺申請導利範圍第1項之方法，其中該高密度電漿 氣化物Γ#瞑係利用一種揉旋（h e I i c ο η )波的化學氣相沈 ί貞技術所形成。 9 ·根撺申請專利範圍第1項之方法，其中該高密度電漿 氧ib物薄瞑係利用一種電感耦合的電漿ib學氣相沈積技術 所肜成。 I 0 ·根據申請專利範圍第1項之方法，其中該高密度電 漿氧化物薄膜像形成一大約為5 0 ◦至3 0 0 0埃的厚度 經濟部中央標隼局員工消費合作社印裝 〇 II •根據申請專利範圍苐1項之方法，其中該第二B P SG薄膜係利用一種常壓的it:學氣相沈積技術之〇3 -T E 0 S的矽氣化物薄膜所形成。 1 2 ·根據申請專利範圍第1項之方法，其中該第二B P S G薄膜係利用一種低壓的ib學氣相沈積技術之0 3 - T 本紙張尺度適用中國國家標準（CNS ) Λ4現格（2丨οχ巧7公趦 ^8i.3G5 as Bo C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 1 E 0 S 的 氧 化 物 m 膜 所 形 成 : 1 1 | 1 3 根 據 申 請 專 利 範 圍 第 1 項 -V 方 法 其 屮 該 第 二 Β P 1 I S G m 膜 係 利 用 — 種 电 漿 強 ib 的 ib 學 氣 相 沈 積 技 術 之 δ夕 氧 請 1 I Μ I ib 物 m 膜 所 肜 成 0 •‘ 讀 背 ί* ιέ I 1 4 根 撺 申 請 專 利 ie 圍 第 1 項 之 方 法 其 中 第 二 Β P 之 1 I 意 1 I S G m 絕 m 晚 \k 沈 積 约 2 0 〇 0 至 1 0 〇 〇 0 埃 事 項 再 1 1 的 厚 度 0 I 1 5 m 串 專 利 範 圍 第 1 項 之 方 法 其 中 it 學 地 機 寫 4- 頁 裝 1 研 磨 製 裎 係 在 — 研 磨 頭 的 m 力 被 設 為 5 到 —Ί P S 旋 1 1 搏 埋 度 〇 0 至 5 〇 r P m 平 台 的 桌 m 速 度 為 1 5 至 1 I 4 0 Γ P ΓΠ K 及 該 研 磨 m 的 壓 為 〇 到 2 P S 的 情 形 下 1 1 丁 m 進 行 % 1 I 1 6 根 撺 串 m 專 利 範 園 第 1 項 之 方 法 其 中 ft 學 地 1 1 喊 研 磨 製 程 係 Μ 由 利 用 — 種 ϋ 自 K 0 Η 或 是 N Η Λ 〇 Η 的 1 1 m 性 懸 浮 物 而 破 進 行 〇 1 1 7 . 種 用 Μ 將 半 導 體 装 置 中 間 層 m m ϊη m 平 坦 it 之 1 方 法 其 \k 包 步 驟 為 1 1 提 供 一 具 有 肜 成 在 高 階 梯 m 蓋 的 格 區 域 與 低 階 梯 m 蓋 1 1 的 週 邊 區 域 上 之 較 低 结 構 層 的 半 導 體 基 板 1 I 在該較低结構層的整 '個 上 表 面 上 形 成 — 第 — 硼 1 I 破 璃 中 間 層 絕 緣 膜 並 且 將 該 第 一 硼 矽 玻 璃 中 間 層 絕 緣 1 I ΐη 瞑 在 溫 度 约 為 7 0 0 至 9 0 0 °c 下 做 熱 處 理 1 1 將 一 高 密 度 的 電 漿 氧 化 物 η 沈 積 在 該 第 -一 中 間 m 絕 1 1 ~ 3 - ! 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2!0XW7公符 ^8x40^) it C8 D8六、申請專利範圍 〇 1X 至 ο -L ο 1 為 約 有 具 係 ; 膜度 薄·密 物漿 化 電 氧的 該 分 ’ 公 上方 之平 _ 每 0 子 緣離 度絕 密 1 高 間 該中 在璃 積玻 沈矽 瞑 磷 0.硼 緣二 0 第 層 該 間將 中且 璃並 玻 上 矽 之 ϋ 膜 硼Γ# 二 物 第ib i 氧 將，漿 電 的 在 膜 Γ# 由 0 ¾中 Μ ® ; 玻 rj ΓΟ - 菡磷 热 硼 做 一 下 第 V 該 ο 將 ο 程 9 製 至 磨 ο 研 ο 砘 7 機 為地 約學 度lb 溫 Μ 硼在 二 成 第形 該 到 與 1 ο 0 ， 止 薄ib為 物坦出 ih平茲 氧到.膜 漿 迳薄 電M物 的刻ih 度蝕氧 密膜漿 高M電 該+緣 度 、 絕 密 膜層 高 薄間之 绦 中..域 絕璃區 層玻邊 間 的週 (請先閱讀背面之注意事項再^¾本f) 裝 訂 經濟部中央標準局員工消費合作社印裝 本紙悵尺度適用中國國家標準（CNS ) Λ4現格（2丨0'< 57公焓
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209293A (ja) * 1997-01-22 1998-08-07 Sony Corp 半導体装置の製造方法
US6025279A (en) * 1998-05-29 2000-02-15 Taiwan Semiconductor Manufacturing Company Method of reducing nitride and oxide peeling after planarization using an anneal
KR100470165B1 (ko) 1999-06-28 2005-02-07 주식회사 하이닉스반도체 반도체소자 제조 방법
US6479385B1 (en) 2000-05-31 2002-11-12 Taiwan Semiconductor Manufacturing Company Interlevel dielectric composite layer for insulation of polysilicon and metal structures
KR100721190B1 (ko) * 2001-06-29 2007-05-23 주식회사 하이닉스반도체 반도체 메모리소자 제조방법
KR20050008364A (ko) * 2003-07-15 2005-01-21 삼성전자주식회사 층간절연막 평탄화 방법
KR100624566B1 (ko) * 2004-05-31 2006-09-19 주식회사 하이닉스반도체 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
KR100590397B1 (ko) * 2004-07-22 2006-06-19 주식회사 하이닉스반도체 반도체 소자의 패시베이션층 형성 방법
WO2006075444A1 (ja) * 2005-01-12 2006-07-20 Sharp Kabushiki Kaisha 半導体装置の製造方法、及び半導体装置
DE102005004708B4 (de) * 2005-02-02 2006-11-02 Atmel Germany Gmbh Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor
US7364997B2 (en) * 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
KR20080095621A (ko) * 2007-04-25 2008-10-29 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
DE102007063271B4 (de) * 2007-12-31 2009-11-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines dielektrischen Zwischenschichtmaterials mit unterschiedlichen Abtragsraten während eines CMP-Prozesses
US8822287B2 (en) * 2010-12-10 2014-09-02 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
CN102543839B (zh) 2010-12-22 2014-01-08 中国科学院微电子研究所 层间电介质层的平面化方法
JP2012174937A (ja) * 2011-02-22 2012-09-10 Sony Corp 半導体装置、半導体装置の製造方法、半導体ウエハの貼り合わせ方法及び電子機器
US20150200111A1 (en) * 2014-01-13 2015-07-16 Globalfoundries Inc. Planarization scheme for finfet gate height uniformity control
CN115347034A (zh) * 2021-06-22 2022-11-15 福建省晋华集成电路有限公司 一种半导体结构、半导体结构制备方法及半导体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits
US4972251A (en) * 1985-08-14 1990-11-20 Fairchild Camera And Instrument Corp. Multilayer glass passivation structure and method for forming the same
US5268333A (en) * 1990-12-19 1993-12-07 Samsung Electronics Co., Ltd. Method of reflowing a semiconductor device
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
US5166093A (en) * 1991-07-31 1992-11-24 Micron Technology, Inc. Method to reduce the reflectivity of a semi-conductor metallic surface
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法
US5278103A (en) * 1993-02-26 1994-01-11 Lsi Logic Corporation Method for the controlled formation of voids in doped glass dielectric films
US5532191A (en) * 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
US5356513A (en) * 1993-04-22 1994-10-18 International Business Machines Corporation Polishstop planarization method and structure
US5516729A (en) * 1994-06-03 1996-05-14 Advanced Micro Devices, Inc. Method for planarizing a semiconductor topography using a spin-on glass material with a variable chemical-mechanical polish rate
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
KR960005761A (ko) * 1994-07-27 1996-02-23 이데이 노부유끼 반도체장치
JP3326974B2 (ja) * 1994-07-28 2002-09-24 ソニー株式会社 多層配線の形成方法および半導体装置の製造方法
US5494854A (en) * 1994-08-17 1996-02-27 Texas Instruments Incorporated Enhancement in throughput and planarity during CMP using a dielectric stack containing HDP-SiO2 films
US5552346A (en) * 1995-04-27 1996-09-03 Taiwan Semiconductor Manufacturing Co. Planarization and etch back process for semiconductor layers
US5770469A (en) * 1995-12-29 1998-06-23 Lam Research Corporation Method for forming semiconductor structure using modulation doped silicate glasses
US5545585A (en) * 1996-01-29 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of making a dram circuit with fin-shaped stacked capacitors
US5656556A (en) * 1996-07-22 1997-08-12 Vanguard International Semiconductor Method for fabricating planarized borophosphosilicate glass films having low anneal temperatures
US5716890A (en) * 1996-10-18 1998-02-10 Vanguard International Semiconductor Corporation Structure and method for fabricating an interlayer insulating film

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