TW378329B - Semiconductor device and semiconductor memory device - Google Patents
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Description
第85111154號專利申請案 修正 中文說明書修正頁A7民國88年1月修正本從年I月 B7 «
五、發明説明(23 ) 圖5係表圖4之DRAM之I/〇區段之第1實施形 態的電路圖。 圖6ί係表圖5之I / 0區段的時序圖· 圖7係表圖4之DRAM之I/0區段之第2實施形 態的電路圖。 圖8係表圖7之I/0區段的時序圖。 圖9係表圖5以及圖7之技術有利點的時序圖。 圖‘1 0係表圖5以及圖7之技術有利點的時序圖。 圖1 1係表圖4之DRAM之其他部分的方塊圖》 圖.1 2係表圖1 1之DRAM部分的時序圖· 圖13係表本發明所適用之SDRAM之電路方塊圖 〇 〔符號說明〕 10 記憶體裝置 12,13,14,15 陣列 16 位址以及控制埠 16a 行位址選擇埠 16b 列位址選擇璋 1 6 c 位址瘅 ^ 1 6 d 位址璋 17 冗餘解碼電路 17a,17b 匯流排 18a 行位址緩衝器 (誚先間請背而之注意事项再¾¾本頁)
-26 - A7 B7 五、發明説明(1 ) (本發明所屬之技術領域) 諳 先 閱 本發明一般是有關於半導體設計技術特別是有關於 ~種使半導體裝置之多重輸入/輸出得以同步化的方法以 及裝置。
I (習用技術). 在_計電子系統時,對於速度以及時間的限制 常應該要考慮的重要的因素。幾乎所有的系統設..計 要配合所使用之所有的構成要素在時間上的要求, 要最佳化以實現高速化之目的。結果,許多的積體 亦即,晶片則利用同步設計。所謂的同步晶片係指 件是一被連接到共同的系統時脈的晶片》周步晶片 連接到輸入以及輸出的鎖存器或是暫存器,而所有 單一的單晶片上。更者,同步晶片,由於外部的邏 少,且高速,因此對系統設計者提供了更多的便利 方面,同步晶片也解決了晶片設計者在設計上的許 係一經 ,必須 且必須 電路, 晶片元 具有被 皆位在 輯晶片 β另一 多困難
意事I項 再产I 訂 m 經濟部中央標準局員工消費合作社印製 (本發明所要解決的課題) 其中一個設計上的困難即是決定晶片中之時脈信號之 配線的問題。由於受到傳送線之阻抗的影響,典型上位在 晶片之其中一側的時脈信號會較位在晶片之相反側之時脈 信號爲延遲。此一問題會因爲晶片尺寸的增大或是輸出入 (I / 0 )埠之數目的增加而惡化,例如對於2 5 6 Μ位 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 一 4 - A7 B7 經濟部中央標準局員工消費合作社印製 五 、發明説明(2 ) 1 元 之動 態 隨機存取記憶體( D R A Μ ) 而 言 > 尺 寸 會 變 得. - 1 非 常大 y 而有單一晶片具有 1 6 個 I / 〇 埠 的 情 形 0 1 | 以 下 請參照圖1 *圖2 以 及 同 圖 3 來 說 明 早 於 本 發 明 而 Γ 由 本發 明 人所檢討的課題。 請 先 閱 I 1 '3 固 圖 1 係表習知之2 5 6 Μ 位 元 之 同 步 D R A Μ 裝 置 的 tr 背 1 I 方 塊圖 〇 DRAM整體是以 號 碼 1 0 來 表 示 〇 裝 置 1 0 具 之- 注 意 1 有 4個 陣 列1 2 — 1 5,各 陣 列 具 有 6 4 Μ 位元 的 記 億 體 事 項 1 | 再 1 > 多個 I / 0璋(外部端子 ) D Q 0 D Q 7 > .D Q 8 ί w 裝 D Q 1 5 ,用於接受時脈信 號 ( C L K ff ) 的 時 脈 ( 頁 1 1 C L K ) 輸入以及整體以號 碼 1 6 來 表 示 之 附加 的 位 址 以 | 及 控制 埠 〇 、/Η 2 係表爲了要控制附 屬 於 1 6 個 I / 0 埠 D Q 〇 .〜 1 訂 1 1 D V Q 1 5 的I / 0暫存器, 是 如 何 使 用 C L K 信 號 的 情 形 〇 在1 6 個I / 0埠D Q 〇 D Q 1 5 分 別 連 接 有 暫 存 器 1 1 R Ε. G 0 〜R E G 1 5以及 邏 輯 閘 A N D 0 A Ν D 1 5 1 A 0 藉由 傳 送線.1 N T設有C. L K 信 號 到 邏 輯 閘 A Ν D 0 霸 1 A N D 1 5的路徑。傳送線 I N T 之 阻 抗 是 以 — 連 串 的 電 1 阻 R以 及 電容器C來表示。 而 被 輸 入 到 各 邏 輯 閘 A N D 0 AN D 1 5之在傳送線I Ν T 上 的 點 則 分 別 以 I N T ( 1 5 0 )〜 I N T ( 1 5 )來表 示 〇 I 1 I C L K信號係利用在經 由 控 制 器 1 9 來 產 生 資 料 輸 出 1: 致 能( enable)信號( 0 E ff ) 上 〇 邏 輯 閘 A N D 0 1 1 AN D 1 5,在邏輯上乃 組 合 D 0 E 信 號 與 C L K 信 號 1 1 而 分別 產 生暫存器時脈C 0 C 1 5 〇 如 此 般 C L K 信 1 CN /V 準 標 家 國 國 t 用 適 度 尺 張 紙 本
A
釐 公 7 9 2 X 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(3 ) 號以及D Ο E信號則分別控制內部信號D A T 〇〜 D A T 1 5到I / 0埠DQO〜DQ1 5的輸出時間。但 是因爲傳送線I NT對於C LK信號的阻抗,如後所述, 不能夠同時輸出內部信號DATO〜DAT1 5。 /圖3係表裝置10 (圖2)之讀取動作的時序圖。對 於裝置1 0整體的存取時間則是指測量自在時間Ρ 1之 CLK信號的上升緣開始到在I/O埠DQ0〜DQ15 中之最後一個具有有效的輸出資料爲止的時間。..在裝置 1 0中,輸出資料〇 〇則是一具有最後的有效資料者。而 此是因爲由於傳送線I NT的阻抗緣故,自輸入CLK ( 圖2)開始到點I NT (〇)爲止所測量之CLK信號的 傳送延遲量會成爲最長的延遲量使然。延遲量t R C Ο係 表在輸入CLK時之CLK信號與在點INT (〇)時之 C L K信號的差。傳送線的影響,若點I NT (〇)〜 INT(15)愈是接近輸入CLK的時刻則愈少出現, 因此,延遲量.t RCO則會較作爲在輸入CLK時與點 INT(7)時之CLK信號的差的延遲量tRC7爲大 。結果,由於阻抗對於距輸入C LK最遠的I /0埠的影 響最大,因此,如延遲量t RC 0以及t RC 7所示般, 由於傳送線I NT之故會導致裝置1 0的存取時間變慢。 因此,必須要減少傳送線阻抗對C L K信號的.影響,而提 升裝置10的速度以及精度》 至於防礙高速性能,而且增加晶片之尺寸之在設計上 的其他問題則是有關於爲了要實現列冗餘構造所必要的多 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -----------------^^裝'--^---,—訂--------!---L---r---— (諳先閱_讀背面之注意事項再填寫本頁} A7 B7 五、發明説明(4 ), 餘的電路。有關列冗餘構造_,在本技術領域中已廣爲人知 。可以藉由其他之冗餘的位元列單純地置換包含缺陷的位 元列。當參照圖1時,陣列1 2〜1 5 ,如陣列1 2之列 C1以及CR般包含了被配列成列之多個位元。CR列爲 一冗餘列,在其他列沒有任何的缺陷的情況下,則保持不 被使用的狀態。但是當在列上有缺陷發生時’例如當列 C 1之位元B 1爲一缺陷位元時’則使列C. 1成爲非致能 狀態,而使冗餘列C R成爲致能狀態,因此藉由..冗餘列 C R可以救劑列C 1。而藉由冗餘列C R可以救劑列C 1 的資料則被儲存在冗餘解碼電路17。 經濟部中央標準局員工消費合作社印製 在動作之際,裝置1 0則自位址以及控制埠1 6而接 受行信號以及列信號(未圖示)。最初則接受行信號,且 將其儲存在行位址緩衝器("RAB" )18a,在此則 用於將各位元行予以定址。接著,列信號則被送到冗餘解 碼電路1 7,在此,則檢査被定址的行與列是否爲被救濟 的列。而列信.號,則經由匯流排1 7 a以及1 7 b分別被 送到1群的列解碼器CD 1以及CD2 »列位址信號自位 址以及控制埠1 6到達列解碼器C D 1以及C D 2的時間 則直接左右裝置10的速度。因此,CAB 18b以及冗 餘解碼電路1 7則直接被配置在位址以及控制埠1 6與列 解碼器CD1,以及CD2之間,藉此,可以使傳送列信 號的距離成爲最小,且能夠增加裝置1 〇的速度。 結果,位址以及控制埠1 6與列解碼器C D 1以及 C D 2之間的領域則變得非常的密集。因此,可以減少存 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) π A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明 ( 5 ). 在於位址以 及 控 制 埠 1 6 與 列 解 碼 器 C D 1 以 及 C D 2 之. 間之電路的 數 巨 以 及 尺 寸 而 縮 短 列 信 號 被 .傳 送 的 距 離 > 而必須要簡 化 在 設 計 如 此 密 集 之 領 域 時 的 繁 雜 程 度 > 更 者 ,若是減少 位 在 位 址 以 及 控 制 璋 1 6 與 列 解 碼 器 C D 1 以 及c D 2之 間 之 電 路 的 數 巨 以 及 尺 寸 » 則 勢 必 會 直 接 影 響 到裝置1 0 的 m 度 〇 本發明 之 上 述 以 及 其 他 的 巨 的 與 新 穎 的 特 徵 則 可 以 根據本說明. 書 之 記 載 以 及 所 附 ΓΒ-Τ 圖 面 更 加 明 .白 0 '·. (解決課題 之 手 段 ) 在本案 所 掲 露 的 發 明 中 若 是 要 簡 單 地 說 明 代 表 者 之 概要內容, 則 如 下 所 述 〇 亦即, 本 發 明 在 於 提 供 對 於 半 導 體 裝 置 可 以 減 少 傳 送 線之阻抗對 於 時 脈 信 號 的 影 響 的 方 法 以 及 裝 置 〇 而 Cfcj 與 習 知 技術不同, 本 發 明 包 含 了 被 配 置 在 裝 置 之 同 步 的 I / 0 埠 附近的多重 時 脈 輸 入 藉 此 可 以 減 少 傳 送 內 部 時 脈 信 號 的 最大距離, 更 者 > 也 可 以 減 少 內 部 時 脈 信 號 因 爲 傳 送 線 的 阻抗所引起 的 延 遲 量 〇 在第2 實 施 形 態 中 > 本 發 明 之 裝 置 包 含 了 讀 取 專 用 記 憶體(> R 〇 Μ ) > 而 此 被 程 式 化 以 便 於 對 行 位 址 進 行 解碼而獲得 對 執 行 對 冗 餘 列 的 存 取 爲 有 用 的 資 料 〇 藉 此 » 可以提高裝 置 的 速 度 f •Ifn 在 位 於 裝 置 之 列 解 礦 器 與 位 址 埠 之間之非常 密 集 的 領 域 可 以 提 供 多 餘 的 空 間 0 藉由本 發 明 所 達 成 之 技 術 上 的 有 利 點 即 是 藉 著 減 少 傳 寫 本 頁 訂 本紙張尺度適用十國國家標準(CNS ) A4規格(210X297公釐) 請 先 閔: 讀 背 面 之― 注 意 事 項 再 -8 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明ί: 6 ) 送線的阻抗對於時脈信號所造成的影響,可以提高積體電 路的速度。 由本發明所達成之在技術上之其他的有利點即是藉著 .減少各元件中之時脈信號的變動’可以提高積體電路的精 度。 由本發明所達成之在技術上之其他的有利點即是積體 電路的I/0可以在不同的頻率下動作。 由本發明所達成之在技術上之其他的有利點..S卩是藉著 減少各元件中之時脈信號的變動,可以改善在輸入資料時 之設定時間以及保持時間。 由本發明所達成之在技術上之其他的有利點即是可以 使位在位址埠與列解碼器之間的位址路徑成爲集成度較少 之形態。 由本發明所達成之在技術上之其他的有利點即是藉著 使用R 0 Μ,可以減少位址與控制埠之間的距離,而能夠 改善被救濟之裝置的琿度 由本發明所達成之在技術上之其他的有利點即是藉著 使用ROM,對早於列位址週期之行位址週期中的列冗餘 性進行計算,能夠改善被救濟之裝置的速度。 (發明實施的形態) 如上所述,圖1 ,圖2以及圖3係表備有16個I / 〇,而早於本發明而由本案發明人所檢討之同步2 5 6M 位元動態隨機記億體(A D R A Μ ")。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先«-讀背面<-注意事項再填寫本頁)
9 經濟部中央標隼局員工消費合作社印製 A7 ___B7 五、發明説明(7 ) ¥圓4中,號碼2 0係表實現了本發明之特徵之同步 記憶體裝置。本發明之最佳的實施形態,雖然裝置2 0係 2 5 6M位元DRAM,但是本發明並不限於要應用在 dram,也可以應用在具有可以被單一的時脈信號或是 控制信號所控制之多童埠的任意的積體電路裝置,例如可 程式邏輯陣列尊是其他型式的ram ^ 裝置20則是改善裝置10(圖1)者,因此,在裝 置2 0中,與裝置1 〇之電路以及信號相同的電,路以及信 號則以相同的符號或是號碼來表示,而對於被變更,修正 或是改善的電路以及信號才以新的符號或是號碼來表示。 裝置20包含個4陣列12 - 15 ,各陣列則具有16 Μ 位元的記憶體,多個I/O埠(外部端子)DQ0〜 DQ7以及DQ8〜DQ15,用於接受3個時脈信號 CLKO’CLKl,以及CLK2的3個時脈輸入以及 整體以號碼1 6來表示之附加的埠(外部端子)》
若參照圖另,則暫存器REG0〜REG15以及邏 輯閘AND0〜AND1 5分別對應於1 6個I/O埠 DQ0〜DQ15 ,而分別產生供內部信號DAT0〜 DAT1 5使用之暫存器時脈C0〜C 1 5。該些電路則 包含在I/O緩衝器。在圖5中,只表示了 8個第11/ 〇埠,邏輯閘,暫存器,暫存器時脈以及內部信號,但是 剩下來8個I /0埠,邏輯閘,暫存器,暫存器時脈以及 內部信號則同樣地作用,因此爲了要簡化說明乃予以省略 。又,由於本發明對於不同數目的I/O,例如24個I 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) ~ ~ -U) — (請先«-讀背面之注意事項再填寫本頁) 裝! r I訂--- 經濟部中央標準局員工消費合作社印製 A7 _B7 _ 五、發明説明(8 ) /0,3 2個I /0亦同樣地適用,因此可以擴大到許多 類似的裝置上。 C L K 〇信號係用於經由控制器1 9而產生輸出致能 信號D0E。CLK1信號則經由傳送線I NT1被輸入 到各邏輯閘ANDO〜AND7。傳送線I NT1的阻抗 是以一連串的電阻R以及電容器C來表示。被輸入到各邏 輯閘ANDO〜AND 7之在傳送線I NT1上的點則分 別以I N T 1 ( 〇 )〜I N T 1 ( 7 )來表示。..又,雖然 未圖示,同樣地第2傳送線,第2群的邏輯閘以及第2群 的暫存器被連接到I/O埠DQ8〜DQ1 5。如此般, C L Κ 1信號以及D ◦ Ε信號會同時控制各埠D Q 0〜 DQ 7中之內部信號DATO〜DAT7的輸出時間,.崗 樣地,CLK2以及DOE信號同時控制各埠DQ8〜 DQ15中之內部信號DAT8〜DAT15的輸出時間 。雖然C L Κ 1信號以及C L K 2信號會分別受到與其對 應之傳送線的.負載所影響,但是如後所述,對於裝置2 0 之速度的影響,與以往之裝置10 (圖3)的情形相較乃 大幅地被減少。 若參照圖6,對於裝置2 0整體的存取時間,則是測 '量自在時間P 3的C L K 0信號的上升緣開始到在I /〇 埠D Q 0〜D Q 1 4中的最後一個具有有效資料爲止之時 間。根據圖5之被改善的電路,表示C L Κ 1信號自輸入 CLK1到被傳送到點I NT (〇)爲止的傳送時間之傳 送線的延遲量t RCO則較表示C LK 1信號,自輸入 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -----1—--.---- (請先鬩護背面之注意事項再填寫本頁) ——.---:f訂,---- -11 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(9 ) c L K到被傳送到點I N T ( 3 )爲止之傳送時間之傳送 線t RC 3的延遲量t RC 3稍大。結果,在I /〇埠 DQ0〜DQ1 5中具有最後之有效資料者還是I/O埠 D Q0,而對於裝置2 0整體的存取時間則是由I /0埠 DQ0之存取時間tAC〇所決定。而此是因爲在I NT 1 ( 0 )中之傳送線的阻抗較在I NT ( 3 )中之傳送線 的阻抗爲大使然。但是最慢的存取時間t A C 0與最快的 存取時間t A C 3的差則非常的小。而此是因爲,輸入 CLK1與最遠之傳送線之點INT1 (〇)之間的最大 距離被減小到爲圖2之傳送線之點I NT (〇)時的1/ 2使然。 圖7係表本發明之其他的實施形態,係表利用較少電 路的情形。特別是圖7所示的實施形態,對於1 6個I / 0埠DQ0〜DQ15分別被連接到內部信號DAT0〜 DAT15的暫存器REG0〜REG15乙點則是與圖 5所示之實施形態相同》但是,D 0 Έ信號則不被輸入到 邏輯閘AND0〜AND15,而對於用於CLK1信號 之輸入緩衝器3 0與用於C L K 2'信號(未圖示)的輸入 緩衝器(未圖示)當作一致能輸入來使用。輸入緩衝器 3 0則驅動與圖5之傳送線I NT 1同樣的傳送線ί NT 3。傳送線I NT 3的阻抗是以一連串的阻抗R以及電容 C來表示。而對於各暫存器RE G 0〜R E G 7當作輸入 來使用之在傳送線I N T 3上的點則分別以I N T 3 ( 〇 )〜INT3 (7)來表示。 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) (請先閎讀背面、&注意事項再填寫本頁) -訂 .—.u Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明(10 ) 若參照圖8則可以了解圖7之實施形態之時序圖與作 爲圖5之實施形態之時序圖的圖6類似。更者,因爲附加 的輸入緩衝器3 0所引起的傳送延遲則可以藉由去除邏輯 閘ANDO〜AND7而獲得補償。 更者若參照圖5以及圖7,可以知道本發明之2個實 施形態,除了 B經說明的之外,相對於圖2的技術,存在 有技術上有利之處》其中一個有利點即是由於備有2個追 加的時脈信號C L K 1以及C L K 2,系統設計,者可以在 不同的頻率下使2個時脈動作。如圖9所示,藉此,系統 設計者可以前進1個位元組(byte)單位的資料。例如對 於必須只前進上位位元組的叢發(burst)動作而言,叢 發位址計數器(未圖示)則使DRAM2 0的位址前進。 C .L K 2信號雖然與叢發計數器一起遷移,但是C L κ 1 信號只有一次在點P 4遷移。相對於I /0埠D Q 〇〜 DQ7 (在圖9中以I/O埠DQ0來表示)停留在穩定 狀態’ I / Ο:璋DQ3〜DQ15 (在圖9中以I/O埠 DQ13來表示)則會與叢發計數器一起前進。 ^參照圖1 0,本發明之其他的有利點即是與在進行 寫入動作時的設定時間以及保持時間有關。特別是在進行 同步的寫入動作時,位在時間P 5之C L K 〇信號之上升 線的前方以及後方而沒有共同部分的設定時間t s以及保 持時間t Η之期間,則不得不將輸入資料d 〇〜d 1 5輸 入到I/O埠DQ0〜DQ1 5。而當考慮以I/O埠 D Q 0以及I / 0埠D Q 3爲例時,則資料D 〇以及D 3 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱'讀背面之注意事項再填寫本頁)
Q 、τ J®! -13 - 經濟部中央標準局員工消費合作社印製 A7 ______B7五、發明説明(η ). 分別會爲暫存器REGO以及Re G 3所接受。更者,對. 於暫存器REGO的時脈則自p 5之CLKO信號的上升 緣只延遲一延遲量t R C 〇,而對於r e G 3的時脈則自 P5之CLKO信號的上升緣只延遲一延遲量tRC3。 但是,在本發明中則是將最長的延遲量t R C 0與最短的 延遲量tRC 3的差設成最小的限度。結果可以縮短設定 時間t S以及保持時間t Η,藉此,裝置2 0的設計.者可 以縮小不得不維持資料D 〇〜D 1 5之有效性的..視窗。 請參照圖1 1,乃將裝置2 〇的一部分放大,而表示 有列位址緩衝器(ACAB" ) 3 1a,行位址緩衝器( "RAB" ) 3 1b ’讀取專用記憶體() 3 1 c ,列冗餘檢測(A C R D 〃 )電路,2個列解碼嶺 域CD1 ,CD2以及行解碼領域RD1。更者,附加的 埠1 6則包含了行位址選擇埠1 6 a,列位址選擇璋 1 6 b以及多個位址埠(位址埠1 6 c以及1 6 d等)。 位址緩衝器C.AB 3 1 a,RAB 3 1 b,解碼領域 CD 1 ,CD2,RD以及附加的埠1 6 a〜1 6 d全部 都是以前的設計。裝置2 0之上述元件對於當組入有列冗 餘結構時的動作極爲有利。對於列‘冗餘結構雖然在該技術 領域中乃廣爲人知,但是由於設成列冗餘結構,因此在裝 置的速度與尺寸方面會有其限制。 裝置20的速度以及尺寸可以利用R0M31c以及 CRD電路3 2而獲得改善。ROM3 1 c包含有可以將 行位址(未圖示)連結(1 i n k )到被救濟的列的電路》 本紙張尺度適用中國國家標準(CNS ) A4規格(210父297公釐1 "" (請先閱'讀背面、c注意事項再填寫本頁) ·©裝! --.—訂---- A7 B7 經濟部中央標準局員工消費合作社印製 五 、發明説明 ( 12 ) 1 | R 0 Μ 3 1 C 可 以 藉 由 許 多 的 方 法 而 實 現 9 例 如 藉 由 保 險. • 1 I 絲 ( f u s e ) 的 組 合 而 實 現 1 1 參 照 圖 1 2 9 在 動 作 時 9 裝 置 2 0 首 先 會 接 受 行 位 } 到 請 1 I 址 〇 行 位 址 會 被 傳 送 R A B 3 1 b 7 在 此 則 經 由 以 刖 的 先 閱- 1 L 行 位 址 匯 流 排 3 3 被 镎 送 到 行 解 碼 領 域 R D 0 又 行 位 址 讀 背 1 1 | 則 被 傳 送 到 位 在 第 2 行 位 址 匯 流 排 3 4 上 的 R 〇 Μ 3 1 C 之- 注 1* | - 意 I 〇 在 此 i 則 使 用 在 對 巨 刖 的 記 憶 體 操 作 是 否 是 針 對 冗 餘 位 事 項 1 | 址 的 資 料 進 行 存 取 0 R 0 Μ 3 1 C 會 使 列 冗 餘 位 •址 資 料 沿 再 § 本 〇 裝 I * 著 匯 流 排 3 6 而 傳 送 到 C R D 電 路 3 2 0 當 完 成 時 列 位 頁 1 1 址 會 由 列 位 址 緩 衝 器 C A Β 3 1 a 所 接 受 0 接 著 列 位 址 | 則 沿 著 列 位 址 匯 流 排 3 8 而 傳 送 到 C R D 電 路 〇 其 次 > 則 利 用 來 白 R 0 Μ 3 1 C 的 列 冗 餘 位 址 資 料 與 來 白 1 訂 I C A B 3 1 a 之 列 位 址 來 決 定 要 送 到 列 解 碼 器 C D 1 > 1 1 C D 2 之 正 常 的 列 位 址 〇 1 1 事 先 針 對 C R D 電 路 3 2之 列 冗 餘 進 行 若 干 的 處 理 1 而 可 以 將 R 0 .Μ 3 1 C 配 置 在 不 密 集 的 領 域 上 〇 C R D 電 1 路 3 2 以 及 C A B 電 路 3 1 a 被 配 置 在 位 址 璋 1 6 C I· I 1 6 d 以 及 列 解 碼 器 C D 1 C D 2 的 附 近 藉 此 可 以 將 白 位 址 璋 到 列 解 碼 器 之 傳 送 延 遲 設 成 最 小 的 限 度 〇 結 果 I 1 » 該 領 域 變 得 非 常 的 密 集 9 但 是 由 於 R 0 Μ 3 1 C 會 在 1 I 1 個 週 期 之 刖 接 受 行 位 址 f 而 結 束 對 於 行 位 址 的 處 理 因 Γ 此 不 會 導 致 在 速 度 上 發 生 不 利 的 情 形 而 能 夠 配 置 在 離 開 1 1 R 0 Μ 3 1 C 的 領 域 上 〇 由 於 有 關 用 於 列 冗 餘 之 檢 査 之 處 1 1 理 的 一 部 分 事 先 由 R 0 Μ 3 1 C 所 執 行 而 且 該 R 0 Μ 被 I 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -15 A7 B7 五、發明説明(l3 ) 配置在裝置2 0未密集的領域,因此,CRD電路可以更 小或是更快,而能夠提高裝置的速度。 可以將位在R0M3 1 c與CRD電路3 2之間的領 域當作用於形成一定之電路以及一定之配線的領域來使用 。上述一定之電路的例子則有行解碼驅動電路。又,上述 一定之配線的例子則有行位址匯流排3 3。行位址匯流排 3 3則與被連接興R0M3 lc與CRD電路3 2之間的 配線3 6交差。 ... 圖13係表適用圖5以及圖7所示之電路之同步 DRAM(以下只稱爲SDRAM)之一實施例的方塊圖 。同圖所示的S D R A Μ,雖然未特別加以限制,但是是 藉由習知之半導體積體電路的製造技術被形成在如單晶矽 般之1個半導體基板上。 經濟部中夬標隼局員工消費合作社中製 (請先閱_讀背面之注意事項再填寫本頁) 該實·施例的SDRAM乃備有構成記億體區A ( BANKA)之記億體陣列200A以及構成記憶體區B (B A N K B J的記偉體陣列2 0 0 B。各記憶體陣列 2 0 0 A與2 0 〇 B則備有呈矩陣配置的動態型記憶單元 ’根據圖1被配置在同一列之記憶單元的選擇端子則被連 接到各列的字元線(未圖示),.而被配置在同一行之記億 單元的資料輸出入端子則被連接到各行之互捕位元線(未 圖示)。 上述記億體陣列2 0 0 A之未圖示的字元線則是根據 列解碼器2 〇 1 A對列位址信號的解碼結果而將中1條驅 動到選擇位準。而記憶體陣列2 0 0 A之未圖示的互捕資 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 ____B7_ 五、發明説明(14 ) 料線則被連接到感測放大器以及行選擇電路202A。感 測放大器以及位於行選擇電路2 0 2 A中的感測放大器則 是一根據來自記憶單元之資料讀取而檢測出現在各互補資 料線上的微小電位差,且將其予以放大的放大電路。又, 其中之行切換電路則是一可以個別選擇互捕資料線而使其 與互補共通資料線2 0 4導通的切換電路,行切換電路則 是根據行解碼器2 0 3 A對於行位址信號的解碼結果而進 行選擇動作。 ... 又,記億體陣列2 Ο Ο B也同樣地設有列解碼器 201B,感測放大器以及行選擇電路202B,行解碼 器2 Ο 3 B。上述互補共通資料線2 0 4則被連接到輸入 緩衝器2 0 1之輸入端子以及輸出緩衝器2 1 1的輸入端 子。而輸入緩衝器2 1 0之輸入端子以及輸出緩衝器 2 1 1的输出端子則被連接到1 6位元之資料輸出入端子 DQOO 〜DQ15。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 自位址輸.入端子A 〇〜A 9所供之列位址信號與行位 址信號則是以位址多重形式爲行位址緩衝器2 0 5與列位 址緩衝器2 0 6所讀取。所供給的位址信號則由各緩衝器 所保持。列位址緩衝器2 0 6,在更新動作模式中會將自 更新計數器2 0 8所輸出的更新位址信號當作列位址信號 加以讀取。而行位址緩衝器2 0 5的輸出則當作行位址計 數器2 0 7的預設資料而被供給,行位址計數器2 0 7則 對應於由後述之指令等所指定的動作模式,將作爲上述預 設資料之行位址信號或是依序將該行位址信號增加所得到 本紙張尺度適用中國國家標準(CNS·) Μ規格(210X297公釐) " 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明_( 15). 的值朝行解碼器203A,203B輸出。 控制器1 9則被供給有時脈信號C L K 〇,時脈致能 信號CKE,晶片選擇信號/CS,行位址選通信號 /C A S (記號/係表被加上此之信號爲一非致能的信號 ),列位址選通信號/RAS以及寫入致能信號/WE等 的外部控制信號,來自位址輸入端子A 〇〜A 9的控制資 料,而根據該些信號的位準以及時間而形成用於控制 S D R AM之動作模式以及上述電路方塊之動作,的內部時 序信號,而備有控制邏輯區(未圖示)與模式暫存器3 0 〇 時脈信號C L K0則被設成SDRAM的主時脈,至 於其他之外部輸入信號則設成在同步於該時脈信號之上升 緣才會有意義。晶片選擇信號/ C S則指示根據其低位準 開始指令輸入週期。當晶片選擇信號/C S爲高位準時( 晶片非選擇狀態)或是其他之輸入則不具有意義。但是後 述之記憶體區.之選擇狀態或是叢發動作等之內部動作則不 .受到變化成晶片非選擇狀態的影響。/ RAS,/CAS ,/WE的各信號的功能則與一般之DRAM中之對應信 號不同’是一當定義後述之指令週期時。被設成有意義的 信號。而用於接受時脈信號C L K 〇的外部端子,如圖4 所示被配置在半導體晶片的中心部,用於接受時脈信號 C L K 1以及C L K 2的外部端子則離開上述中心部被配 置。 時脈致能信號C K E則是一用於指示下一個時脈信號 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲·讀背面、<-注意事項再填寫本頁) 訂 經濟部中央標隼局員工消費合作社印製 A7 __B7 _ 五、發明説明(16 ) 之有效性的信號,當該信號C K E爲高位準時,則下一個. 時脈信號C K 0的上升緣會被設成有效,而當爲低位準時 則被設成無效。更者,當在未圖示的讀取模式下,用於針 對輸出緩衝器211進行輸出致能控制的外部控制信號也 被供給到控制器1 9,當該信號爲高位準時,則輸出緩衝 器211會根據上述DOE信號被設定成高輸出阻抗狀態 〇 上述列位址信號則是由同步於時脈信號C L ..K 0之上 升緣之後述的列位址選通,在記憶區主動指令週期中之 A0〜A8的位準被定義》 來自A 9的输入,在上述列位址選通,記憶區主動指· 令週期時被視爲記憶區選擇信號。亦即,A9的輸入,當 爲低位準時會被選擇記憶體區BANKA,而當爲高位準 時,則會選擇記憶體區BAN KB。對於記憶體區的選擇 控制可以根據只針對選擇記憶區側之列解碼器的活性化, 非選擇記憶體逼側之行切換電路的全部非選擇狀態,將輸 入緩衝器210以及輸出緩衝器211只連接到選擇記憶 體區側等的處理來進行。 在後述之預充電指令週期中之A 8的輸入則是用於指 示對於互補資料線等之預充電動作的態樣,其高位準係指 預充電的對象爲兩個記憶體區,而低位準則是指預充電的 對象爲A 9所指示之其中一個記憶體區。 上述行位址信號,則是由在同步於時脈信號C L K 〇 之上升緣的讀取或是寫入指令(後述之行位址讀取指令, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱護背面之注意事項再填寫本頁) 裝r 訂 -19 - A7 ___B7 _ 五、發明説明(17 ) 行位址寫入指令)週期中的A 0〜A 7的位準所定義。此 外,如此所定義的行位址則設成叢發存取的開始位址。 其次則說明由指令所指示之S D R A Μ之主要的動作 模式。 (1 )模式暫存器設定指令(Μ0) 係一用於設定上述模式暫存器3 0的指令,係根據/ C S,/ R A S,/ C A S,/ W Ε :低位準來..指定該指 令,而經由A0〜A9供給應該設定之資料(暫存器設定 資料)暫存器資料雖然未特別加以限定,但是被設成叢發 長度(burst length) ,C A S比率,寫入模式。又,雖 未特別加以限制,但是可設定的叢發長度爲1,2,4, . * 8全頁full page (256),可設定的CAS比率被設 成1 ,2,3,而可設定的寫入模式爲叢發寫入模式與單 一寫入模式。 經濟部中央標準局員工消費合作杜印製 (請先閲肃背面之注意事項再填寫本頁) i .i ..-1---- 上述C A.S比率係指在藉由後述之行位址讀取指令所 指示的讀取動作.中,自/ C A S的下降緣開始到輸出緩衝 器211之輸出動作爲止要花費內部時脈信號之多少個週 期而言。在確定讀取資料之前,則必須要設定讀取資料之 內部動作時間,而對應於內部時脈信號的使用頻率加以設 定。換言之’當使用頻率高的內部時脈信號時,可相對地 將C A S比率設定在大的值,而當使用頻率低的內部時脈 信號時’則可相對地將C A S比率設定在小的值。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' -20 - A7 ___B7_ 五、發明説明(is) (2 )列位址選通•記憶區主動指令(A c ) 此是一可以使列位址選通的指示與根據· A 9之對記億 體區的選擇成爲有效的指令,係藉由/C S,/RA S = 低位準,/ C A S,/ W E =高位準而指定,此時被供給 到A 〇〜A 8的位址則當作列位址信號,而被供給到A 9 之信號則當作記憶體區的選擇信號而被讀取。該讀取動作 ,如上所述,則是同步於內部時脈信號的上并緣而進行。 例如當指定該指令時,則選擇由在其所指定之記..憶體區中 的字元線,而被連接到該字元線的記憶單元則被導通到分 別對應的互補資料線。 (3 )行位址讀取指令(R e ) 經濟部中央標準局員工消費合作社印製 .(請先W.讀背面之注意事項再填寫本頁) 該指令除了是一開始進行叢發讀取動作所必要的指令 外,也是一給予行位址選通之指示的指令,係由/C S, /CAS=低位準,而/RAS,/WE=高位準而指定 ,此時被供給.到A 0〜A 7的行位址則當作行位址信號而 被讀取。由此所讀取的行位址信號則當作叢發開始位址被 供給到行位址計數器2 0 7。在由此所指定之叢發讀取動 作中,則在之前的列位址選通•記憶區主動指令週期中進 行記億體區與其中之字元線的選擇,所選擇之字元線的記 億單元則同步於內部時脈信號,根據自行位址計數器 2 0 7所輸出之位址信號而依序被選擇而連續地被讀取。 連續被讀取之資料數目則設成由上述叢發長度(burst length)所指定的個數。又,自輸出緩衝器2 1 1開始讀 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐)_ _ ' 經濟部中夬標準局員工消費合作社印製 A7 _______B7_ 五、發明説明(ig) 取資料的動作則是在等待了由上述c A S比率所規定之內 部時脈信號的週期數之後才進行。 (4) 行位址•寫入指令(Wr) 當寫入動作的形態係針對模式暫存器3 0設定叢發寫 入模式時,會被設成對開始進行該叢發讀取動作必要的指 令,而當寫入動作的形態係針對模式暫存器3 0設定單一 寫入模式時,則被設成對開始進行該單一讀取動..作必要的 指令。更者該指令則提供了在單一寫入以及叢發寫入時之 行位址選通的指示》該指令係由/ C S,/ C A S, /WE=低位準,而/RAS=高位準而指定,此時,被 供給到A 〇〜A 7的位址則當作行位址信號被讀取。藉此 ,所讀取的行位址信號,在叢發寫入中,則當作叢發開始 位址被供給到行位址計數器2 0 7。由此所指定之叢發寫 入動作的順序則與叢發讀取動作同樣地進行。但是在寫入 動作時並沒有.C A S比率的因素,讀取資料係從該行位址 •寫入指令週期開始。 ' (5) 預充電指令(Pr) 此是一針對由A8 ’ A9所選擇之記億體區的預充電 動作的開始指令,係由/CS ,/RAS,/WE=低位 準,/CAS=高位準而指定。 (6 )自動更新指令 本紙張尺度適用中國國家標準(CNS )A4規格( 210X297公釐)_ a - (請先¾讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明(20) 該指令係一對於開始自動更新爲必要的指令,係由/ cs,/RAS,/CAS=低位準,/WE,CKE = 高位準而指示》 (7 )全頁叢發停止指令(burststop_in fullpage command ) 係一使對於全頁的叢發動作,針對所有的記憶體區停 止之必要的指令,而對於全頁以外的叢發動作則..忽視。該 指令係由/CS,/WE=低位準,而/RAS, /CAS=高位準而指示。 (8 )非操作指令(Ν ο p.) 係一用於指示不進行實質動作的指令,係由/ C S = 低位準,/ R A S,/ C A S,/ W E =高位準而指示。 在SDRAM中,當其中一個記憶體區進行叢發動作 ,在途中指定.其他的記億體區而供給列位址選通·記憶區 主動指令時,則對於正在其中一個記億體區執行之動作不 會有任何的影響,而使其他之記憶體區中的列位址方面可 以動作。例如,SDRAM具有自外部所供給的資料,位 址以及將控制信號保持在內部的手段,其所保持的內容, 特別是位址以及控制信號’雖然未特別限制,但是係針對 各記憶.體區被保持。或是由列位址選通•記億區主動指令 週期所選擇之記億塊中的1條字元線的資料,爲了在行方 向動作之前即事先進行讀取’因此被鎖存在未圖示的鎖存 本紙張尺度適用中國國家標準(匸奶)八4規格(210父297公釐)_23_ (請先聞讀背面之注意事項再填寫本頁) —^裝—.---—訂·------ A7 B7 五、發明説明(21) 電路中。 因此,在資料輸出入端子DQO〜DQ1 5中,只要 資料不發生衝突,在執行未結束處理之指令時,則可以對 不同於上述執行中指令之處理對象的記億區發出預充電指 令,列位址選通•記億區主動指令,·而事先開始內部動作 〇 同步於時脈信號C L K 0而控制對於記億體區的讀寫 動作,圖1 3所示之SDRAM,由於能夠同步..於時脈 C L K 1以及C L K 2而輸出入資料,因此可以使其與同 樣大容量的D RAM般進行高速動作,又,藉著叢發長度 來指定對於所選擇之1條字元線要存取多少的資料,可以 藉由內藏的行位址計數器2 0 7依序切換行方向的選擇狀 態,而能夠連續地對多個資料進行讀寫。 以上雖然是針對本發明所述之實施形態加以說明,但 是本發明並不限於上述實施形態,當然在未脫離其要旨的 範圍內可以進.行各種的變化。在某些情況下,在使用本發 明之某些特徵後,則可以不使用本發明之其他的特徵。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面*之注意事項再填寫本頁) 例如,本發明適用於任意的信號。更者,只要是不脫 離本發明之範圍,可以針對所示之實施形態追加附加的緩 衝器,驅動器,延遲電路以及其他的電路。因此,所附之 申請專利範圍可以根據與本發明之範圍整合的方式廣義地 加以解釋。 (發明的效果) 本纸張尺度適用中國國家標準(〇呢)八4規格(210父297公釐)_24_ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(22) 在本案所揭露之發明中’若是簡單地說明其代表者所 得到的效果則如下所述。 (1)藉由減少傳送線的阻抗對於時脈信號的減少, 可以提高積體電路的速度。 (2 )藉由減少在各元件中之時脈信號的變動,可以 提高積體電路的精度。 (3 )可以在不同頻率的情況下使積體電路的I / 0 動作。 (4 )藉由減少在各元件中之時脈信號的變動,可以 改善資料輸入之設定時間以及保持時間。 (5)可以減少位址埠與列解碼器之間之位址路徑的 集成度。 (6 )藉由使用ROM,可以減少位址與控制埠之間 的距離,而能夠改善被救濟裝置的速度。 (7)藉著使用ROM,針對在早於列位址週期之行 位址週期中的.列冗餘性進行某些計算,可以改善被救濟之 裝置的速度。 圖面之簡單說明: 、.圖1係表早於本發明,本發明人所檢討之D RAM之 方塊圖。 圖2係表圖1之DRAM之I/0區段的電路圖。 圖3·係表圖2之I / 〇區段的時序圖。 圖4係表實現本發明之特徵之DRAM的方塊圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐.) (請先閱讀背面之注意事項再填寫本頁) ^裝! ^------©. 第85111154號專利申請案 修正 中文說明書修正頁A7民國88年1月修正本從年I月 B7 «
五、發明説明(23 ) 圖5係表圖4之DRAM之I/〇區段之第1實施形 態的電路圖。 圖6ί係表圖5之I / 0區段的時序圖· 圖7係表圖4之DRAM之I/0區段之第2實施形 態的電路圖。 圖8係表圖7之I/0區段的時序圖。 圖9係表圖5以及圖7之技術有利點的時序圖。 圖‘1 0係表圖5以及圖7之技術有利點的時序圖。 圖1 1係表圖4之DRAM之其他部分的方塊圖》 圖.1 2係表圖1 1之DRAM部分的時序圖· 圖13係表本發明所適用之SDRAM之電路方塊圖 〇 〔符號說明〕 10 記憶體裝置 12,13,14,15 陣列 16 位址以及控制埠 16a 行位址選擇埠 16b 列位址選擇璋 1 6 c 位址瘅 ^ 1 6 d 位址璋 17 冗餘解碼電路 17a,17b 匯流排 18a 行位址緩衝器 (誚先間請背而之注意事项再¾¾本頁)
-26 - A7 B7 五、發明説明(24 ) 18b 列位址緩衝器 1 9 控制器 2 0! 記憶體裝置
3 0 輸入緩衝器 31a 列位址緩衝器 31b 行位址緩衝器 3 1c ROM 32 列冗餘檢測電路 33,34 行位址匯流排 3 6 匯流排 3 8 列位址匯流排 40 解碼器驅動電路 AND0〜AND15 邏輯閘 CD1,CD2 列解碼器 CLK0〜CLK2 時脈輸入(時脈信號) DAT0〜DAT15 內部信號 DOE 資料輸出致能信號 DQ0 〜DQ15 I/O 埠 INT,INT1,INT3 傳送線 INT1 (〇)〜INT1 (7)、傳送線上的點 INT3C0)〜INT3(7) 傳送線上的點 R D 1 行解碼器 REG0〜REG15 暫存器 200A.200B 記憶體陣列 本纸张尺度试州中KK家樣彳(('NS ) Λ4规招(210X297公f ) m^— - ! -I II— I - ^- I— I - <- (¾先閱請背而之注意事項再功ftr本頁 -訂 -27 - A7 B7 五、發明説明(25 )
2 0 1 緩衝器 201A,201B 2 0' 2 A * 2 0 2 B 2 0 3A,203B 2 0 4 2 0 5 2 0 6 2 0 7 2 0 8 2 10 2 11 列解碼器 感測放大器以及行選擇電路 行解碼器 共通資料線 行位址緩衝器 列位址緩衝器 行位址計數器 更新計數器 輸入緩衝器 輸出緩衝器 rl·-----ΡΪ '~ (1¾先閲請背而之注意事項再績寫本頁) 訂
it \\ j 消 f: A 印 本紙張尺廋进川1家樣彳(('NS ) Λ4規招(210X297公釐) -28 -
Claims (1)
- A8 Βδ C8 D8 六、申請專利範圍 第85 1 1 1 1 54號專利申請案 中文申請專利範圍修正本 民國88年1月修正 1. 一種半導體裝置,其主要包括有:用於接受第S1 時脈信號之第1外部端子,用於接受第2時脈信號之第2 外部端子,多個外部資料輸出端子,響應於上述第1時脈 信號而輸出致能信號之第1電路,響應於上述第2時脈信 號而輸出時序信號之第2電路,以及分別被連接到上述多 個外部資料輸出端子之多個資料輸出電路,其特徵在於: 上述多個資料輸出電路分別具有用於接受上述致能信 號之第1輸入端子以及用於接受上述時序信號之第2輸入 端子,. 上述多個資料輸出電路,當上述致能信號爲主動時, 會響應於上述時序信號而輸出資料。 χ2.如申請專利範圍第1項之半導體裝置,上述第1 外部端子被配置在配列有上述多個外部資料輸出端子之領 域的外部, 而上述第2外部端子則被配置在該領域的內部。 '3 .如申請專利範圍第1項之半導體裝置,更備有: 用於儲存資料之記憶體陣列以及被連接到上述第1外部端 子的控制電路, 該控制電路則響應於上述第1時脈信號而指示對記憶 體進行存取,藉此,可以將被儲存在上述記憶體陣列之上 述資料讀取到上述多個資料輸出電路。 本紙張尺度適用中國國家標準(CNS > Α4規格(210Χ297公釐) (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 Θ裝 ί----- 訂-------I111-II! CA8 Βδ C8 D8 六、申請專利範圍 第85 1 1 1 1 54號專利申請案 中文申請專利範圍修正本 民國88年1月修正 1. 一種半導體裝置,其主要包括有:用於接受第S1 時脈信號之第1外部端子,用於接受第2時脈信號之第2 外部端子,多個外部資料輸出端子,響應於上述第1時脈 信號而輸出致能信號之第1電路,響應於上述第2時脈信 號而輸出時序信號之第2電路,以及分別被連接到上述多 個外部資料輸出端子之多個資料輸出電路,其特徵在於: 上述多個資料輸出電路分別具有用於接受上述致能信 號之第1輸入端子以及用於接受上述時序信號之第2輸入 端子,. 上述多個資料輸出電路,當上述致能信號爲主動時, 會響應於上述時序信號而輸出資料。 χ2.如申請專利範圍第1項之半導體裝置,上述第1 外部端子被配置在配列有上述多個外部資料輸出端子之領 域的外部, 而上述第2外部端子則被配置在該領域的內部。 '3 .如申請專利範圍第1項之半導體裝置,更備有: 用於儲存資料之記憶體陣列以及被連接到上述第1外部端 子的控制電路, 該控制電路則響應於上述第1時脈信號而指示對記憶 體進行存取,藉此,可以將被儲存在上述記憶體陣列之上 述資料讀取到上述多個資料輸出電路。 本紙張尺度適用中國國家標準(CNS > Α4規格(210Χ297公釐) (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 Θ裝 ί----- 訂-------I111-II! C 經濟部中央標準局男工消費合作社印裝 A8 B8 C8 D8 七、申請專利範圍 4. 如申請專利範圍第1項之半導體裝置,上述第1 外部端子被配置在上述半導體裝置的中央部。 5. 如申請專利範圍第1項之半導體裝置,上述第1 外部端子,上述第2外部端子以及上述多個外部資料輸出 端子係沿著直線被配列。 6 . —種半導體裝置*其主要包括有: 用於接受第1時脈信號之第1外部端子, 用於接受第2時脈信號之第2外部端子, '多個外部資料輸出端子, 分別連接在上述多個外部資料輸出端子之多個資料輸 出電路* 用於響應於上述第1時脈信號而輸出致能信號之第1 電路, 具備有用於接受上述第2時脈信號之第1輸入端子, 及用於接受上述致能信號之第2輸入端子的第2電路之半 導體裝置中,其特徵在於: 上述第2電路,當上述致能信號爲主'動時,則會響應 於上述第2時脈而輸出時序信號* 上述多個資料輸出電路會響應於上述時序信號而輸出 資料者。 7 .如申請專利範圍第6項之半導體裝置,上述第1 外部端子被配置在配列有上述多個外部資料輸出端子之領. 域的外部, 而上述第2外部端子則被配置在該領域的內部》 , . 表紙張尺度適用中國國家標準(CNS ) A4規潘(21〇><297公釐) TZ " (請先閏讀背面之注意事項再填寫本I)六、申請專利範圍 8. 如申請專利範圍第6項之半導體裝置,更備有: 用於儲存資料之記億體陣列以及被連接到上述第1外部端 子的控制電路, 該控制電路則響應於上述第1時脈信號而指示對記億 體進行存取,藉此,可以將被儲存在上述記憶體陣列之上 述資料讀取到上述多個資料輸出電路。 9. 如申請專利範圍第6項之半導體裝置,上述第1 外部端子被配置在上述半導體裝置的中央部。 10. 如申請專利範圍第6項之半導體裝置,上述第 1外部端子,上述第2外部端子以及上述多個外部資料輸 出端子係沿著直線而配置。 1 1 . 一種半導體記憶裝置,其主要是針對位址被多 重化之半導體記憶裝置,具有: 在第1時間間隔接受行位址信號,而在第2時間間隔 接受列位址信號之多個外部位址端子; 根據上述行位址信號而输出缺陷位址信號之缺陷位址 儲存電路; 經濟部中央標準局負工消費合作社印裝 (請先闓讀背面之注意事項再填寫本頁) 根據上述缺陷位址信號以及上述列位址信號來決定上 述缺陷位址儲存信號與該列位址信號是否成爲一致的比較 電路,其特徵爲: 配置有上述多個外部位址端子之位址輸入領域與形成 有上述缺陷位址儲存電路之領域之間的距離則設成較該位 址輸入領域與形成有上述比較電路之領域之間的距離爲長 本紙張尺度逋用中國國家梯準(CNS ) A4規格(210X297公釐) 經濟部t央揉牟局負工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 v2 .如申請專利範圍第1 1項之半導體記憶裝置, 上述比較電路與上述缺陷位址儲存電路之間的領域係用於 形成交差配線,該交差配線則是與被連接到上述比較電路 與上述缺陷位址電路之間的配線交差。 13.如申請專利範圍第12項之半導體記億裝置, 上述領域係用於形成由上述行位址信號所控制的電路》 14 . 一種半導體記億裝置,其主要特徵係備有: 記憶體陣列: ' 用於接受第1時脈信號的第1外部端子; 用於接受第2時脈信號的第2外部端子;及 用於保持由上述記憶體陣列所讀取之第1資料的第1 輸出電路, 上述第1輸出電路會根據上述第1時脈信號被設成輸 出致能狀態,而自上述第1輸出電路輸出上述第1資料的 時間則是根據上述第2時脈被控制。 1、5 .如申請專利範圍第1 4項之半導體記億裝置, 更備有: 用於接受第3時脈信號之第3外部端子;及 用於保持由上述記億體陣列所讀取之第2資料的第2 輸出電路, 上述第2輸出電路會根據上述第1時脈信號被設成輸 出致能狀態,而自上述第2輸出電路輸出上述第2資料的 時間則是根據上述第3時脈信號被控制》 16.如申請專利範圍第15項之半導體記憶裝置, 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ297公董)' '' ' —A · (請九間讀背面之注意事項再填寫本頁) !i>裝. 訂 經濟部中央標準局貞工消費合作社印裝 B8 C8 D8 六、申請專利範圍 上述第1,第2以及第3時脈信號是同相的信號。 1 7 .—種半導體記億裝置,其主要特徵係備有: 記憶體陣列; 用於接受第1時脈信號之第1外部端子: 用於接受第2時脈信號之第2外部端子:及 用於輸出自上述記憶體陣列所讀取之資料的第3外部 端子, 對於上述記億體陣列內之記憶單元的選擇動作是由上 述第1時脈信號所控制,而自上述第3外部端子輸出由所 選擇之上述記憶單元所讀取之資料的時間則是由上述第2 時脈信號所控制· 18. 如申請專利趣圍第17項之半導體記憶裝置, 上述第2時脈信號與上述第1時脈信號是同相的信號。 19. 如申請專利範圍第18項之半導體記憶裝置, 上述第1外部端子被配置在半導體晶片的中心部,而上述 第2外部端子則位在離開上述中心部的位置。 2 種半導體記億裝置,其主要是針對位址被多 重化的半導體記億裝置,具有: 在第1時間接受行位址信號,而在第2時間則接受列 位址信號之多個位址端子; 根據上述行位址信號而輸出缺陷位址信號之缺陷位址 儲存電路;及 根據上述缺陷位址信號以及上述列位址信號來決定上 述缺陷位址信號是否與上述列位址信號成爲一致的比較電 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請t闖讀背面之注意事項再填寫本頁)A8 B8 C8 D8 六、申請專利範圍 路,其特徵爲: . 上述比較電路被形成在上述半導體晶片的中心部,而 上述缺陷位址儲存電路則被形成在離開上述半導體晶片之 中心部的領域。 2 1 .如申請專利範圍第2 0項之半導體記憶裝置, 上述多個外部端子之至少一部分是與形成上述比較電路之 領域相鄰。 (請先聞讀背面,之注意事項再填寫本頁) "裝. -3 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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