CN1159058A - 与多个外部时钟具有同步功能的半导体集成电路器件 - Google Patents

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Abstract

本发明是用来减小半导体器件中传输线阻抗对时钟信号影响的一种方法和装置。与先前技术不同的是，本发明包括位于靠近器件同步输入/输出端口的多个时钟输入，因而减小任何单个外部时钟信号必须传送的最大距离，并由此而减小因传输线阻抗对外部时钟信号的影响而引起的延时。本发明还包括一个只读存储器(“ROM”)以提高器件的速度，并在器件的列译码器与地址端口之间的高度拥挤区内提供附加空间。该ROM经编程对行地址译码以提供有利于冗余列存取的信息。

Description

与多个外部时钟具有同步功能的半导体集成电路器件
本发明总体上涉及半导体设计技术，尤其涉及用于半导体器件多输入输出同步的一种方法和装置。
速度和时序的制约一直是电子系统设计中考虑的重要问题。大多数系统设计必须使所使用的各组成部分的时序相匹配，还必须进行优化以达到高速度运行。因此，许多集成电路，或“芯片”，常采用同步设计。同步芯片是一种将芯片的组成部分连到一个公共系统时钟的芯片。同步芯片还有与输入和输出相连的锁存电路或寄存电路，全都在单片芯片上。例如，Maeda的U.S专利No.542633描述了一种同步动态随机存取的存储器芯片。同步芯片为系统设计者提供了许多好处，比如很少的外部逻辑芯片和高速运行。但是，同步芯片也给芯片设计者带来某些设计上的困难。
这种设计上的困难之一是在整个芯片上时钟信号的布线问题。由于传输线阻抗的影响，从芯片的一端见到的时钟信号一般要滞后于从芯片的相对端看到的同一时钟信号。这个问题因芯片尺寸的增大及输入/输出(“I/O”)口数目的增多而加重。例如，一个256兆位(“Mbit”)的动态随机存取存储器(“DRAM”)的尺寸很大，而且在单个芯片上可能多达16个I/O口。
本发明提供一种方法和装置来解决与同步器件相关的各种问题。为说明本发明的好处，首先参照图1、2和3来讨论一种中间级的设计。图1是一个256Mbit同步DRAM器件的框图。图2是该DRAM器件的一个I/O部分的示意图，图3是该I/O部分的时序图。此后，作为图1-3这种中间级设计的进一步改进，将就本发明作简要说明。
参照图1，一个256Mbit的同步DRAM器件总体用标识号10来标记。该器件10包括四个阵列12-15(其中的每一个有64Mbit的存储量)、含I/O口DQ0-DQ7和DQ8-DQ15的多个外部端口、一个用来接收时钟(“CLK”)信号的CLK输入端，和用标号16总标记的附加地址与控制端。
图2说明怎样用CLK信号来控制与16个I/O口DQ0-DQ15相连的I/O寄存器。16个I/O口DQ0-DQ15的每一个分别和与之相关的一个寄存器REG0-REG15及一个逻辑门AND0-AND15相连，CLK信号通过传输线INT送到每一个逻辑门AND0-AND15，传输线INT的阻抗用一系列电阻R和电容C表示，用作每个逻辑门AND0-AND15输入端的传输线INT末端分别标记为INT(0)-INT(15)。
CLK信号也用来通过控制器19生成数据输出使能信号(“DOE”)，逻辑门AND0-AND15逻辑组合DOE信号和CLK信号而分别产生寄存器时钟C(0)-C(15)。这样，CLK和DOE信号同时控制内部信号DAT0-DAT15分别输出到I/O口DQ0-DQ15的时序。然而，由于传输线INT的阻抗对CLK信号的影响，内部信号DAT0-DAT15并不同时输出，如下所述。
图3说明器件10(图2)读数操作的时序图。对整个器件10存取时间的测量从CLK信号的上升时间(点P1)起到DQ0-DQ15的最后一个I/O口给出有效数据为止。在器件10中，输出数据DQ0是最后一个有效数据，这是因为从CLK输入端(图2)到末端INT(0)测得的CLK信号的传播延时是由传输线INT阻抗引起的最长延时。延时tRC0表示在CLK输入端和末端INT(0)看到的CLK信号时差，延时tRC7表示在CLK输入端和末端INT(7)看到的CLK信号时差，且延时tRC0大于延时tRC7，这是因为末端INT(0)-INT(15)越接近CLK输入，传输线影响越小。因此，由于离CLK输入端最远的I/O口有效阻抗最高，传输线INT使器件10的存取时间滞后，如延时量tRC0和tRC7所表明的。正如从这个中间级设计所看到的，需要一种方法来减少传输阻抗对CLK信号的影响，以改善器件10的速度和精度。
保持高速特性和增大芯片尺寸的另一个设计上的困难是为实现列冗余度所必需的附加电路。列冗余在工艺上是众所周知的，简单说来就是使一列含缺陷的存储单元能用另一列冗余存储单元来代替。例如，参照图1，阵列12-15的每一阵列包含许多排成列的存储单元，如阵列12的C1列和CR列。CR列是一个冗余列，即在任何其他列中不存在缺陷时搁置不用。但若某一列有缺陷，如若C1列存在缺损存储单元B1，则C1列被禁用而起用冗余列CR，以使冗余列CR“修复”C1列。允许冗余列CR修复C1列的信息储存在冗余译码电路17中。
在运行中，器件10从地址与控制端口16接收行信号和列信号(未表出)。首先接收行信号，并储存在一个行地址缓冲区(“RAB”)18a中，用来对各行存储单元选址。接着，列信号被接收，并储存在一个列地址缓冲区(“CAB”)18b中，用来对各列存储单元选址，如C1列。然后，将列信号传到冗余译码器电路17，对它们进行检验以判断被选的行和列是否为一个被修复列。从那里，列信号通过总线17a和17b分别传到一组列译码器CD1和CD2。列选址信号从地址与控制端口16传到列译码器CD1和CD2的时间直接影响器件10的速度。因此，将CAB18b和冗余译码器电路17直接定位在地址与控制端口16和列译码器CD1和CD2之间，以使列信号必须传送的距离减到最小，从而提高器件10的速度。
其结果，地址和控制端口16和列译码器CD1和CD2之间的区域非常拥挤。正如通过这个中间级设计可看到的，需要减少位于地址与控制端口16和列译码器CD1和CD2之间的电路数目和尺寸，以缩短列信号必须传送的距离，并缓解对这种拥挤区设计上的困难。而且，地址与控制端口16和列译码器CD1和CD2之间电路数目和尺寸的任何减小都会直接影响器件10的速度。
因此，本发明是用来减少传输线阻抗对半导体器件中时钟影响(如图1-3所示中间级设计所表明的那样)的一种方法和装置。与先前技术不同，并作为图1-3所示中间级设计的一种改进，本发明包括位于靠近器件的同步I/O口的多个时钟输入口，以减少任何单个内部时钟信号必须传送的最大距离，因而同时减小由内部时钟信号的传输线阻抗所引起的延时量。
在第二种实施方案中，该器件包括一个只读存储器(“ROM”)，它被编程用于对行地址解码以获得信息。这些信息将有利于实现冗余列存取以改善器件速度，并在列译码器和地址端口之间的高度拥挤区提供附加空间。
利用本发明达到的一个技术优点是在减少传输线阻抗对时钟信号影响的同时提高集成电路的速度。
利用本发明达到的另一个技术优点是它通过减小各组成部分时钟的不同而改善集成电路的精度。
利用本发明达到的再一个技术优点是它使集成电路的I/O口能以不同频率运行。
利用本发明达到的再一个技术优点是它通过减小各组成部分时钟的不同而改善对数据输入的建立和维持时间。
利用本发明达到的再一个技术优点是它导致在地址端口与列译码器间的存储路径不致过于拥挤。
利用本发明达到的再一个技术优点是ROM的使用减小了地址和控制端口的距离，从而提高被修复器件的速度。
利用本发明达到的再一个技术优点是ROM的使用通过在列地址周期之前先在行地址周期中进行一些列冗余度的计算而提高被修复器件的速度。
图1是说明在图4的DRAM中所提问题的同步DRAM的框图。
图2是图1中DRAM的I/O部分的原理图。
图3是图2中I/O部分的时序图。
图4是体现本发明特征的同步DRAM的框图。
图5是图4中DRAM的I/O部分的第一实施方案的原理图。
图6是图5中I/O部分的时序图。
图7是图4中DRAM的I/O部分的第二实施方案的原理图。
图8是图7中I/O部分的时序图。
图9是说明图5和图7中电路的技术优点的时序图。
图10是说明图5和图7中电路的另一技术优点的时序图。
图11是图4中RDAM其他部分的框图。
图12是图11中DRAM部分的时序图。
图13是表征图5和图7中电路的实施方案的同步DRAM的功能框图。
如上所述，图1、2和3分别展示具有16个I/O的同步256Mbit动态随机存取存储(“SDRAM”)器件。
在图4中，标识号20标记一个体现本发明特征的同步存储器件。虽然在本发明的一个优选实施例中，器件20是一个256Mbit的SDRAM，但应当理解的是本发明的使用并不限于SDRAM，也可以与包含受单个时钟或控制信号控制的多个端口的任何集成电路器件一起使用，包括可编程阵列逻辑和其他类型的随机存取存储器。
器件20是器件10(图1)的一种改进型式；因此，器件20的电路和信号凡与器件10等同的部分将用相同的标识名或标识号来标记，而任何修改或改进的电路和信号将用新的名字或标号来表示。器件20包括四个阵列12-15，每一个包括16兆位存储量，多个I/O端口DQ0-DQ7和DQ8-DQ15，用来接收三路时钟信号CLK0、CLK1和CLK2的三个时钟输入，并用标识号16总标记附加的端口。
参照图5，16个I/O端口DQ0-DQ15的每一个均分别与含寄存器REG0-REG15及逻辑门AND0-AND15的每一个相关I/O缓冲器(未表出)相连，以分别产生对内部信号DAT0-DAT15的寄存器时钟C(0)-C(15)。虽然图5中仅表示出前8个I/O口、逻辑门、寄存器、寄存器时钟和内部信号，但后8个I/O口、逻辑门、寄存器、寄存器时钟和内部信号以相同的方式运行，为描述简单起见而将其忽略。另外，本发明对不同数目的I/O口(如24个或32个口)同样有效，因而可引伸到许多类似器件。
CLK0信号用来通过控制器19建立输出使能信号DOE。CLK1信号通过传输线INT1输入到每一个AND0-AND7逻辑门。传输线INT1的阻抗用一系列电阻R和电容C来示。传输线INT1的末端用作每个AND0-AND7逻辑门的输入，分别标记为INT(0)-INT(7)。尽管没有表出第二传输线、第二组逻辑门和第二组寄存器与I/O口DQ8-DQ15相连，但其运行方式是一样的。由此可见，CLK1和DOE信号同时控制内部信号DAT0-DAT7分别从DQ0-DQ7口输出的时序，而CLK2和DOE信号同时控制内部信号DAT8-DAT15分别从DQ8-DQ15口输出的时序。虽然CLK1和CLK2信号受与其相连的传输线负载的影响，但与器件10(图1)相比，其对器件20速度的影响大为减小，这在下面说明。
参照图6，对整个器件20的存取时间从CLK0信号上升时间(点P3)起测到DQ0-DQ15的最后一个I/O口给出有效输出数据为止。在图5的改进电路中，传输线延时tRC0(表示CLK1信号从CLK1输入送到端点INT(0)的传输时间)稍大于传输线延时tRC3(表示CLK1信号从CLK1输入送到端点INT(3)的传输时间)。这样，DQ0-DQ15给出有效数据的最后一个I/O口仍然是I/O口DQ0，致使整个器件20的存取时间由I/O口DQ0的存取时间tAC0决定，这是因为在INT(0)的传输线阻抗大于INT(3)的传输线阻抗。但最慢的存取时间tAC0与最快的存取时间tAC3相差很小，这是由于CLK1输入口与最远的传输线末端INT3(0)间的最大距离减小为图2传输线末端INT3(0)间的最大距离的一半。
图7说明本发明的另一种实施例，它只使用很少的电路。特别是图7所示实施例类似于图5所示实施例，其中16个I/O DQ0-DQ15分别与REG0-REG15的一个相应寄存器相连，用以提供内部信号DAT0-DAT15。然而，DOE信号不再是逻辑门AND0-AND15的输入，而是用作对CLK1信号输入缓冲器30和对CLK2信号(未表出)的输入缓冲器(未表出)的使能输入。输入缓冲器30激励传输线INT3，它类似于图5中的传输线INT1。传输线INT3的阻抗用一系列电阻R和电容C表示。传输线INT3的末端用作每个REG0-REG7寄存器的输入，分别标记为INT3(0)-INT3(7)。
参照图8，可以看到图7所示实施例的时序图类似于图5所示实施例的时序图图6。另外，由附加输入缓冲器30引起的任何传输延时均因逻辑门AND0-AND7的去除而得以补偿。
参见图5和图7，本发明两种实施方式比图1-3中的DRAM有更多的技术优点。其一是因有两个附加时钟信号CLK1和CLK2，使系统设计者能运用两个不同频率的时钟。如图9所示，这将赋予系统设计者以仅超前一字节数据的能力。例如，在只要上一个字节超前的串(burst)操作中，一个串地址计数器(未表出)会使SDRAM 20的地址提前。在P4点，CLK2信号就会随串计数器变换，但CLK1则只变换一次。这样，I/O口DQ0-DQ7(在图9中用I/O口DQ0表示)将保持稳定，而I/O口DQ8-DQ15(在图9中用I/O口DQ13表示)将随串计数器提前。
参照图10，本发明的另一优点与写操作过程中的建立和维持时间有关。具体地说，在一个同步写操作过程中，必须在P5点处CLK0信号上升之前和之后的离散建立时间tS和维持时间tH内，分别给I/O口DQ0-DQ15提供输入数据D0-D15。考虑I/O口DQ0和I/O口DQ3的例子，数据D0和D3分别接收进寄存器REG0-REG3。另外，寄存器REG0的时钟串滞后CLK0信号P5上升沿一段延时tRC0，而寄存器REG3的时钟串滞后CLK0信号P5上升沿一段延时tRC3。然而，在本发明中，最长延时tRC0与最短延时tRC3之差最小。因此，可使建立时间tS和维持时间tH缩短，从而给器件20的系统设计者一个其间数据D0-D15必须保持有效的较小窗口。
参照图11，器件的一部分被展开，以展示一个列地址缓冲器(“CAB”)31a、一个行地址缓冲器(“RAB”)31b、一个只读存储器(“ROM”)31c、一个列冗余检测(“CRD”)电路32、两个列译码器区CD1、CD2和一个行译码器区RD1，另外，附加端口16包括一个行地址选择口16a、和一个列地址选择口16b和多个地址端口，包括地址端口16c和16d。地址缓冲器CAB31a、RAB31b、译码器区CD1、CD2、RD和附加口16a-16d均属常规设计。
器件20的上述组成部分在当引入了列冗余时的操作过程中特别有利。虽然列冗余在本领域中是熟知的技术，但使用的列冗余给器件的速度及尺寸大小带来限制。
器件20的速度及尺寸大小通过使用ROM 31c和CRD电路32而得以改善。ROM31c包含将一个行地址(未表出)与一个被修复列相连的电路。ROM31c可用多种方法实现，比如一批熔丝。
再参照图12，在操作期间，器件20首先接收行地址。这些行地址被传到RAM31b，再通过一条普通行地址总线33从那里送到行译码器区RD。这些行地址还通过第二条行总线34送到ROM31c，用来获取当前存储器的工作是否属于冗余地址的信息。ROM31c将冗余地址信息沿总线36送到CRD电路32。在此完成之后，列地址被接收到列地址缓冲器CAB31a中。接着，将这些列地址沿列地址总线38送到CRD电路32。然后CRD电路32使用来自ROM31c的冗余地址信息和来自CAB31a的列地址，以确定正确的列地址，将其送到列译码器CD1和CD2。
此外，由于ROM31c为CRD电路32预执行了某些列冗余工作，ROM就不必定位在任何特殊区域。CRD电路32和CAB31a位于靠近地址端口16c、16d和列译码器CD1、CD2处，使得从地址端口到列译码器的传播延时最小。因此，这个区域变得非常拥挤。但由于ROM31c无行地址(它早一个周期被接收)工作，故可将其定位在一个较远的区域而对速度没有影响。因此，由于在检验列冗余中要作的部分工作已由ROM31c提前完成，而且ROM位于器件20中一个不拥挤的区域，CDR电路32较小并且较快，从而使器件工作较快。另外，象行译码驱动器40这样的电路和/或象与总线36行地址线33交叉的部分这样的部分信号线可布在ROM31c与CRD电路之间。
图13是说明具体实施图5和图7中输出电路的一个SDRAM的框图。该实施例的SDRAM包括一个含储存体A的存储器阵列200A和一个含存储块B的存储器阵列200B。存储器阵列200A和200B均用动态存储单元装配而成。尽管没有画出，但是这些动态存储单元的选择引线按行和列安排，使相同列中的全部存储单元耦合到每一列的一条字线。另外，将排列在相同行中的储存单元的数据输入/输出端与每一行的互补数据线相连。
工作时，选定存储单元即是选中一个合适的列和行。为选定一个存储单元，根据译码器201A对行地址信号的译码结果，将存储器阵列200A的一条字线通电激励到一个选择电平。与存储器阵列200A的被选存储单元相关联的互补数据线被耦合到一个灵敏放大器和列选择电路202A。列译码器203A对来自列地址计数器207的列地址进行译码，然后将被译码的列地址提供给该灵敏放大器和列选择电路202A的列切换电路。作为响应，列切换电路使某些互补数据线能够给该灵敏放大器和列选择电路202A的灵敏放大器电路供电。灵敏放大器电路检测出现在被选数据线上的微小电位差，并将该电位相应地放大。
同样，存储阵列200B装配有一个行译码器201B、一个灵敏放大器、一个列选择电路202B和一个列译码器203B。公共互补数据线204与一个输入缓冲器210的输出相连。输入缓冲器210的输入端和输出缓冲器211的输出端连到16个数据I/O端口DQ0-DQ15。
行地址信号和列地址信号被馈送到地址输入端A0-A9，然后由列地址缓冲器205和行地址缓冲器206以地址复用形式接收。所馈送的地址信号由各个缓冲器保存。在一种刷新工作模式中，行地址缓冲器206从一个刷新计数器208接收一个刷新地址信号输出作为行地址信号。将列地址缓冲器205的输出提供作为列地址计数器207的预置数据。列地址计数器207按预先确定的工作模式依次增加列地址信号，这将在下面详细讨论。然后列地址计数器207将列地址信号提供给列译码器203A和203B。
控制器212接收诸如时钟信号CLK0、时钟使能信号CKE、芯片选择信号/CS、列地址选通信号/CAS、行地址选通信号/RAS和写使能信号/WE等外部控制信号以及来自地址输入端A0-A9的控制数据。为方便起见，用“/”所起的信号名是负信号，即它们被认定是处在“低”电平；而剩下的信号是正信号，即它们被认定是处于“高”电平。虽然图解说明在中心部位，但是接收时钟信号CLK0的外部端口位于半导体芯片中心的位置，而接收时钟信号CLK1和CLK2的外部端口位于离半导体芯片中心相对较远的部位。基于信号电平和这些信号时序的变化，控制器212形成一个内部时序信号来控制SDRAM的工作模式和上述电路块的工作。为此目的，控制器212装配有一个控制逻辑电路(未表出)和一个模式寄存器213。
如早先所述，时钟信号CLK0用作SDRAM的主控时钟信号，而其他外部信号的使用与时钟信号CLK0的上升沿同步。当片选信号/CS被认定时，SDRAM即处于使能态，/CS信号便启动一个指令输入周期。当片选信号/CS不被认定时，SDRAM被中止，持续的外部信号被忽略。然而，下面将要介绍的存储块选择状态和象串操作一类的内部操作不受SDRAM使能/中止态变化的影响。/RAS、/CAS和/WE这些信号的功能与普通非同步DRAM中的相应信号(在普通DRAM中用作有效信号)不同，而是作为确定指令周期的有效信号，这将在下面介绍。
时钟使能信号CLK标识下一个时钟信号的有效性；即当时钟使能信号CKE处于高电平时，下一个时钟信号CLK0的上升沿是有效的，而当其处于低电平时则无效。但是，在读操作中，控制器212还接收一个控制输出缓冲器211使能态的外部控制信号。当外部控制信号处于(例如)高电平时，输出缓冲器211便变换到相应于DOE信号的高输出阻抗状态。
行地址信号由A0-A8端口在行地址块选通操作指令周期(这将在下面介绍，且其与时钟信号CLK0的前沿同步)内接收的地址信号确定。
从地址输入端A9的地址信号被认定为上述行地址块选通操作指令周期内的块选择信号。这就是说，当A9的输入处在低电平时，存储块A被选中，而当其处在高电平时，存储块B被选中。存储块的选择可通过只启动被选择块边的行译码器，或通过非被选存储块边的列开关电路之中哪一个都不选，或将其与仅在被选存储块边的输入缓冲器210和输出缓冲器211连通来控制。
在一个预充电指令周期(下面详细定义)中，从地址输入端A8的地址信号表明对互补数据线的预充电工作模式；即当A8信号处于高电平时，要预充电的对象是两个存储块；而当A8处于低电平时，则两个存储块都不应预充电。
在一个列地址读指令或列地址写指令期间(在下面详细讨论)，列地址信号由地址输入端A0到A7的地址信号电平确定，其与时钟信号CLK0的上升沿同步。这样，该确定的列地址便用作串存取的起始地址。
下面来介绍由指令所指定的SDRAM的主要工作模式。
(1)模式寄存器置位指令
这个指令确定并预置模式寄存器213。该指令用/CS、/RAS、/CAS、/WE＝低电平来表示，而要设置的数据(寄存器置位数据)通过A0-A9给出。虽然不存在特别的限制，寄存器置位数据可以是一个串长度、一个等待时间CAS或一个写模式。虽然不存在特别的限制，可能设置的串长度是1、2、4、8或整页(256)，可能设置的等待时间CAS是1、2或3，而写模式可能设置成串写或单(个)写。
在由一个列地址读指令(稍后介绍)指定的读操作中，等待时间CAS指定从/CAS的下降沿开始到输出缓冲器211的输出操作为止取多少个周期的内部时钟信号。在读数据确定之前，为读出这些数据的内部操作时间是必需的，并按照内部时钟信号的频率来设置。换言之，当采用高频内部时钟信号时，等待时间CAS设置成相对较大的值，而当采用低频内部时钟信号时，则设置成相对较小的值。
(2)行地址选通块激活指令
这一指令实现行地址选通选择和一个存储块的设定，且通过/CS、/RAS＝低电平，而/CAS、/WE＝高电平来设定。在这一操作中，从A0到A8收到的信号是行地址信号，从A9收到的信号是存储块的选择信号。信号的接收与上述内部时钟信号的上升沿同步进行。例如，当这个指令设定时，用这个指令所设定的一存储块的字线即被选定，连接到该字线的存储单元便与相应的互补数据线电连接。
(3)列地址读取指令
这个指令启动串读数操作并完成行地址选通，且由/CS、/CAS＝低电平，而/RAS、/WE＝高电平来设定。在这一操作中，从A0到A7收到的信号是列地址信号。列地址信号作为串启动地址馈送到列地址计数器207。在由此设定的串读操作中，其中的一存储块和一字线在先前的行地址选通体驱动指令周期内已被选定。所以，所选字线的存储单元便根据列地址计数器207的地址信号输出与内部时钟信号同步地顺序选中并依次读出。顺序读出的数据个数等于串长度设定的个数。在等待信号CAS确定的内部时钟信号若干周期过去后，开始从输出缓冲器211读取数据。
(4)列地址写指令
这个指令启动串写操作(假如串写的指令在模式寄存器213中设定)或单串写(倘若单串写的指令在模式寄存器中设定)。该指令还确定对单串写或者串写操作的列地址选通。该指令由/CS、/CAS、/WE＝低电平而/RAS＝高电平来设定。此时，馈送到A0-A7的地址作为列地址信号被接收。在串写操作中，列地址信号用作列地址计数器207的串启动地址。由此设定的串写操作以与串读操作同样的方式进行。然而，在写操作中不存在等待时间CAS，且写数据的接收从列地址写指令周期开始。
(5)预充电指令
此指令启动由A8和A9选中的存储块的预充电操作，并由/CS、/RAS、/WE＝低电平，而/CAS＝高电平来设定。
(6)自动刷新指令
此指令启动自动刷新操作，并由/CS、/RAS、/CAS＝低电平，而/WE、CKE＝高电平来设定。
(7)串全页停止指令
此指令中止全页串，在除全页外的串操作过程中不予考虑。此指令由/CS、/WE＝低电平，而/RAS、/CAS＝高电平来设定。
(8)空操作指令
这个指令设定实际上的空操作，由/CS＝低电平，而/RAS、/CAS、/WE＝高电平来设定。
在图13的SDRAM中，当一个存储块进行串工作时，在此工作期间忽略另一个存储块。因此，当行地址选通块激活指令被接收时，行地址操作在一个存储块中进行，而不影响另一个存储块中的工作。例如，SDRAM能保存从外部端口接收的数据、地址和控制信号。这些地址和控制信号对每个存储块进行存储。由行地址选通块激活指令选定的存储块中一条字线的数据由锁存电路(未表示)锁存，以便在列操作前进行读操作。因此，有可能通过对一个存储块(不同于其中指令没有结束而正在执行的存储块)发出一个预充电指令和一个行地址选通块激活指令来提前启动内部操作。
SDRAM的读/写操作与时钟信号CLK0同步控制。而且，SDRAM可能与时钟信号CLK0同步接收并输出数据，因而有可能作为一种其容量与DRAM相同、其速度与静态随机存取存储器一样快的存储器工作。通过设定一串长度选定的字线能存取多少个数据，SDRAM利用插入的列地址计数器207顺序地改变列的选择状态，使多个数据有序地读出或写入。
虽然已经展示和描述了本发明解说性的实施例，其改进、改变和替换的余地是前述披露技术中所预期的，而且在某些情况下，会采用本发明的某些特征而不涉及其他特征的相关应用。例如，任何控制信号也可能得益于本发明的特征。另外，附加缓冲器、驱动器、延时电路和其他电路可能加到本解说性的实施例中而不改变本发明的范围。因此，对附加的权利要求概括地并以与本发明范围一致的方式给以解释是合适的。

Claims (30)

1.一种半导体器件包含：
一个用来接收第一时钟信号的第一外部端口；
一个用来接收第二时钟信号的第二外部端口；
多个外部数据输出端口；
一个用来响应所述第一时钟信号而输出使能信号的第一电路；
一个用来响应所述第二时钟信号而输出时序信号的第二电路；以及
多个分别耦合到所述多个外部数据输出端的数据输出电路，
其中每个所述多个数据输出电路有一个用来接收所述使能信号的第一输入端和一个接收所述时序信号的第二输入端，以及
当所述使能信号起作用时，其中所述多个数据输出电路响应所述时序信号而输出数据。
2.依据权利要求1的半导体器件，其中所述第一外部端口位于其中排列有所述多个外部数据输出端的区域之外，而所述第二外部端口位于所述区域之内。
3.依据权利要求1的半导体器件，还包括：
用于储存数据的存储器阵列；以及
耦合到所述第一外部端口的控制电路，
其中所述控制电路响应所述第一时钟信号而指示存储器的存取，以便将所述储存在所述存储器阵列中的数据读到所述多个数据输出电路中。
4.依据权利要求1的半导体器件，其中所述第一外部端口位于所述半导体器件的中心部位。
5.依据权利要求1的半导体器件，其中所述第一外部端口、所述第二外部端口和所述多个外部数据输出端沿直线排列。
6.一种半导体器件包括：
一个用来接收第一时钟信号的第一外部端口；
一个用来接收第二时钟信号的第二外部端口；
多个外部数据输出端口；
多个分别耦合到所述多个外部数据输出端的数据输出电路；
一个用来响应所述第一时钟信号而输出使能信号的第一电路；以及
一个具有用来接收所述第二时钟信号的第一输入端和用来接收所述使能信号的第二输入端的第二电路，
其中当所述使能信号起作用时，所述第二电路响应所述第二时钟信号而输出时序信号，以及
其中所述多个数据输出电路响应所述时序信号而输出数据。
7.依据权利要求6的半导体器件，其中所述第一外部端口位于其中排列有所述多个外部数据输出端的区域之外，所述第二外部端口位于所述区域之内。
8.依据权利要求6的半导体器件，还包括：
一个用于储存数据的存储器阵列；以及
一个耦合到所述第一外部端的控制电路，
其中所述控制电路响应所述第一时钟信号而指示存储器的存取，以便使所述储存在所述存储器阵列中的数据读到所述多个数据输出电路中。
9.依据权利要求6的半导体器件，其中所述第一外部端口位于所述半导体器件的中心部位。
10.依据权利要求6的半导体器件，其中所述第一外部端口、所述第二外部端口和所述多个外部数据输出端沿直线排列。
11.一个地址复用的半导体存储器件包括：
多个用来接收第一时序周期内的行地址信号和第二时序周期内的列地址信号的外部地址端口；
一个用来接收所述行地址信号和输出多个缺陷地址信号的缺陷地址储存电路；及
一个用来接收所述多个缺陷地址信号和所述列地址信号，并判定所述列地址信号是否与所述多个缺陷地址信号相符的比较电路，
其中在所述多外部地址端口所处的地址输入区和所述比较电路之间的第一间距，比在所述地址输入区和所述缺陷地址储存电路之间的第二间距更短，以便使所述缺陷地址储存电路与所述比较电路隔离。
12.依据权利要求11的一种地址复用的半导体存储器件，其中在所述比较电路和所述缺陷地址电路之间的区域用来形成交叉布线，所述交叉布线在所述比较电路和所述缺陷地址电路之间耦合。
13.依据权利要求12的一种地址复用的半导体存储器件，其中所述的区域用来形成由所述行地址信号控制的电路。
14.一个同步器件，包括：多路输出，一个对第一组多路输出产生第一时钟信号的第一时钟和一个对第二组多路输出产生第二时钟信号的第二时钟。
15.依权利要求14的器件，其中第一和第二时钟互相独立地运行。
16.依权利要求14的器件，还包含附加电路和第三时钟，其中第三时钟对其他电路产生第三时钟信号。
17.依权利要求14的器件，其中第一和第二时钟通过输出寄存器控制多路输出。
18.一种用来使一个器件多路输出同步的方法，包括使第一组多路输出与第一时钟信号同步及使第二组多路输出与第二时钟信号同步。
19.一种存储器件，包括：一个列地址缓冲器、一个行地址缓冲器、一个列冗余检测电路和一个ROM，其中ROM解释来自行地址缓冲器的行地址，并为列冗余检测电路提供列冗余信息。
20.依权利要求19的存储器件，其中的ROM包含熔丝。
21.依权利要求20的存储器件，其中至少一个熔丝在存储器生产过程中熔断。
22.权利要求19的存储器件还包括一个列译码器，其中ROM位于远离从列地址缓冲器到列译码器的直接通道的区域。
23.一种半导体存储器件包括：
一个存储器阵列；
一个用来接收第一时钟信号的第一外部端口；
一个用来接收第二时钟信号的第二外部端口；以及
一个用来保存从所述存储器阵列读出的第一数据的第一电路，
其中所述第一电路根据所述第一时钟信号进入输出使能状态，而从所述第一电路输出所述第一数据的定时根据所述第二时钟信号来控制。
24.一种按权利要求23的半导体存储器件还包括：
一个用来接收第三时钟信号的第三外部端口；
一个保存从所述存储器阵列读出的第二数据的第二电路，
其中所述第二电路根据所述第一时钟信号进入输出使能状态，而从所述第二电路输出所述第二数据的定时根据所述第三时钟信号来控制。
25.一种按权利要求24的半导体存储器件，
其中所述第一、第二和第三时钟信号是起始于相同的相位。
26.一种半导体存储器件包括：
一个存储器阵列；
一个用来接收第一时钟信号的第一外部端口；
一个用来接收第二时钟信号的第二外部端口；以及
一个用来输出从所述存储器阵列读出数据的第三外部端口，
其中对所述存储器阵列中一个存储单元的选择操作根据所述第一时钟信号来控制，而从所述第三外部端口输出从所述存储单元读出的所述数据的时序根据所述第二时钟信号来控制。
27.一种按权利要求26的半导体存储器件，
其中所述第一时钟信号和所述第二时钟信号具有相同的相位。
28.一种按权利要求27的半导体存储器件，
其中所述第一外部端口位于半导体芯片的中心部位，而所述第二外部端口离所述半导体芯片的所述中心部位有一定的距离。
29.一种地址复用的半导体存储器件包括：
多个用来按第一时序接收行地址信号、根据第二时序接收列地址信号的外部地址端口；
一个根据所述行地址信号输出缺陷地址信号的缺陷地址存储电路；及
一个判断所述缺陷地址信号是否与所述列地址信号匹配的比较电路，
其中所述比较电路位于半导体芯片的中心部位，而所述缺陷地址存储电路离所述半导体芯片的所述中心部位有一定的距离。
30.一个按权利要求29的半导体存储器件，所述多个外部地址端口的第一部分靠近所述比较电路所在的区域。
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