TW318903B - - Google Patents
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- 238000000034 method Methods 0.000 claims description 25
- 230000007704 transition Effects 0.000 claims description 15
- 238000012546 transfer Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 claims 3
- XDDAORKBJWWYJS-UHFFFAOYSA-N glyphosate Chemical compound OC(=O)CNCP(O)(O)=O XDDAORKBJWWYJS-UHFFFAOYSA-N 0.000 claims 1
- 230000008672 reprogramming Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 4
- 230000002079 cooperative effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 241001465754 Metazoa Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005180 public health Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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Description
SiS£〇3 A7 B7 五、發明説明'(1 ) 月之範圍 本發明一般係關於用於積體雷政 m體%路(IC)1數位時脈產生 器,特別係關於-種特定之數位時脈產生器,此種產生器 I型式爲可用於-1C中’根據較低已知頻率之時脈信號產 生一高頻内部時脈信號。 相關技術之説明 數位時脈產生器-般應用於1(:中,根據母板系統匯 t似裝置所提供之一輸入參考時脈信號,而產生内部時 L號。時脈產生器之組態_般經設計以其產生頻率實質 上高於輸入信號很多之一内部時脈信號。舉例而言,_ 脈產生器可根據僅有10兆赫之系統匯流排時脈信號,而產 生100兆赫之内部時脈信號。此種產生器經常稱作時脈倍増 器。 61 經濟部中央標準局員工消費合作社印製 屬於時脈倍增器型式之時脈產生器之組態經常設計成鎖相 環路(PLL)電路。t具體言之,時脈產±器包括以串聯方式 連接於例如爲—系統匯流排時脈線之-輸人參考時脈線與 例如爲核心(core)時脈線路之一内部時脈線路之間之一相位 頻率檢測器’―電㈣,—環㈣波器及_電壓控制振盖 器^vco)。此vc〇之組態經設計以產生_輸出時脈信號,此 信號之頻率爲一輸入時脈信號頻率之一N倍。vco產生—高 頻輸出信號,以其作爲環路濾波器之電容器所產生之電2 信號之-函數及作爲V⑶之輸人…包含被N除電路之回鑽 路徑使VCO之-輸出與相位頻率檢測器之回饋輸人相互連 4- 本紙張尺度適财_家縣(C叫A4規格(2丨Gx297公楚 ^.,8303 五 發明説明(2 接。 號種:置時,相位頻率檢測器接收輸入時脈參考作 ^回饋信號。相位頻率檢測器之组態經設計用 ^ 表輸入參考信號與回饋信號間之 雨生代 路遽波器中之電荷數量>加Η / %何錢包含於環 , 7数重增加或減少,因而使加於VCO之於 入增加或減少。因此由VC〇違;i 士认山 8, 安攻* i 田VL〇產生义輸出,根據輸入參考頻 率及先鈿VC Ο之輸出頻率夕荖&丨 … 钶*頸早〈差別’而以同樣方式增加或減 V、。取後,時脈倍增器之組件完成相位鎖定,此時% =出頻率以相當精確方式保持於N倍之輸人參考信號頻率。 於後文中,此種時脈倍增PLL將被稱作「閉合環路」時脈倍 增器’因爲可使輸出頻率針對輸人參考頻率而比較之回馈 環路係設計成閉合硬體環路。 經濟部中央標隼局員工消費合作社印製 雖然此種閉合時脈倍增器在很多應用方面可以有效操作, 但仍有㈣存在。特別是有關内部時脈信朗期之—重要 時期’在PLL完成相位鎖定之前此種要時期已成過去。在 此段時期,包括例如核心邏輯组件之IC其他組件無法可靠 使用。在此種情況下,在IC可以操作之前,會發生顯著延 遲。對於很多應用言,此種延遲無法接受。pLL在一般情 形下對於包括時脈跳動之輸人雜訊非常敏感,此等雜訊會 =礙相位鎖定之發生,或者如果相位鎖定業已達成,會顯 著干擾相位鎖定,因而產生不能使用之内部時脈信號。 再者,閉合環路時脈倍増器一般其適應能力有限。時脈倍 增器之設計係僅在較窄之輸入頻率範圍内工作,以根據預 定之時脈倍增比率產生較窄範園之輸出頻率。使用此種時 -5- 本紙張尺度適用中國國家標準(CNS〉A4規格(21 〇x297公釐 -X 3
五、發明説明(3 經濟部中央橾準局員工消費合作杜印製 脈倍增器無法以簡單方式改變例如4至5之時脈倍増器。 實上,如欲提供代替性時脈倍増率或配合不同範圍g之榦入 頻率,此時脈倍增器必須重新設計,可能需對閉合之^ 器之環路濾波器中之電阻器及電容器賦予不同之電阻値2 電容値。因此’-旦1C經以此種時脈倍増器製作時,此Ic 之頻率範圍可受到嚴格限制。 傳統冬閉合環路時脈倍增器仍會發生其他問題。特別是其 中所使用之VCO經常會對溫度,處理程序及其他變動爲 然。此等因素會減少PLL可靠操作,造成對於雜訊及跳動 之更大之敏感及完成相位鎖定所需時間上之進—步延遲。 因此,遂需要能提供一種改良-乏時脈產生方法及裝置,本 發明之諸特點即爲此概括目的而擬定。 發明之提要 根據本發明’係提供一時脈倍增器,此倍增器包括一裝置 用以產生具有未知頻率之一内部信號及包括—裝置用以接 收具有已知頻率之一輸入信號。此倍增器亦包括有裝置用 以根據與輸入信號之已知頻率相比較而決定内部信號之頻 率,及包括一裝置用以自内部信號產生具有已知頻率之一 輸出仏號’且此輸出信號之頻率約等於預定所需頻率。根 據一種安排’此内部信號之頻率遠大於輸入信號頻率及所 需頻率二者之頻率。此用以產生輸出信號之裝置係以一整 數除輸出信號,此整數決定於内部信號之設定頻率與輸出 信號所需頻率之比較。 圖式之簡要説明 -6 尽·-氏張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I-----------^------.1T------^ (請先閲讀背面之注意事項再填寫本頁) 318903 五 、發明説明( 4 A7 B7
經濟部中央標準局員工消費合作社印 圖1馬一商位準方塊圖,例示本發明之數位時腺產生器之 例示性具體實例。 圖2 1 —方塊圖,例示圖1時脈產生器之具體實例。 ^ 3爲一成程囷,例示由圖2時脈產生器所實施之步驟, k圖4生:及維持具有所需頻率之時脈信號。 \爲方塊圖,例示具有積體電路之一電腦系統之一部 刀,此積體電路包括圖1-3之時脈產生器。 牲具體實例之詳細钱昍 現將參看附㈣本發明之例示性具體實例予以説明。此等 程It具體實例主要參看方塊圖及流程圖予以説明。於流 ‘之—奘泥程圖中每—方塊代表方法步驟及實施此方法步 右良士人^凡件―者。對於方塊圖而言’需瞭解者並非所 説明=施一實用系統所需之組件始終予以例示及詳細 透徹瞭解本發明所需之該等組件經予以例 計及製迭者:二凡傳統及易於根據本說明書中之説明設 τ及版造者均不予以詳細説明。 始:爲:率脈广增:二方塊圖,此倍增器係根據具有-啓 。,—輪出時脈信號。此系統接收-輸入或來去:: 號,此時脈㈣具有-頻率fln,_代表此 f時絲 於此輸出信號之所需頻率及一用於此輸出^數値,一用 頻率範園。時脈倍増器首先決定内部時脈^可 率,然後藉調整内部時脈信號以產生幹頻 之一時脈信號’而產生輸™。輪 -7- I-------.---1------1T------ (請先閲讀背面之注意事項再填寫本頁) .尺度適用中國國(CNS) A4規格( A7 B7 318903 五、發明説明(5 ) 率係使之受到監視,以決定其是否保留於可接受之頻率範 圍之内,如果爲否,即將輸出信號調整使其返回可接受之 範圍。 時脈倍増器包括一控制單元12,輸入時脈接收單元Μ, —内部時脈產生器16,一内部時脈頻率決定單元18,一輸 出時脈產生器20。控制器單元接收所需之輸出頻率,可接 受之頻率範圍,代表已知頻率之數値。控制器單元將已知 輸入頻率値送至内部時脈頻率決定單元,此決定單元亦自 内部時脈產生器接收内部時脈信號及自輸入時脈接收單元 接收輸入時脈信號。當内部時脈頻率決定單元自控制器接 收一啓動信號時,此決定單元蔣内部時脈信號與輸入時脈 信號相比較,並且使用自控制器單元接收之已知頻率値決 定或計算内部信號頻率。此項決定可使用各種不同技術而 實施。例如,決定單元可決定内部信號頻率對於輸入信號 頻率之比値,然後將此比値乘以用於輸入信號之已知頻 率、根據以下參考圖2及3所説明之一具體實例,此比値藉 於輸入時脈信號之一時脈週期期間,對於部時脈信號中發 生之時脈轉變數目計數而決定,但亦可使用其他技術。 一旦内部信號之頻率爲已知,代表内部頻率之一數値即送 至輸出時脈產生器’此產生器亦接收内部時脈信號本身及 .代表用於輸出信號之所需頻率之一數値。時脈產生器藉以 —數量調整内部信號而產生具有約爲所需頻率之輸出信 號’此1周整之數量則係根據内部信號之已知頻率與輸出信 號所需頻率之比較。有關此點,亦有各種不同技術可以使 -8 - I----------^------1T (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 太紙法尺度適用中固圃宕择5ft / ~丨《、.…__________ ^ 干 - - Γ I - $ 公 318903 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(6 ) 2。其中-種技術亦將於後文中所説明者,即輸出時脈波 產生器以-除數除内部時脈信號,此除數係與内部頻率與 所需頻率間之比値相關。 因此最後遂有設定約爲所需頻率之一輸出時脈信號自時脈 倍増器輸出。根據-具體實例,此輸出時脈信號應用於包 :於-IC中之核心邏輯電路(未示出)内,時脈倍増器即包 含於此⑽。此IC本身連同其他1(:應用於例如—電腦系統 (-較大系統中,每-IC亦可能包括圖i之時脈倍増器及每 -1C接收由-系統匯流排所提供之_系統時脈作爲 入 時脈信號。 如上述,時脈倍増器試_崎制器將輸出錢頻率維 於頻率輸人之可接受範圍内。爲達成此”,輸㈣脈產 生器發送-數値予代表輸出信號之眞實頻率之_器。此 控制器將輸出信號之眞實頻率與可接受之頻率範圍相比 較。如果眞實頻率不在可接受範圍内,控制器即重新發送 啓動信號予決定單元,致使決定單元重新計算内部時脈作 號(頻率及將-新頻率値送至輸㈣脈產生器, 然後使用用於内部信號之新頻率連同用於輪出信號之原ί 所需頻率’而開始產生一新輸出時脈信號。在操作 控制器重新調整輸出信號頻率無數次,此二b =度之改變,由内部時脈產生器所提供之信號頻; 控制器在任何時間亦可接收—新且合乎需要之輸出頻率。 若係如此,此新頻率即發送至具有約爲所需頻率之Γ新 -9- --------:---"------訂 (請先閲讀背面之注意事項再填寫本頁} 3x8903 A7 A7 ___ B7 五、發明説明(7 ) 經濟部中央標準局員工消費合作社印製 ----.--;---«i衣------1T (請先聞靖背面之注意事項再填寫本頁) 出時脈信號之輸出時脈產生器。如果新輸出時脈頻率不同 於可接受之範圍,控制器再度發送啓動信號至決定單元, 以觸發對於内部時脈信號頻率之新決定,最終導致輸出時 脈信號位於可接受之頻率範圍中。同樣,在任何時間均可 使輸入時脈信號之頻率之改變。若係如此,控制器將接收 供輸入信號用之一新已知頻率,此控制器觸發決定單元, 以根據新輸入頻率重新計算内部信號頻率,然後一新輸出 時脈〈s號即產生。供輸入信號用之已知頻率可自外部,可 能經由程式規劃接腳,而提供予包括時脈倍增器之1(:。另 一種代替方式爲可將一頻率決定單元連接至輸入時脈線 路,用以根據傳統之技術決定時脈線之頻率。同樣,由輸 出時脈產生器所作出之輸出信號頻率之決定,可根據傳統 技術實施。根據後文中所説明之一種技術,輸出產生器在 實際上並不計算輸出信號頻率,而係由決定單元包括一計 數器,此計數器對於内部時脈之轉變次數計數並將此計數 直接送至可程式規劃比較器,用以與對應於可接受頻率之 範圍之可接受計數値範圍相比較。此控制器亦可使用任何 其他不同技術而實施。例如,控制器可爲一硬體狀態機 械。根據後述之一具體實例,控制器係當作在可程式規劃 之微處理器邏輯中運行之軟體程式而實施,此處理器邏輯 則係連接至及形成於包括時脈·倍増器本身之1(:中。再者, 亦可使用寬廣範圍之代替性技術。 因此,圖i之時脈倍增器使用具有初始未知頻率之内部時 脈信號而產生具有已知頻率之輸出時脈信號,進而操作以 __________"10- 本紙張尺度適财關家辟(CNS ) A復格(21GX297公釐) G18903 A7 A / I--------B7 五、發明説明(8 ) 將輸出頻率維持於—預定可接受之制内。雖然本 發明之時脈倍増器使用-回積環路,但其輸出信號之眞實 頻率係使其對照可接受之頻率範固而予以比較,因此無需 相鎖;衣路。事實上’不需要vc〇,電荷泵,環路濾波器或 其他相鎖料组件。因此,I之時脈倍增器不會受到前文 發明I背景所述,於某些傳統時脈倍增卩^乙中所發生之缺 點之限制。特別係圖1中之時脈倍增器,可立即輸出-時脈 #號而無需首先完成相鎖環路。輸丨時脈之頻率可於最初 使之設定爲一低數値,此低數値可根據内部時脈信號以可 靠方式產生,即使内邵時脈咚號在初始時有些不穩定時亦 然。當内部時脈信號變爲逐漸更爲穩定時,輸出信號之頻 率可因之增高。在此種情形下,如果應用於微處理器或微 控制器中’微處理器於最初時係以大概爲5_1()兆赫之時脈 率操作,然後快速増加至例如爲3〇·5〇兆赫之更適宜之時脈 率。圖1之時脈倍増器與極爲不具適應性之時脈倍增卩^^不 同,其易於使用新輸入頻率數値重新以程式規劃。事實 t:如果控制器本身係以軟體實施,此由控制器實施之邏 輯亦可以程式重新規劃,亦可能會提供額外特性。例如, 經濟部中央標準局員工消費合作社印裳 —軟體控制器可予以重新程式規劃,以自動將頻率自預置 頻率開始,而使頻率遞增至一最適當之操作頻率。在另、一 J中如果實施之系統在電源供應方面受到限制,軟體f 制器可以程式規劃,以產生低頻率之輸出時脈以保存 源。有關此點,雖然未於圖中示出,但可設置—裝置,用 以檢測尚存之電源數量及用以發送信號至代表電源數量之 ------- - 11 - 本纸伕尺度適用 1¾¾梯準(------ B7 五、發明説明(9 ) 控制器。控制器然後根據尚存之電源數量選擇所需輸出作 號頻率,以確使系統雖然在較低時脈率仍可繼續工作。 圖2例示大致與圖!之配置相對應之時脈倍增器之—特定 具體實例。更具體言之,圖2例示具有一軟體控制單元ιΐ2 心一時脈倍增器1〇〇, 一輸入時脈接收單元114用以接收具 有頻率fin之一輸入時脈信號,及一環形振盪器ii6具有一最 初爲未知之頻率finternal之一内部時脈信號。時脈倍增器亦包 括一計數器118及一計數保持暫存器119,以及—可程式規 劃之除法器120及一可程式規劃之範圍比較器ΐ2ι。於使用 時,時脈倍增器首先將内部頻率與輸入頻率相比較,以決 定二者之間任㈣率差別之㈣,然後使用内部時脈信號 及所決定之比率,產生約爲所需頻率£⑽之_輸出頻率。時 脈倍增討包括有㈣,以其確使輸出信號之頻率維持於 可接受之範圍。圖2之具體實例特別適用於由環形振逢器所 產生<内邵時脈信號遠大於輸出信號之所需頻率及輸入信 號之頻率之情況。 經濟部中央標举局員工消費合作社印裝 ,輸體控料元H2以如下方式協_脈倍增器之其他組件 足操作°首先,控制單%接收代表輸出時脈信號之所需週 期之-輸人値d,可接受之上限及下限漂移變動數値”及 Iv,代表由樣本閘U4所接收之輸入時脈信號之已知週期之 一數値r。此等輸入値,連同一計數値c係由控制單元使 用、,以產生用於規劃可程式規劃除法器12〇之一數値ρ及用 於規劃範圍比較器121之可接受之漂移限制他及十數値 c代表於輸入時脈信號之—週期期間,於内部時脈信號中所 ____ - 12- 本紙張尺度刺巾關家鮮(CNS) 318803 A7 B7 五、發明説明(10 ) 檢測之時脈轉變次數。爯甚& # _ 局產生C値’輸入時脈信號及内部時 装1τ (請先閲讀背面之注意事項再填寫本頁) 脈信號二者均依線路送至計,此計數器ιΐ8對於在 輸入時脈之-時脈週期期間發生之時脈轉變之僅爲 緣或僅爲下降邊緣計數。在其他具體實例中,計數器可對 於在輸入時脈信號之其他部分期間發生之轉變計數,此其 他邵分例如在二個或三個連續時脈週期内之部分。計數値: 傳运至保持計數器U9,用以供软體控制單元112存取。 軟體控制單元自下列方程式計算P : p = (d*c)/r 最初,P可能包括-分數成分。若係如此,即p在傳送至 可程式規劃除法器120之前予以胃四拾五入至最近之整數。 可程式規劃之除法器爲一電路,或其他經設計用以產生具 有内部時脈信號之l/ρ週率之一時脈信號之裝置。此可程式 規劃除法器可爲任何不同型式經常見於邏輯電路中之傳統 可程式規劃除法器,有關此除法器之細節不再詳述。於例 π性I具體實例中,此可程式規劃除法器僅能由—整數p 除。在其他具體實例中,如果可行,可能需要由例如包括由 —整數ι一半之數値之一分數除之一可程式規劃除法器。 輕濟部中央榡準局員工消費合作衽印製 可程式規劃除法器接收數値ρ及自環形振盪器直接接收時 脈k號。可程式規劃除法器以數値ρ除内部時脈信號以產生 輸出信號。藉以上述方式計算p,所得之輸出信號之週期約 等於由軟體控制單元最初所接收之所需週期d。需注意者, 輸出時脈週期可能不完全等於(一般情形下不完全等於)所 *時脈週期d。此種情況主要發生之原因爲可程式規劃除法 1~-___ -13- ...氏張尺度適用巾國國家標準(⑽)Μ;·(卩數所公楚) 經濟部中央插準局員工消費合作社印裝 .A7 ----~~____ B7 五、發明説明(11 ) 器僅由整數値除,及内部信號之頻率與輸入信號之頻率之 比値可包括一分數成分。 因此,輸出信號之眞實週期可能僅約等於所需週期d。 (亦可保證小於或大於確實之頻率d)。輸出信號之週期可被 設精確性,係決定於内部時脈信號之頻率,輸入時脈 頻2輸出時脈信號之所需頻率。爲達成最大精確性,内 :妹' ^頻率必*遠大於輸人時脈信號之頻率及輸出時脈 …所而頻率。在此種情況下,可程式規劃除數p將爲相當 高(數値’因而在選擇輸出信號頻率方面可有相當大程度 之分辨性。現舉一例’如果内部時脈信號約5〇〇兆赫,輸入 時脈信號約&G兆赫,所需讀出之輸㈣率約爲⑼兆 則可使用約爲H^_p値,因而導致在輸出信號之頻率 中約m之精確性。換言之,時脈倍增器將能產生具有5〇 兆赫±1G%頻率之—輸出時脈信號。同樣,如果内部頻 =比率對於所需頻率之比率爲很大時,内部料之變動或 味移可藉如則述万式調整p値而得補償,以將輸出頻率維 =一較窄之可接受之範固。上述之考慮主要應用於使用僅 月匕以整數除信號之-可程式規劃除法器之時脈倍增器内。 如果使用能以分數㈣號之—可程絲劃除法器, 頻率可以相對應之較大精確性予以設定。 、下列之表1提供對應於計數値,P値及結果所得輸出頻率 (一表列之示範性頻率。更具體言之,表Γ提供對應於 3用00'=5 00兆赫之内部頻率範圍之數値,此頻率範園適 1裝《_其所需輸出頻率约爲50兆赫及輸入時脈頻率约爲 -14- 本纸張尺度適财關^^TcNS ) A4MM- ( 210X297^ )" -------'---^------ir____________________ (請先閱讀背面之注意事項再填寫本頁) A7 B7 8303 五、發明説明(12 10兆赫。因此,用 於輸入信號之已知㈣輪出時脈之所需週期爲2G毫微秒及用 匕知週期1:爲100毫微秒。 表1 -------.---装------訂 (請先閲讀背面之注意事項再填寫本買) 經 濟 部 中 央 標 準 局 貝 工 消費 合 作 社 印製 440 450 ^60 470 480 490 ~50〇" ΖΐΖΐ U ~48 ~49~To" 9_TT ~9 10.0 9To"T〇~To" 49To"IT ~52 ~48~ ~49~ ~50 現就表中某些示範例加以考慮,對於3〇〇兆赫之一内部頻 率言’結果所得之計數約爲30,分數p値爲6.0及整數P値
44 0_ 2~ 9_ ~9 -15- 本紙張尺度適用中國國家標準(CNS } A4規格(210X297公釐} 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(13) 爲6。因此,可程式規劃之除法器以6除内部頻率3〇〇兆 赫,以產生50兆赫之結果所得之輸出頻率。對於31〇兆赫 内部頻率言,結果所得之計數約爲31,對應之分數p値 爲6.2及整數p値爲6。因此,310兆赫之内部頻率被6除以 產生約52兆赫之輸出頻率。對於33〇兆赫之一内部頻率 言,結果所得之分數p値爲6· 6及整數p値爲7。因此,可程 式規劃冬除法器以7除3 3 0兆赫產生47兆赫之一輸出頻率。 對於表I之數値加以檢視,可看出輸出頻率以典型方式於 約47兆赫與53兆赫之間變動。因此,輸出頻率無需設定恰 好爲5 0兆赫之所需頻率,而係可設定爲稍微不同數値。對 於很多應用言,此種操作不成岗題。例如,一般之微處理 器可高達某一最高臨限値之一很寬頻率範圍操作。舉例而 言,微處理器可於低至4至5兆赫至100兆赫之頻率範圍中 操作。然而,爲能保存電源,以約5 〇兆赫操作微處理器可 能爲適合方式,任何稍微高於或低於5〇兆赫之變動不會對 於微處理器之操作性有顯著影響。 因此,表I例示輸出頻率可保持相當接近所需頻率,即使 環狀振盪器自300兆赫至500兆赫有顯著變動亦然。環狀振 盈器頻率t任何改變或漂移均可由圖2之時脈倍増器以如下 方式予以調適。如上述,軟體控制單元接收爲輸出信號所 用义一可接受之漂移因數n。控制單元使用下述方程式計算 現行c値: ll = c-(l v*c) ul = c + (uv*c) -16- .--.---β------ir (请先閲讀背面之注意事項再填寫本頁) ® 公 3x8903 A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明(14 ) 如上述,lv及uv代表輸出頻率之可接受之變動。變動以 百分比表示。因此,11代表可接受之計數値之下限及“代表 可接受之计數値之上限。如果c等於50,lv及uv分別等於 1 〇 %,則11及u 1將分別等於4 5及5 5。可程式規劃比較器將 每一計數値c與上限及下限ui及u相比較,以決定計數是否 已偏離該等邊界値。 因此.,如果由環形振盛器所產生之内部信號頻率漂移至相 當程度,以致偏離由ul及Π數値所代表之可接受之範圍時, 範圍比較器即產生一中斷信號。軟體控制單元藉自保持暫 存器119而獲取計數c之更,値以響應此中斷,計算新p 値,使用此新p値重新規劃可程-式規劃除法器。舉例而言, 如果環形振盪器最初輸出300兆赫頻率,因而產生—卩値6 及50兆赫之一輸出信號,但是環形振盪器之頻率向上漂移 至3 3 0兆赫,此時範圍比較器檢測此漂移,軟體控制單元計 算新P値7,因而產生47兆赫之一新輸出信號。如無此種 調整’ 33〇兆赫之環形振盪器將會繼續被原來之p因數6 除’因而產生55兆赫之一輸出頻率。因此,藉調整?値,輸 出頻率可保持更靠近所希望之5〇兆赫之頻率。如果在環形 振盪器頻率内發生甚至更大之漂移,例如自3〇〇兆赫至5〇〇 兆赫範圍’在無此種調整設計情況下,所導致之輸出頻率 將大幅偏離所希望有之頻率。-事實上,根據應用情況及環 2振盧k漂移,輸出頻率可能偏移很多,以致不能爲微 處理器或其他接受輸出頻率之電路所使用。 圖根i由圖2之時脈倍增器所實施之方法,於開始 ____ -17- 本紙^-- -------_---料衣------、玎------^ ^ (讀先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明(15 ) 於步驟200,時脈倍増器接收輸出時脈之所需週期d,輸入 時脈已知週期Γ,可接受之漂移限制因數丨v及u v。輸入時 脈仏號本身於步裸202所接收及内部時脈於步驟204產生。 於步驟206開始,計數器爲控制器於輸入時脈之一週期期間 開始對於内部時脈内之信號轉變次數c計數。於步驟208, P因數由方程式p = (d*c)/r決定。可程式规劃除法器於步驟 2 1 0使巧p値而依程式規劃,内部時脈循線路送入除法器以 開始產生輸出時鐘信號。 經濟部中央標準局員工消費合作社印 ,步驟2 1 2,可接受之漂移限制U1及11係由方程式u=c_ (lv c)及ul=c+(cu c)決定。於步,214使用漂移限制値以將範 圍比較器程式規劃。於步驟216•開始,最新近之計數^^循線 路進入比較器,如果計數c不對應根據丨丨及“數値之可接受 I計數値,則產生—中斷。於步驟216中所使用之最新近之 計數値可能與步驟2〇8期間所用之原來之計數値不同,原來 之計數値係由於内部時脈信號漂移之結果或由於其他漂遊 源=用以計算可程式規劃之除數。如果於步驟218產生一中 斷信號,執行工作即轉回步驟2〇8,於此步驟中一新可程式 規劃除數p即根據新計數値計算。如果未產生中斷信號,則 ,,工作自步驟218繼續行至步驟22〇,於步驟22〇中即決 定是否業已接收到所需之一新輸出時脈週期4或用於輸入時 脈週期,之_新數値。若係如此,執行工作再度轉移至步驟 20、8以计算-新1)値因數(>若爲否,執行工作於步骤222中 續二於此步壞中決定是否業已接收到可接受之新漂移因 。右係如此’執行工作即轉回至步驟212,漂移限度即於 -18 - 本紙張尺度適用中國®家標準(CNS)以規格(以㈤97公疫) 318903 .A7 ----- B7 五、發明説明(16 ) 此步驟中計算。若爲否,執行工作轉回步驟216,於此步報 中將取新近之計數値c對照先前計算之漂移限度而比較。 如此可以看到,步驟216至222係於一環路中執行,直至 業己接收到新輸入値d,1:或11乂及1乂爲止或直至業已接收到 一中斷信號爲止。雖然未於圖中示出,但是環路之執行亦 可於控制器業已收到一重設値或其他類似之値時而終止。 因此·圖3例示一流程圖,概略説明一種方法,以其根據 内邵產生及具有未知頻率之時脈信號及具有已知頻率之一 輸入信號,而產生具有已知頻率之一輸出時脈信號。本方 法可使用於設計爲圖丨及2中之裝置,亦可使用於代替性裝 置中。圖1及2之裝置可根據其他而非明確例示於圖3中之方 法操作。 經濟部中央標準局員工消費合作社印製 ----.--'---裳-- (請先閎讀背面之注意事項再填寫本頁} 圖4例示具有一系統匯流排4〇2及一組IC 4〇4之電腦系統 400,此系統之二實例經示於圖中。系統匯流排4〇2接收一 系統匯流排時脈產生器406所產生一系統時脈信號。每一 1C包括如上述參考圖設計之一數位時脈倍增器。 每一時脈倍增器408接收來自匯流排402之系統時脈,及產 生較高頻率之一内部信號,以供各別IC中之核心邏輯電路 410心用。一般言之,每一 IC中之内部時脈信號可有不 同。例如,由系統時脈產生器406所產生之系統時脈可爲 10兆赫。1C中之一1(:之時脈倍增器可以使系統時脈乘以因 數1〇,以產生具有1〇〇兆赫頻率之一内部時腺信號。^^中 之另一ic之時脈倍增器可使系統時脈僅乘以因數2,以產生 具有20兆赫頻率之—内部時脈信號。典型之方式爲每一分 -19- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(17 A7 B7 別1C係設定以產生最快 ^ΤΓ_^. ^ . 了 〈時脈率之内部時脈信號,以 ;Ab ^并4•〈用。然而’根據以上所説明之技術,亦有 可说需要減少乘數,以遂夺 令 率之m λ ^ pi 具有稍微低於最大容許時脈頻 頻羊二内郅時脈信號,如此可 系統之其他組件相容。 隹汉此興 圖4中所例示之組件可久ή · 开了各自安裝於共同母板上。各種不 之1C可從事不同之操作。冉 不 ms 而言,一1C可用爲―微“ : 為一記憶控制器及另-1C可爲-匯流抑 制器。系統匯流排時脈產生器可構成系統匯流排之—Γ 或構成連接至匯流排之組件之—部分,此部分例如1 匯流排控制器。當可發現,在與本發明之—般土 致之情況下可有很廣範圍之不同組態。 ° 一般言之’本文中所示之具體實例係僅用以例示本發明 原理,而不應解釋爲限制本發明之範圍。更確 月 發明可以很寬廣範圍之具體實例付諸實施,以配:廢: 圍I應用,如此可達成本文中所閣明之目標及其他目標 同 理 分 : (請先閲讀背面之注意事項再填寫本頁} 裝 訂 經濟部中央標準局貝工消費合作社印製 20- 本紙張尺度適用中國國家標準(CNS ) Α4規格7210X297公釐)
Claims (1)
- 申請專利範圍 經濟部中央標準局貝工消費合作社印製 1 ·—種時脈倍增器: 產生具有未知頻率之内部信號之裝置; 接收具有已知頻率之輸入信號之裝置; 自輸入信號之已知頻率及内部信號與輸入信號之比 較,而決定内部信號之頻率之裝置;及 自内部仏號產生具有已知頻率之輸出信號之裝置,且 此輸·出信號之頻率約等於預先選定之所需頻率。 2·根據申請專利範圍第〗項之時脈倍增器,其中產生具有 未知頻率之内部信號之裝置爲一環形振盪器。 ' ‘根據申請專利範圍第1項令時脈倍增器,其中接收具有 已知頻率之輸入信號之裝置包括連接至—參考時脈輸入 線路之一取樣閘。 4. 根據申請專利範圍第1項之時脈倍增器,其中決定内部 信號頻率之裝置包括: 在輸入信號之一預定部分期間對於時脈轉變次數計數 之裝置;及 口》t算内部信號頻率之裝置,其計算之方式爲使輸入信 號之已知頻率與一比値相乘,此比値爲輸入信號之預定 部分中所發現之時鐘轉變次數對於此預定部分中輸入信 號之時脈週期數之比。 5. 根據申請專利範圍第4項之-時脈倍增器,其中預定部分 包括輸入信號之一時脈週期,及計算内部信號頻率之裝 置使内部信號之已知頻率與在輸入信號之一週期期間内 部信號中所發現之時脈轉變次數相乘。 請 先 閎 讀 背 ιδ 之 注 項 再 寫 本 頁 裝 訂 -21 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) A8 B8 C8 D8 經濟部中央標牟局員工消費合作社印製 申請專利範圍 6 ·根據申請專利範圍第4項之時脈倍增器,其中計數裝置 包括一計數器。 7·根據中請專利範圍第1項之時脈倍増器,其中内部信號 具有之頻率實質上高於輸入信號之頻率。 8. 根據申請專利範圍第4項之時脈倍增器,其中產生具有 心頻率之輸出㈣之裝£,包括―可程歧劃之除法 2,-此除法器連接至產生内部信號之裝置之輸出及使用 —數値p而予以程式規劃,又於其中p等於d*c/r及於其中 d爲需產生之信號之—所需週期,e爲外部信號之一週期 期間内部信號中所計之轉考次數,及r爲外部信號之一已 知週期。 ‘ 9. 根據申請專利範圍第i項之時脈倍増器另外包括: 決疋輸出信號之頻率是否偏離可接受之頻率之預定範 固之裝置;及 調整輸出信號頻率之裝置,以使此頻率回返至可 之頻率範圉。 又 10·根據申請專利範圍第9項之時脈倍增器,其中決定所產 生I信號之頻率是否偏離預定可接受之頻率範圍之裝 置,包括一可程式規劃範圍比較單元,此單元連接至計 數器< —輸出,每當計數器所計之轉變次數並非位於對 應於可接受頻率範圍之可接受之計數値之範圍中時,、即 產生一中斷信號;及 、其中《周整裝置包括運行於一可程式規劃微處理器單元中 I軟體,此處理器單元連接至可程式規劃除法器及計數 -22 表紙張尺度適用中國國家標準(CNs )八4·^ ( 2丨Μ297公楚) ---------裝------訂------表 (請先閔讀背面之注意事項再填寫本頁) 3工83〇3 AS -B8訂 ---〜----- D8 :、申請專利範圍 至可接受之頻率範固。 15·根據申請專利_第14項之時脈倍增器, -其中決定單兀包括一可程式規劃範圍比較單元,此單 =接至計數器之-輸出,每當計數器所計之轉變次數 5非位於對應於可接受頻率範園之可接受之計數値之範 圍中時,即產生一中斷信號,及 其·中調整裝置包括運行於—可程式規劃微處理器單元 ,軟肢,此處理器單元連接至可程式規劃除法器及計 器,Μ軟體響應於一中斷信號操作,以調整可程式規 劃除法器之輸入,以將輸今時脈信號頻率重設於可接受 之頻率範圍内。 - 16. 根據申請專利範圍第丨5項之時脈倍增器,其中可接受之 頻率範圍係由等於c_(1 v*c)之一下限與由c+(uv*c)界定之一 上限所界定,式中lv&uv爲可容許之預定漂移因數。 17. —種於時脈倍增器中產生輸出信號之方法,此倍增器使 用一環形振盪器以產生一輸出信號,此輸出信號之頻率 爲輸入彳έ號之頻率若干倍,此方法包括下述步骤: 接收具有已知頻率之輸入信號; 經濟部中央標準局員工消費合作社印装 使用環形振堡器產生具有未知頻率之内部信號; 根據與具有已知頻率之輸入信號相比較而決定内部信 號之頻率;及 - 根據内部信號,且使用此信號之經決定之頻率,產生 輸出信號。 18. 根據申請專利.範圍第17項之方法,其中決定内部信號頻 -24- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) 318903 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 申請專利範圍 率之步驟包括下述步驟·· 計^於發生於外部信號之—時脈週期中信號轉變之次數 計算内部信號之頻率,計算之方式爲使内部 ::週期中經計數之信號轉變次數乘以内部信號之已知 頻率。 19·根據申請專利範圍第18項之方法’其中決定内部信號頻 率及產生具有已知頻率之輸出信號之步驟,共同包括 述步驟: 程式規劃一可程式規劃吝除法器,此除法器經設計以 —因數p除内部信號,式中p~等於d*c/r及式中£1爲需產生 I信號之所需週期,C爲外部信號之一週期期間内部信號 中所計之轉變次數及Γ爲外部信號之已知週期;及 安排内部信號經由可程式規劃之路線。 20. 根據申請專利範圍第17項之方法,包括下述步驟: 決定所產生之信號之頻率是否偏離可接受之頻率之範 圍;及 若係如此,調整所產生信號之頻率使其位於可接受之 頻率範圍内。 21. 根據申請專利範圍第19項之方法進一步包括下述步驟: 決定所產生之信號之頻丰是否偏離預定之可接受之頻 率範圍;及 若係如此,重新程式規劃可程式规劃之除法器,以產 生位於可接受頻率範圍中之輸出信號。 -25- 尽紙張尺度適用中國國家標準(CNS ) Α4規格(2Ι0Χ297公釐 1111.^11111111111 I I» I— u III I: τ 03 、νβ (請先閱讀背面之注意事項再填寫本頁) A8 -Βδ C8 _________ 六、申請專利範圍 22. 根據申請專利範圍第21項之方法,其中頻率之可接受之 範圍係由等於C_(1V*C)之一下限及由e+(uv*c)5定之一 2限 所界定,其中lv及uv爲可容許之預定漂移因數。 23. :種時脈倍增器用以產生輸出信號,此輸出信號之頻率 爲輸入信號之頻率若干倍,該倍增器包括: 根據與輸入信號之已知頻率相比較而決定内部產生之 信號之頻率之裝置;及 藉使用内部信號之經決定之頻率而決定之一數量以產 生一輸出信號,此信號之頻率約等於預先選擇所需之頻 〇 24. —系統包括: - 一系統匯流排提供具有已知頻率之系統時脈信號; ^個積體電路連接至系統匯流排及接收系統匯流排時 脈信號,每一積體電路包括一時脈倍増器,此倍增器具有 一環形振盪器用以產生具有未知頻率之内部信號; 一取樣閘連接至系統匯流排用以接收具有已知頻率 之系統時脈信號; 一計數器連接至環形振盪器及取樣閘,用以對於系 統時脈之一時脈週期期間發生之在内部信號中之時脈 信號轉變次數計數;及 一可程式規劃之除法||連接至環形振盪器及計數器 之輸出用以產生輸出信號,且此輸出信號之頻率約等 於預先選定之所需頻率。 25.根據申請專利範園第24項之系統,其中每—系統之時脈 -26- 本紙張尺度適用中國國豕標準(CNS ) Α4規格(2〖〇χ297公楚) ------Μ — (請先閎讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印裝 A8 -B8 C8 D8 3ϊ8θ〇3 '申請專利範圍 倍增器產生輸出信號,此信號之頻率爲系統時脈信號頻 率之倍數。 26·根據申請專利範圍第2 5項之系統,其中不同積體電路之 時脈倍增器以不同數量乘系統時脈頻率,以產 同頻率之輸出時脈信號。 '有不 27·根據申請專利範圍第24項之系統,其中積體電路中之一 爲一微處理器。 ----------裝—— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印製 -27- 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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US08/622,375 US5719510A (en) | 1996-03-27 | 1996-03-27 | Software configurable digital clock generator |
Publications (1)
Publication Number | Publication Date |
---|---|
TW318903B true TW318903B (zh) | 1997-11-01 |
Family
ID=24493954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086101754A TW318903B (zh) | 1996-03-27 | 1997-02-14 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5719510A (zh) |
AU (1) | AU2203697A (zh) |
TW (1) | TW318903B (zh) |
WO (1) | WO1997036370A1 (zh) |
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