313705 經濟部中央棟準局貝工消费合作社印t A7 _B7 __ 五、發明説明（/) (一) .發明領域 本發明是有關於一種具有【完全重盤閘結構】（Fully Overlap Gate)之金氧半場效電晶體（Metal Oxide Semiconductor Field Effect Transistor ; M0SFET)的製 造方法，能得到更優的金氧半_電晶體特性。 (二) ·發明背景 在次微米稹體電路技術領域中（Submicron Technology)，由於場效電晶體元件結構曰益趨向小型化 (Scale Down)，，當場效元件不斷縮小時，場賴晶體之閘 極長度及自然通道長度均不斷縮短，產生所謂短通道效應 (Short Channel Effect)，短通道效應將引起N通道金 氧半場效電晶體/NM0S)中熱載子效應（Hot Carrier Effect)和P通道金氧半場效電晶體（PM0S)中之穿透效 應（Punchthrough Effect)等。其熱載子之產生是由於元 件尺寸縮小，若電源仍然維持定値，貝(I元件橫向電場會大量 增加並集中在汲極（Drain)附近，以利熱載子產生，此時 在N通道之熱載子可由於橫向電場大增而獲得大能童，其中 部份熱載子受電場影響甚至注入閘極氧化層，而改變元件之 臨界_ (Threshold Voltage ;Vt)，以至造成汲極飽和 電流、轉移電導及載子移動率均受影響而降低。 傳統技術是在【金氧半場效電晶體】的閘極形成介電層 側壁子（Dielectric Spacer)，再利用【介電層側壁子】 形成淡摻雜汲極（Lightly Doped Source/Drain)來克服 其熱載子之產生，然後再利用離子佈値技術（Ion Implantation)來形成重摻雜源極/汲極（Heavily Doped (請先Μ讀背面之注$項再填寫本頁)
丨..—應 313705 A7 B7 五、發明説明（3 )
Source/Drain)。 問題是，在形成淡摻雜源極/汲極（Light Doped Source/Drain)和【介電層側壁子】之後就立刻形成重摻 雜源極/汲極（Heavily Doped Source/Drain) » 將無法 形成具備【完全重叠閘結構】（Fully Overlap Gate)之金 氧半場效電晶體，因此，無法完全去除【熱載子效應】以和 得較卓越之【金氧半:驗謂：晶體】的電流與電_#性。 (三)·發明之簡單說明 本發明的目的在提供一種具有【完全重叠閘結構】 (Fully Overlap Gate)之金氧半場效電晶體（Metal Oxide Semiconductor Field Effect Transistor ； MOSFET )的製造方法》 本發明的另一個目的在提供一種具備卓越之【金氧半場 效電晶體】特性的製造方法。 本發明之主要製程如下。首先，以傳統標準製程在矽半 導體基板上（Silicon Semiconductor Substrate)形成隔 離電性活動區（Active Area)所需的【場氧化層】^61(1 Oxide)作爲隔離電性元件之用。接著，形成【金氧半場效 電晶體】之閘氧化靥（Gate Oxide)並沉積一層第一複晶矽 層（First Polysilicon)，再接著沉積一層【複晶矽間氧 化層】（Inter Polysilicon Oxide ; ΙΡ0)，然後利用微影 技讎電UtetM技麵去所述【複晶麵氧倾】與【第一 複晶砂層】以形成閘極Gate Electrode)。接著，形 成【讎雜源極/汲極】，然後，沉積一層第二複晶矽層 (Second PolysiUcon )並利用電漿蝕刻技術對所述【第 本紙張尺度適用中國阐家棣準（CNS ) /Μ规格（2 Η) X Μ7公嫠） 請 %： 訂 經濟部中央梂準局貝工消費合作社印製 經濟部中央棵隼局員工消費合作社印裝 A7 _____B7 __ 五、發明説明（j) 二複晶矽層】進行單向性的回酬，以在所述【閘極結構】 之旁側形成【複晶砂側壁子】（P〇 1 ys i 1 i con Spacer )。接 著，去除所述【複晶矽間氧化層】，然後沉稹一層介電層 (Dielectric)，並利用電ϋ»肢術對所述【介電層I進 行單向性的回蝕刻，以在所述【複晶矽側壁子】之旁側形成 【介電層側壁子】（Dielectric Spacer)。最後，利用離 子佈値技術和高溫擴散技術（Diffusion)形成N+源極/ 汲極，一種【完全重叠閘結構】（Fully Overlap Gate)之 【N通道金氧半場效電晶體】於焉完成。 (四）_圖示的簡要說明 圖1至圖5是本發明之實施例的製程剖面示意圖 f (Process Cross Section)。 圖1爲本發明實例中之起始階段的矽基板剖面圖，於其 中係包含隔離用的場氧化層，以及一金氧半場效電晶體 (M0SFET)的閘極結構和淡摻雜源/汲極區域。 圖2爲本發明實施例中，於圖1結構內，繼績形成複晶矽 側壁子(spacer)後的矽麵獅圖。 圖3爲本發明實施例中，於圖2結構內，將複晶矽間氧化 層利用蝕刻技術除去後的矽基板剖面圖。 圖4爲本發明實施例中，於圖3結構內，將場氧化層上方 的二氧化錫與複晶矽旁，形成介電層側壁子後的矽基板剖面 圖。 圖5爲本發明實施例中，於圖4結構內，利用離子植入形 成N+的源/汲極區域後，亦爲本發明具有完全重叠閘極結構 之N通道金氧半場效電晶體完成結構的矽基板剖面圖，
I 本紙張尺度適用中國國家樣準（CNS ) Λ4規格（210X297公釐） (请先閲讀背面之注意事項再填寫本頁) W裝. 、1Τ 313705 kl 經濟部中央揉率局貞工消費合作社印策 _ B7 五、發明説明（/ ) (五).發明之詳細說明 以下是以N通道金氧半場效電晶體（NMOS)作爲本發 明之實施例，本發明之方法也能應用於互補式金氧半場效電 晶體（Metal Oxide Semiconductor Field Effect Transistor ;M0SFET) 〇 參考圖1。首先，以傅統標準製程在晶格方向（100) 的P型政半導體基板10上（Silicon Semiconductor Substrate)形成隔離電性活動區（Active Area)所需的 【場氧化層12】，所述【場氧化層12】厚度介於3000埃 到6000埃之間，作爲隔離電性元件之用。接著，熱氧化所 述【P型矽半導體基板10】之表面以形成【金氧半場效電 晶體】之閘氧化層14 (Gate Oxide)，其厚度介於80到 200埃之間。然後、以低壓化學氣相沉積法（Lot Pressure Chemical Vapor Deposition ; LPCVD)形成第一複晶砂層 16 (Polysilicon)和二矽化鎢18 (胃Si2)，所述【第一複 晶矽層16】之厚度介於1000到2000埃之間，所述【二 矽化鎢18】通常是以六氟化鎢氣體（Hexafluoride Gas ; 肝6)跟矽甲烷氣體（SiH4)反應而成，其厚度介於500到 1500埃之間。接著，沉積一層【複晶矽間氧化層20】 (Inter Polysilicon Oxide ; IP0)，所述【複晶砍間氧化 層2G】通常是利用【低壓化學氣相沉積法】形成之二氧化 矽層（Silicon Dioxide)，其反應氣體是四乙基矽酸鹽 (TetraEthOxySilane ; TE0S ; Si(C2H50)4)，其厚度介於 500到2000埃之間。 接著，利用微影技_電漿蝕刻技術蝕去所述【複晶矽 f I紙張尺度逋用中國Η家揉準（CNS ) A4规格（210X297公釐) (請先閲讀背面之注$項再填寫本頁) 訂
T — A7 B7 五、發明説明（f) 間氧化層201、【二砂化錫18】與【第一複晶矽層16】 以形成閘極結構（Gate Electrode)。所述對【二矽化鎢 18】與【第一複晶矽層16】之電漿蝕刻可以利用磁場增強 式活性離子式電漿蝕刻（Magnetic Enhanced Reactive Ion Etching ; MERIE)或電子迴旋共振電漿蝕刻（Electron Cyclotron Resonance ; ECR)或傳統的活性離子式電漿蝕刻 技術（Reactive Ion Etching ; RIE)，在次微米技術領 域，通常是利用【磁場增強式活性離子式電漿蝕刻技術】， 其電漿反應氣體一般是Cl2和HBr等氣體。接著，形成. 【淡摻雜源極/汲極22】，所述【N·淡摻雜源極/汲極 22】一般是使用磷離子（P31)進行離子佈値來形成（Ion Implantation)，养離子佈値劑量介於1E13到1E14原子 /平方公分之間，離子佈値能量則介於20到40 Kev之 間，如圖1所示。 經濟部中央標準局員工消費合作社印装 1·--— ---- -I —r-I- -I I --1.1 i^- 1..... ϋ (锖先閲讀背面之注項再蜞寫本頁) 接著，沉積一層第二複晶政層24 ( Second Polysilicon )並利用電漿蝕刻技術對所述【第二複晶矽層 24】進行單向性的回蝕刻（Anisotropical Etchback)，以 在所述【閘極結構】之旁側形成【複晶矽側壁子24A】 (Polysilicon Spacer)，如圖2所示所述【第二複晶 敬層24】一般是以同步磷攙雜（In-situ Phosphorus Doped)之低壓化學氣相沉»法形成，氣體是PH3、SiH4 與N2的混合氣體，其反應溫度介於525到575 °C之 間，厚度介於1000到3000埃之間。接著，利用稀釋氫氟 酸蝕刻溶液（Diluted HF)去除所述【複晶矽間氧化層 20】，如圖3所示。 本紙铢尺度適用t國國家操準（CNS ) A4規格（210X297公釐）
JI 313705 A7 B7 五、發明説明（β ) 然後，沉積一層介電層26 (Dielectric)，並利用電 漿蝕刻技術對所述【介電層26】進行【單向性的回蝕 刻】，以在所述【複晶矽側壁子24A】之旁側形成【介電層 側壁子26A】（Dielectric Spacer)，也在所述【場氧化 層12】上方之【二政化鶴18】與【第一複晶矽層16】的 旁側形成【介電層側壁子26A】，如圖4所示。所述【介 電層26】通常是利用【低壓化學氣相沉積法】形成之二氧 化矽層（Silicon Dioxide)，其反應氣體是四已基矽酸鹽 (TetraEthOxySilane ; TE0S ; Si(C2H50)4)，其厚度介於 1000到3000埃之間。所述對【介電層26】之【單向性的 回蝕刻】可以利用【磁場增強式活性離子式電漿蝕刻】或 【電子迴旋共振電擎蝕^!】或傳統的【活性離子式電壤蝕刻 技術】，在次微米技術領域，通常是利用【磁場增強式活性 離子式電雜刻技術】，其電漿反應氣體一般是CF4、CHF3 和Ar等含氣氣镫。 經濟部中央揉準局貝工消費合作社印装 irlrni!>裝！ f#先閲讀背面之注$項再填寫本頁} 訂 最後，利用離子佈値技術（Ion Implantation)進行砷 離子（As7”離子佈値以形成N+源極/汲極28，其離子佈 値劑量介於1E15到1E16原子/平方公分之間，離子佈値 能量則介於3G到80 Kev之間，具有【完全重昼閘結構】 (Fully Overlap Gate)之N通道金氧半場效電晶體(^-Channel Metal Oxide Semiconductor Field Effect Transistor ; NMOS)於焉完成，如圖5所示。 以上係利用最佳實施例來闡述本發明，而非限制本發 朋，並且，熟知半導體技藝之人士皆能明瞭，適當而作些微 的改變及調整，仍將不失本發明之要義所在，亦不脫離本發 ί 本紙張尺度逋用中國國家標準（CNS ) Α4规播（2ί〇Χ29?公釐） d 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（/ ) 明之精神和範圍。 n· n^— m· m UK - III ^^^1 d (請先閲讀背面之注W'項再填寫本頁) --1- 本紙張尺度適用中國國家橾準（CNS ) A4规樁（210X297公釐）