TW308691B - - Google Patents

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1) 15 經 濟 部 t 央U 蒙2t) 消 費 合 作 社 印 製 302691 A7 B7 五、發明説明( 〔發明背景〕 本發明係關於一種同步隨取記憶裝置,特別有關於一 在爆發模式下具有輸入/輸出線路的同步隨取記憶裝置。 一正常隨取記憶裝置,可依晶片中產生之時鐘響應而 執行-預定的讀/寫操作,然而,如眾所周知,由於晶片 中電路的複雜結構和内部時鐘速率的限制,要使正常隨取 記憶裝置適應系統處理速度十分困難。因此,爲了解決上 述問題,-種同步隨取記憶裝置的技術已被發展出來,該 同步隨取記憶裝置的技術爲,接收一系統時鐘以使適應系 統的處理速度,並使在同一具系統時鐘之晶片内的電路, 能同步執行讀/寫操作,此同步隨取記憶裝置可藉所包括 的計數器執行爆發模式,而該計數器則可在收到的外部位 址上自動產生次-位址。在同—晶片上,該爆發模式 包括-爆發計數器和-爆發位址解碼器以使記憶裝置能執 行-作爲操作模式之爆發模式,其中,該操作模式係 系統使用者的需要而發展,然而,由於位址應當通過爆^ 計數器和爆發位址解碼器,所以會產生爆發模式 : 度降低的問題。 乍速 圖1係顯示-依據習知技藝產生之同步隨取記 的計數器及電路之方塊圖。 k 現請參考圖,每一信號均係依據SAMSUNG公 1993年出版的資料手冊,如圖i之結構,一計數器3^玲 習知之爆發計數器,針對從晶片外部提供之系統計爲 號XK的同步性而言,當信號XK從低階轉變到高階時,〜毡 _____- 4 - ° ,〜計 $紙浪又度逋用中國國家系^_(〇奶)八4規格(210/297公釐)· ----------朴衣------、玎-------線 ^ ... (請先閲讀背面之注意事項再填寫本頁) 1 308691 A7
數器控制電路_即接收-外部輸人信號,又當信號XC0 NTR0L在低階時,可接收—外部位址輸人信號,而當信號 XC0NTR0L在高階時,位址藉由持續的爆發模式而依據計數 5 方法自動決定,此時,計數器300的輸出即透過爆發位址 解碼器400而連接到線pD〇1,pD〇2,…pD〇N,藉該線pD〇i ’ PD02 ’…PDON再連接到主解碼器5〇〇 ,以致於使主解碼 器5 0 0此執行爆發模式作業。
圖^係顯示圖1之計數器300結構的電路圖,圖2B爲 顯不圖2A之進位產生器26、4〇之輪入信號的發生電路圖, 圖2C則顯示爆發位址解碼器4〇〇結構的電路圖。在圖2八中 ,圖1之位址緩衝器的輸出信號AC0B、AC1B被輸入至計數 器300 ,而信號}(c〇UNT00B、KCOUNT01B則由圖2B的邏辑
結構輸出,另控制信號ADV、ADSC〇UNTB可用以致能爆發 模式’有關其描述可見摩托羅拉公司於1991年出版的資料 手冊之第7-91至7-99頁之型號:MCM62486,名稱〃 32KX 9位元BurstRAM^1 :具爆發計數器和自我計時寫入(Self -Timed Write)之同步靜態ram"中的敘述。 濟 部 t
消 合 h 社 印 製 在圖2A中,信號ΚΚ0、KK1自圖2B之邏辑結構輸入至進 位產生器26、40,圖2A之單進位產生器結構可產生兩個計 數器輸出信號,該單進位產生器由兩個進位產生器26、4〇 組成,該電路中,有關各自進位產生器的輪入/輸出階是 彼此相似的。又如圖2C所示,進位產生器26、4〇的輸出係 互相結合以輪入至爆發位址解碼器6〇〜74,該爆發位址解 碼器60〜74之輸出信號則輪入至圖i之主解碼器5〇〇。 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇 χ 297公釐)
3 308691 —------- 五、發明説明( 3爲圖1及圖2電路中,在爆發模式下之每一控制 二:‘作時序圏。請參照圖3,在爆發模式中的傳統電 ^站作係如下執行,當輪人至圖1之計數器控制電路_ NTRQL變成高階時,信號ADV和ADS⑶爾B也變成 厂口此:备仏號肋卯耵0產生一高階脈衝,信號XC0NTR0L ^ D、遲位域和計數器輪出信號CAO、CA1,再者,每當 、、之反或閉(職)22、%接收到輪人信號⑽爾2β時, 孩信號XCONTROL即使計數器輪出加i,在操作上,當信號 KCOUNTO、產生高階脈衝時,進位產生器26、4〇重置,所以 、每奐彳。號KCOUNT2B產生低階脈衝時,由於進位的關係, 信號CA0之値爲oq交替且使信號CM在雙循環之每一循 環產生0或1之値。如圖i所示,爆發位址解碼器4⑽的 輸出信號可藉一由爆發致能信號KBurstB控制之傳輸閘8 而輪入至主解碼器5〇〇。 然而,如圖3所示,依習知技術,信號xc〇NTR〇L藉接 收一設定到高階之指令要求而重置計數器3〇〇並藉輸出信 號KCOUNT2B以操作計數器3〇〇 ,此導致爆發致能信號肋犯 stB必須在信號KC〇uNT2B致能之後才予以致能,隨後,一 預定資料藉傳輸閘8而輸入主解碼器500 ,所以如圖3在 爆發模式作業下的時間延遲td所示,在信號KC〇而τ〇致二 後的時間延遲td期間,爆發致能信號KBurstB才被予以致 能,如此即導致一個問題:同步隨取記憶裝置的高速操作 有困難,因該同步隨取記憶、裝置執行資料存取操作必須與 系統處理速度一致,故,在考慮系统時鐘傾向高速的趨勢 __________ _ u 本紙張尺度逋用中國國家橾隼(CNS)A4規格(210><297公釐 請 先 閱 讀 背
I I 再 填I I f I I 訂 線 A7 5 經濟部中央標準局員工消費合作社印製
、發明説明( Ο 5 Ο
㈣隨取記憶 〔發明目的〕隐裝置行高4操作發生困難。 執行本主要目㈣在於提供1步隨取記t音裝置 執行一與系統處理速度〆致的資料存取操作。匕裳置以 爆發目的在於提供1步隨取讀裳置以 爆發模式下執行〜高速的資料存取操作。、裝置以在 數器目的爲提供―同步隨取記憶裝置… 解=輪出_在高速下致能並隨後在爆發模式下輪= 本發明之再〜目的爲提供一具有 憶裝置,該計數 数步隨取記 本發…t 高料重置操作。 記憶裝置有計數器之同步隨取 ,輪二 ::::且據此,一《置能, =據本發明之特徵,同步隨取記憶裝置具有—如 式般〈爆發模式,其包括:—計數器控制電路,可用來 輸出-計數器致能信號以在爆發模式τ操作計數器;及一 計數器’當計數器致能信雜人時,上料數器立即藉梦 信號之致能操作而重置。 乂 計數器控制電路輸出一如控制信號般的計數器致能信 ,用以輪入並重置一在爆發模式下由外部位址輪入:^ -- - - 7 一 號 -—_______一 7 本紙張尺度適用中國國家榡準(CNS ) Α4规格(2丨0>< 297公釐) --r------^-I裝------1T-——.---1^ (請先閲讀背面之注意事項再填寫本頁j 5 308691 五、發明説明() 5 數器,而該計數器輸入一由計數器控制電路輸出之計數器 致能信號並因該信號的輸入而設定此重置操作。 根據本發明之同步隨取記憶裝置之計數器及計數器控 制電路中,當輸入一與系統時鐘之輸入同步的外部位址, 計數器即予以重置,且關於高速爆發位址操作則係藉在爆 發模式下允許計數器之輸出信號輸入至主解碼器而執行。 〔圖式簡單説明〕 爲使本發明之上述目的、特徵、和優點能更明顯易懂 ,下文特舉一較佳實施例並配合所附圖式,作詳細説明如 〕 下: 圖1係顯示與習知技藝相關之計數器和電路的方塊圖 ♦ 圖2A係顯示計數器結構的電路圖; 圖2B係顯示每一時鐘信號產生器的電路圖; 5 圖2C係顯示爆發位址解碼器結構的電路圖; 圖3係顯示圖1爆發模式之操作時序圖; 圖4係有關於本發明之一實施例之計數器與電路的方 塊圖; 圖5係顯示圖4之計數器結構的電路圖; 〇 圖6係顯示圖5之進位產生器的詳細結構電路圖; 圖7係圖4之爆發模式的操作時序圖;及 圖8係有關於本發明之另一實施例之計數器與電路的 方塊圖。 〔較佳實施例之詳細描述〕 —_ - 8 - _ 本紙張尺度適用中國國家標準(CNS } A4規格(210X297公釐) I-.------------^------11-------^ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央榡率局貝工消費合作社印製 A7 B7 五、發明説明() 6 在下列描述中,多數特定項目如在計數器電路中的具 進位產生器之輪出階的反相器數量和每一個控制信號,皆 係用以對本發明提供更徹底的了解。然而,很明顯的,習 此技藝之人士亦可不用這些特定項目而實施本發明。 圖4係有關於本發明之一實施例之計數器與電路的方 塊圖,在計數器的結構中,計數器控制電路8〇〇接收系統 時鐘XK以輸出計數器致能信號KC0UNT1到計數器,並使之 立即重置,此與習知結構不同,計數器7〇〇接收計數器致 能信號KCOUNT1,並在爆發模式中藉計數器控制信號KCOUNT1 執行預設操作,另一可用以使爆發位址解碼器6〇〇傳送輸 出信號到主解碼器500的信號KBurstB則忽略信號KCOUNT2B 而致能,且隨即輪出計數器7〇〇之輸出信號到主解碼器5〇〇 ,其相關結構與操作如下列所述。 圖5係顯示圖4之計數器700結構的電路圖,該計數 器700係包括: 一反及閘120 ,用以接收信號ADV、電源電壓VCC、 和信號ADSCOUNTB ; 一反或閘122 ,用以接收前述反及閘120之輸出信號 和信號KCOUNT2B ; 一反或閘124 ,用以接收前述反或閘122之輸出信號 和信號KCOUNT1 ; 一第一進位產生器126 ,用以接收前述反或閘124之 輸出信號和信號KCOUNTQ、AC0B、KCOUNTOOB,和ΚΚ0 ; 一反及閘134 ,用以接收信號ADV、電源電壓VCC、和 __ - 9 - 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) -----------.丨抑衣------1T------m (請先閲讀背面之注意事項再填寫本頁) 5 308691 A7
5 經濟部中央樣準局員工消費合作社印製 0 信號ADSCOUNTB ; 一反或閘136 ,用以接收前述反及閘134之輸出信號 和信號KC0UNT2B ; 一反相器138 ,用以接收前述反或閘136之輸出信號 ;及 一第二進位產生器14〇 ,用以接收前述反相器138之 輪出信號和信號KCOUNTO、AC1B、KCOUNT01B、和KK1。依 此結構,計數器控制電路8〇〇之輸出信號KcquntI輪入至 反或閘124 ,而該反或閘124則隸屬於進位產生器126之 一端,且信號KCOUNTO各自輪入到進位產生器126和140 。又此處,爆發位址解碼器6〇〇與用以產生信號狀0、KK1 、KCOUNTOOB、及KCOUNT01B之結構則如圖2B、2C所示。 圖5之進位產生器126的詳細電路如圖6所示,其次 ,圖5之進位產生器140除輸入信號外,其結構與圖6相 同,請參照圖6,進位產生器126包括:一輪入部、一解 碼部、及一輸出部。輸入部由一反及閘202構成,其用以 接收信號KCOUNTO、KCOUNTOOB、和電源電壓VCC ;解碼部 由電路204 —218構成,其用以接收反及閘202之輸出信號 和信號ΚΚ0、KKB,且隨即進行信號之邏辑組合與操作;輪 出部則由一具複數個反相器220 —236之反相器鏈組成,若 考慮進位信號的延遲,構成反相器鏈的反相器數目應該適 度改變。 參考圖7,根據本發明,關於計數器和控制電路的操 作可如下列執行,其中,圖7可視作圖4至圖6之每—控 _ 10 - 本紙张尺度逋用中國國家棣準(CNS ) A4規格(210X297公釐) _-I餐------,玎--·---—線 {請先閲讀背面之注意事項再填寫本頁) 30869^ 5
發明説明( 13 15 '灰 部 中 央 標 準 消 費 合 作 社 印 製 0 制L號的操作時序圖,如圖4所示,係在模式巾接收外部 位址、4數器控制電路_所產生的信號K(X)UNTQ和咖u m,其可提供給計數器以感知由位址緩衝器100輪出的 位址AC0B、AC1B之狀態。其後,計數器控制電路8〇〇進一 步心作核器700並產生進位與信號⑽、GA1,藉以用來 設定下-爆發位址的輪人狀態,㈣,在圖7<時序圖中 ^與系統時鐘XK輪入同步的信號KC〇UNT〇在高階致能,此 k號被輪人到圖5之進位產生II 126,並變成圖6反及閉 202的輸入之一’藉此,當信號KC〇UNT〇〇B爲高階輪入時, 反及閘202即進入低階且持續一短時間,而反及閘214則 在高階輪出,此外,該輸出信號透過反相器鏈216 —236可 產生鬲位準的進位設定,所以,圖4之信號KBurstB能忽 略信號KCOUNT2B而逕自變成低階,以使儲存在結點12之資 料輸出。此時,因爲圖7之信號KADDpASSB同步於系統時 鐘XK ’且隨之降成低階,故由該信號KADDpASSB,可使存 於節點6之輪入的外部位址,被輸出至主解碼器5〇〇。 有兩種情況可能發生,首先,第一種情況是,在下個 循環狀態中具有與先前相同輸入的外部位址,因此其操作 係用如上所提之相同方法,反之,在第二種情況中,當處 於爆發位址之操作模式下的信號ADV和ADSC0UNTB變成低 階時,仏號KBurstB即產生一通行脈衝(pass pulse),藉 以使在先前循環產生的爆發位址對記憶晶片解碼,且 爆發位址由計數器定義。而該爆發位址信號則存於結點12 並隨後藉通行脈衝而被予以存取。以上所述係適用於兩個 11 - ,装1τ-----—線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 5 308691 五、發明説明() 9 爆發位址的情況,但也能適用於另一透過增加適當計數器 和進位產生器而增加4個、8個、或16個爆發位址數目的 情況。 因此’本發明能在每個具信號KCOUNTO和KC0UNT1之計 數器的情況實施,而該信號KCOUNTO和KC0UNT1於外部位址 輸入到既存計數器時,能重置和操作計數器。同時,根據 本發明,其能減少從計數器重置和進位產生到下一爆發位 址的產生和解碼所發生的時間延遲,亦即,如圖7所示, 除了習知技藝之外,用以控制存於圖4節點12的資料輸出 0 之信號KBurstB ,因與系統時鐘χκ同步而立即致能,且該 信號KBurstB不需等待時間以供信號阢〇11町犯作致能操作 ,藉此,即可在爆發模式中,以高速執行資料存取操作。 圖8係有關於本發明之另一實施例的計數器與電路之 電路圖,在圖8中,計數器控制電路80(^爲一依據本發明 5之計數器控制電路,而其餘電路則充分顯示於摩托羅拉出 版的資料手册之第7 —92頁。我們可以很容易的了解,依 據習知電路,在爆發模式中用以致能爆發模式之控制信號 ADVB、ADSCB、及ADSPB全部致能之後,爆發模式^依^信 號的結合而藉計數器的操作來執行;然而,在本發明中 3計數器控制電路800A於爆發模式作業中與系統時鐘狀同^ ,且隨後立即重置計數器700A,以致於資料存取操作能= 爆發模式中忽視信號ADVB、ADSCB、及ADSpB<致能,二 計數器700A之操作而以高速執行。 此’ ’藉 以上所述之本發明的電路結構,係顯示一較佳實施 ^tIT--,--- (請先閱讀背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 - 12 5 10 15 五、發明説明() 10 ,其可應用在本發明之精神所定義的範圍内, 顯的,熟習此技藝之人士在考量本發明之邏辑後 = 結構能以各種方式產生,其次,顯示於圖5、圖 器和進位產生器之結構,以及計數器控制電 變化。再者,根據本發明之計數器,能實施於具 發位址的情況,然而,具有兩個或更多爆發位址的計數器 ,亦能在N位元計數器的情況實施,其描逑於本巾請人於 1992年10月2日申請的"一具有内插模式的計數器/中。、 综合上述,本發明所提供的計數器和周邊電路,可藉 計數器控制電路而預先重置,並藉以在爆發模式中能高^ 致能計數器的輸出信號,其次,依據本發明,其優點在於 能以高速執行同步隨取記憶裝置的操作。 ^ ^"--.---1^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 適 X 尺 I張 紙 |本 规

Claims (1)

  1. 經濟部中央標準局員工消费合作社印製 A8 B8 C8 D8 、申請專利範圍 1. 一種同步隨取記憶裝置,具有一如操作模式的爆發 模式,其包括: 一計數器控制電路,用以在爆發模式作業中,輸出一 計數器致能信號以操作下一級之計數器;及 一計數器,用以在前述爆發模式作業中,供前述計數 器致能信號輸入並藉該計數器致能信號的致能而重置。 2. —種同步隨取記憶裝置,其包括: 一計數器控制電路,當在爆發模式中輸入一外部位址 時,可用以輸出一如控制信號般之計數器致能信號,且該 計數器致能信號能直接輸入到下一級之計數器以重置該計 數器; 一計數器,用以輸入一由前述計數器控制電路輸出的 計數器致能信號,同時,其可藉該計數器致能信號輸入之 重置操作而設定;及 一主解碼器,可用以依據前述計數器控制電路之控制 操作而輸入前述計數器的輸出信號,並可在前述爆發模式 中輸入前述計數器之輪出信號,以及能對前述輸入之信號 解碼。 -14 - n - - - I __ I _ _ I I ——HI m __,……\—* ----m ---n I 0¾ Ί 给 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2907074B2 (ja) * 1995-08-25 1999-06-21 日本電気株式会社 半導体記憶装置
JP2991094B2 (ja) * 1995-09-19 1999-12-20 日本電気株式会社 半導体記憶装置
KR0164805B1 (ko) * 1995-12-22 1999-02-01 김광호 버스트 모드를 지원하는 내부 컬럼 어드레스 발생 회로
JP3247603B2 (ja) * 1996-02-05 2002-01-21 インターナショナル・ビジネス・マシーンズ・コーポレーション プレデコーダ回路及びデコーダ回路
KR100218734B1 (ko) * 1996-05-06 1999-09-01 김영환 싱크로노스 메모리의 내부펄스 신호발생 방법 및 그장치
JPH09320269A (ja) * 1996-05-31 1997-12-12 Nippon Steel Corp アドレス装置
US6009038A (en) * 1996-05-31 1999-12-28 United Microelectronics Corporation Addressing unit
KR100301036B1 (ko) 1997-06-26 2001-09-03 윤종용 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치
US5973993A (en) * 1998-02-27 1999-10-26 Micron Technology, Inc. Semiconductor memory burst length count determination detector
US6130853A (en) * 1998-03-30 2000-10-10 Etron Technology, Inc. Address decoding scheme for DDR memory
US6049505A (en) 1998-05-22 2000-04-11 Micron Technology, Inc. Method and apparatus for generating memory addresses for testing memory devices
US6341096B1 (en) 1998-06-25 2002-01-22 Seiko Epson Corporation Semiconductor memory device
JP3942332B2 (ja) * 2000-01-07 2007-07-11 富士通株式会社 半導体記憶装置
US7143257B2 (en) * 2003-10-14 2006-11-28 Atmel Corporation Method and apparatus of a smart decoding scheme for fast synchronous read in a memory system
KR100546418B1 (ko) 2004-07-27 2006-01-26 삼성전자주식회사 데이터 출력시 ddr 동작을 수행하는 비휘발성 메모리장치 및 데이터 출력 방법
US7257045B2 (en) * 2005-11-28 2007-08-14 Advanced Micro Devices, Inc. Uni-stage delay speculative address decoder

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
US5077693A (en) * 1990-08-06 1991-12-31 Motorola, Inc. Dynamic random access memory
JP3992757B2 (ja) * 1991-04-23 2007-10-17 テキサス インスツルメンツ インコーポレイテツド マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム
JPH05266685A (ja) * 1992-03-24 1993-10-15 Sharp Corp 記憶装置
US5392239A (en) * 1993-05-06 1995-02-21 S3, Incorporated Burst-mode DRAM

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Publication number Publication date
JPH07169265A (ja) 1995-07-04
KR950015367A (ko) 1995-06-16
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KR100309800B1 (ko) 2001-12-15

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