TW202336597A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：由多個處理電路的其中之一產生第一操作指令，其中第一操作指令指示存取多個記憶體群組中的第一記憶體群組；以及響應於第一狀態資訊，根據第一操作指令發送第一指令序列至第一記憶體群組，以指示第一記憶體群組執行存取操作。第一狀態資訊反映所述多個記憶體群組的第一啟動狀態，且第一指令序列不包括用以啟動第一記憶體群組的控制指令序列。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
智慧型手機、平板電腦及筆記型電腦在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在記憶體控制器存取某一個記憶體模組之前，記憶體控制器需要先下達特定操作指令，以啟動此記憶體模組。在啟動此記憶體模組後，記憶體控制器可接續下達存取指令序列以存取此記憶體模組。然而，在多核心記憶體控制器的控制機制中，多核心記憶體控制器的多個中央處理器彼此間不知道各自存取過哪些記憶體模組。因此，多核心記憶體控制器的每一個中央處理器往往會在每次存取記憶體模組之前都發送上述特定操作指令，以嘗試啟動所欲存取的記憶體模組。這樣的多餘行為也造成多核心記憶體控制器的存取效能下降。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高多核心記憶體控制電路單元對可複寫式非揮發性記憶體模組的存取效能。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶體群組。所述記憶體控制方法包括：由多個處理電路的其中之一產生第一操作指令，其中所述第一操作指令指示存取所述多個記憶體群組中的第一記憶體群組；以及響應於第一狀態資訊，根據所述第一操作指令發送第一指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行存取操作。所述第一狀態資訊反映所述第一記憶體群組的第一啟動狀態，所述第一指令序列不包括控制指令序列，並且所述控制指令序列用以啟動所述第一記憶體群組。
在本發明的一範例實施例中，所述第一啟動狀態包括所述第一記憶體群組已被啟動之狀態。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：響應於第二狀態資訊，根據所述第一操作指令發送第二指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行所述存取操作，其中所述第二狀態資訊反映所述第一記憶體群組的第二啟動狀態，並且所述第二指令序列包括所述控制指令序列。
在本發明的一範例實施例中，所述第二啟動狀態包括所述第一記憶體群組未被啟動之狀態。
在本發明的一範例實施例中，所述第二指令序列更包括存取指令序列，所述存取指令序列攜帶與所述存取操作有關的指令資訊，並且所述控制指令序列在所述存取指令序列之前被傳送至所述第一記憶體群組。
在本發明的一範例實施例中，所述控制指令序列是用以將對應於所述第一記憶體群組的晶片內終結電路調整至預定狀態。
在本發明的一範例實施例中，所述第一操作指令包括群組識別資訊、所述控制指令序列及存取指令序列，並且所述群組識別資訊反映出所述第一操作指令所指示存取的記憶體模組為所述第一記憶體模組。
在本發明的一範例實施例中，響應於所述第一狀態資訊，根據所述第一操作指令發送所述第一指令序列至所述第一記憶體群組的步驟包括：根據所述群組識別資訊與所述第一狀態資訊忽略所述控制指令序列；以及根據所述存取指令序列發送所述第一指令序列至所述第一記憶體群組。
在本發明的一範例實施例中，響應於所述第一狀態資訊，根據所述第一操作指令發送所述第一指令序列至所述第一記憶體群組的步驟包括：根據所述第一操作指令更新對應於所述第一記憶體模組的存取旗標；比較對應於所述第一記憶體模組的所述存取旗標與對應於所述第一記憶體模組的狀態旗標；以及根據比較結果發送所述第一指令序列至所述第一記憶體群組。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶體模組。所述記憶體控制電路單元包括多個處理電路。所述多個處理電路的其中之一用以產生第一操作指令。所述第一操作指令指示存取所述多個記憶體群組中的第一記憶體群組。響應於第一狀態資訊，所述記憶體控制電路單元用以根據所述第一操作指令發送第一指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行存取操作，其中所述第一狀態資訊反映所述第一記憶體群組的第一啟動狀態，所述第一指令序列不包括控制指令序列，並且所述控制指令序列用以啟動所述第一記憶體群組。
在本發明的一範例實施例中，響應於第二狀態資訊，所述記憶體控制電路單元更用以根據所述第一操作指令發送第二指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行所述存取操作，其中所述第二狀態資訊反映所述第一記憶體群組的第二啟動狀態，並且所述第二指令序列包括所述控制指令序列。
在本發明的一範例實施例中，響應於所述第一狀態資訊，所述記憶體控制電路單元根據所述第一操作指令發送所述第一指令序列至所述第一記憶體群組的操作包括：根據所述群組識別資訊與所述第一狀態資訊忽略所述控制指令序列；以及根據所述存取指令序列發送所述第一指令序列至所述第一記憶體群組。
在本發明的一範例實施例中，響應於所述第一狀態資訊，所述記憶體控制電路單元根據所述第一操作指令發送所述第一指令序列至所述第一記憶體群組的操作包括：根據所述第一操作指令更新對應於所述第一記憶體模組的存取旗標；比較對應於所述第一記憶體模組的所述存取旗標與對應於所述第一記憶體模組的狀態旗標；以及根據比較結果發送所述第一指令序列至所述第一記憶體群組。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶體模組，且所述記憶體控制電路單元包括多個處理電路與指令發送電路。所述指令發送電路耦接至所述多個處理電路。所述多個處理電路的其中之一用以產生第一操作指令。所述第一操作指令指示存取所述多個記憶體群組中的第一記憶體群組。響應於第一狀態資訊，所述指令發送電路用以根據所述第一操作指令發送第一指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行存取操作，其中所述第一狀態資訊反映所述第一記憶體群組的第一啟動狀態，所述第一指令序列不包括控制指令序列，並且所述控制指令序列用以啟動所述第一記憶體群組。
在本發明的一範例實施例中，響應於第二狀態資訊，所述指令發送電路更用以根據所述第一操作指令發送第二指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行所述存取操作，其中所述第二狀態資訊反映所述第一記憶體群組的第二啟動狀態，並且所述第二指令序列包括所述控制指令序列。
在本發明的一範例實施例中，響應於所述第一狀態資訊，所述指令發送電路根據所述第一操作指令發送所述第一指令序列至所述第一記憶體群組的操作包括：根據所述群組識別資訊與所述第一狀態資訊忽略所述控制指令序列；以及根據所述存取指令序列發送所述第一指令序列至所述第一記憶體群組。
在本發明的一範例實施例中，響應於所述第一狀態資訊，所述指令發送電路根據所述第一操作指令發送所述第一指令序列至所述第一記憶體群組的操作包括：根據所述第一操作指令更新對應於所述第一記憶體模組的存取旗標；比較對應於所述第一記憶體模組的所述存取旗標與對應於所述第一記憶體模組的狀態旗標；以及根據比較結果發送所述第一指令序列至所述第一記憶體群組。
基於上述，在由多個處理電路的其中之一產生指示存取第一記憶體群組的第一操作指令後，響應於第一狀態資訊，第一指令序列可根據第一操作指令被發送至第一記憶體群組，以指示第一記憶體群組執行存取操作。特別是，所述第一指令序列不包括用以啟動第一記憶體群組的控制指令序列。藉此，可提高多核心記憶體控制電路單元對可複寫式非揮發性記憶體模組的存取效能。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元與可複寫式非揮發性記憶體模組的示意圖。請參照圖5，記憶體控制電路單元42可包括處理器核心51與指令發送電路52。處理器核心51耦接至指令發送電路52。處理器核心51用於控制記憶體控制電路單元11及/或記憶體儲存裝置10的整體運作。特別是，處理器核心51為多核心架構，且記憶體控制電路單元11為多核心記憶體控制電路單元。
處理器核心51可包括處理電路511、處理電路512及暫存器513。暫存器513耦接至處理電路511、處理電路512及指令發送電路52。處理電路511與512可分別包括中央處理器(Central Processing Unit, CPU)或微處理器等處理電路。當欲存取可複寫式非揮發性記憶體模組43時，處理電路511與512的至少其中之一可產生操作指令並將操作指令儲存於暫存器513。指令發送電路52可根據暫存器513中的操作指令發送一或多個指令序列至可複寫式非揮發性記憶體模組43，以指示可複寫式非揮發性記憶體模組43執行相應的存取操作。此外，處理電路511與512的總數還可以是更多，本發明不加以限制。
在一範例實施例中，指令發送電路52為硬體電路。在一範例實施例中，指令發送電路52亦可實作為軟體或韌體模組。
在一範例實施例中，記憶體控制電路單元42還可包括主機介面、記憶體介面、錯誤檢查與校正電路、緩衝記憶體及電源管理電路等各式電路模組。主機介面可用以將記憶體控制電路單元42耦接至圖1的主機系統11。記憶體介面可用以在記憶體控制電路單元42與可複寫式非揮發性記憶體模組43之間傳遞資料及/或訊號。錯誤檢查與校正電路可用以對從可複寫式非揮發性記憶體模組43中讀取出來的資料執行錯誤偵測及/或錯誤更正。緩衝記憶體可用以暫存資料。電源管理電路可用以管理供應至記憶體儲存裝置10的電源。
可複寫式非揮發性記憶體模組43包括多個記憶體群組53(0)~53(m)。記憶體群組53(0)~53(m)中的每一個記憶體群組可包括多個記憶胞。例如，記憶體群組53(0)~53(m)中的每一個記憶體群組可以是指一個晶片致能(Chip Enabled, CE)區域。記憶體控制電路單元11可經由通道(亦稱為記憶體通道)501(0)~501(n)單獨或平行存取記憶體群組53(0)~53(m)中的任一者。此外，本發明不限制通道501(0)~501(n)及記憶體群組53(0)~53(m)的總數。n可相同或不同於m。
在一範例實施例中，處理電路511與512的其中之一可產生操作指令(亦稱為第一操作指令)。第一操作指令可用以指示存取記憶體群組53(0)~53(m)中的特定記憶體群組(亦稱為第一記憶體群組)。例如，第一操作指令可用以指示從第一記憶體群組中的某一實體位址讀取資料或將資料寫入至第一記憶體群組中的某一實體位址。第一操作指令可儲存於暫存器513中。
響應於特定的狀態資訊(亦稱為第一狀態資訊)，指令發送電路52可根據第一操作指令發送指令序列(亦稱為第一指令序列)至第一記憶體群組，以指示第一記憶體群組執行對應於第一操作指令的存取操作。第一狀態資訊可反映第一記憶體群組的狀態(亦稱為第一啟動狀態)。特別是，第一指令序列可不包括特定的指令序列(亦稱為控制指令序列)，並且所述控制指令序列是用以啟動第一記憶體群組。
在一範例實施例中，啟動第一記憶體群組之操作包含將對應於第一記憶體群組的晶片內終結(On-Die Termination, ODT)電路調整至預定狀態。也就是說，所述控制指令序列可用以將對應於第一記憶體群組的晶片內終結電路調整至所述預定狀態。在將對應於第一記憶體群組的晶片內終結電路調整至所述預定狀態後，所述晶片內終結電路可提供終端阻抗至第一記憶體群組，以降低第一記憶體群組在訊號傳遞路徑上的訊號反射或雜訊。
在一範例實施例中，將對應於第一記憶體群組的晶片內終結電路調整至預定狀態之操作，可包括調整所述晶片內終結電路所提供的終端阻抗，例如，將所述終端阻抗的阻抗值調整至預定值。例如，所述終端阻抗可由所述晶片內終結電路內的阻抗元件(例如電阻)提供。或者，在一範例實施例中，將對應於第一記憶體群組的晶片內終結電路調整至預定狀態之操作，亦可包括導通或啟動所述晶片內終結電路。
在一範例實施例中，第一啟動狀態包括第一記憶體群組已被啟動之狀態。特別是，在第一記憶體群組已被啟動之狀態下，對應於第一記憶體群組的晶片內終結電路已處於所述預定狀態。因此，當需要執行第一操作指令時，若第一記憶體群組處於已被啟動之狀態，則指令發送電路52可根據第一操作指令發送不包含所述控制指令序列的第一指令序列至第一記憶體群組。藉此，在第一記憶體群組已被啟動的狀態下，第一記憶體群組可略過調整晶片內終結電路的程序，而直接根據第一指令序列執行對應於第一操作指令的存取操作，從而有效提高對第一記憶體群組的存取效率。
在一範例實施例中，響應於另一狀態資訊(亦稱為第二狀態資訊)，指令發送電路52可根據第一操作指令發送另一指令序列(亦稱為第二指令序列)至第一記憶體群組，以指示第一記憶體群組執行對應於第一操作指令的所述存取操作。類似於第一狀態資訊，第二狀態資訊亦可反映第一記憶體群組的狀態(亦稱為第二啟動狀態)。但是，第一啟動狀態不同於第二啟動狀態。特別是，第二指令序列可包括所述用以啟動第一記憶體群組的控制指令序列。
在一範例實施例中，第二啟動狀態包括第一記憶體群組未被啟動之狀態。特別是，在第一記憶體群組未被啟動之狀態下，對應於第一記憶體群組的晶片內終結電路非處於所述預定狀態。因此，當需要執行第一操作指令時，若第一記憶體群組處於未被啟動之狀態，則指令發送電路52可根據第一操作指令發送包含所述控制指令序列的第二指令序列至第一記憶體群組。藉此，在第一記憶體群組未被啟動的狀態下，根據第二指令序列，對應於第一記憶體群組的晶片內終結電路可先被調整至所述預定狀態。在將對應於第一記憶體群組的晶片內終結電路調整至所述預定狀態後，第一記憶體群組可根據第二指令序列中的其餘內容執行對應於第一操作指令的存取操作。藉此，同樣可保證第一記憶體群組的訊號傳遞品質。
圖6是根據本發明的範例實施例所繪示的在第一記憶體群組的不同狀態下根據操作指令發送不同類型的指令序列的示意圖。請參照圖6，假設暫存器513中的操作指令61是指示存取記憶體群組53(0)(即第一記憶體群組)。根據操作指令61，指令發送電路52可獲得對應於記憶體群組53(0)的狀態資訊，其可反映記憶體群組53(0)當前的狀態。例如，根據操作指令61，指令發送電路52可獲得第一狀態資訊與第二狀態資訊的其中之一。第一狀態資訊反映第一記憶體群組已被啟動，而第二狀態資訊則反映第一記憶體群組未被啟動。
在一範例實施例中，若所獲得的狀態資訊為第一狀態資訊(表示記憶體群組53(0)已被啟動)，指令發送電路52可根據操作指令61發送第一指令序列至記憶體群組53(0)。例如，第一指令序列可包括指令序列(亦稱為存取指令序列)601。指令序列601用以攜帶與待執行的存取操作有關的指令資訊。響應於指令序列601，記憶體群組53(0)可略過(即不執行)調整對應於記憶體群組53(0)的晶片內終結電路之程序，而直接執行對應於操作指令61的存取操作(例如從記憶體群組53(0)中讀取資料或將資料寫入至記憶體群組53(0)中)。
在一範例實施例中，若所獲得的狀態資訊為第二狀態資訊(表示記憶體群組53(0)未被啟動)，指令發送電路52可根據操作指令61發送第二指令序列至記憶體群組53(0)。例如，第二指令序列可包括指令序列601與602。指令序列601用以攜帶與待執行的存取操作有關的指令資訊。指令序列602用以啟動記憶體群組53(0)(例如將對應於記憶體群組53(0)的晶片內終結電路調整至預定狀態)。特別是，指令序列602會在指令序列601之前被傳送至記憶體群組53(0)，以指示記憶體群組53(0)在執行對應於操作指令61的存取操作之前，先對對應於記憶體群組53(0)的晶片內終結電路進行調整。
也就是說，在記憶體群組53(0)未被啟動的狀態下，記憶體群組53(0)可先接收指令序列602，然後再接收指令序列601。響應於指令序列602，記憶體群組53(0)可對對應於記憶體群組53(0)的晶片內終結電路進行調整。接著，響應於指令序列601，記憶體群組53(0)可執行對應於操作指令61的存取操作(例如從記憶體群組53(0)中讀取資料或將資料寫入至記憶體群組53(0)中)。
換言之，在圖6的一範例實施例中，指令發送電路52只有在所獲得的狀態資訊為第二狀態資訊的情況下，才需要發送包含指令序列602的第二指令序列給記憶體群組53(0)。若所獲得的狀態資訊為第一狀態資訊，指令發送電路52發送給記憶體群組53(0)的指令序列可不包括指令序列602。藉此，可避免在記憶體群組53(0)已被啟動的狀態下，重覆調整對應於記憶體群組53(0)的晶片內終結電路，從而加快對記憶體群組53(0)的存取效能。例如，在一範例實施例中，略過(即不執行)調整對應於記憶體群組53(0)的晶片內終結電路之程序，而直接執行對應於操作指令61的存取操作，可節省約150奈秒(ns)的存取時間，但本發明不限於此。
圖7是根據本發明的範例實施例所繪示的在第一記憶體群組的不同狀態下根據操作指令發送不同類型的指令序列的示意圖。請參照圖7，在一範例實施例中，操作指令61可包括群組識別資訊701、控制指令序列702及存取指令序列703。群組識別資訊701、控制指令序列702及存取指令序列703可連續儲存於暫存器513中。
群組識別資訊701對應於記憶體群組53(0)。亦即，群組識別資訊701可反映出操作指令61所指示存取的記憶體群組為記憶體群組53(0)。控制指令序列702可帶有用以啟動記憶體群組53(0)(例如調整對應於記憶體群組53(0)的晶片內終結電路)之控制資訊。存取指令序列703可用以攜帶與待執行的存取操作有關的指令資訊。例如，所述指令資訊可反映待執行的存取操作為讀取、寫入或抹除操作及待存取的實體位址等。
在一範例實施例中，指令發送電路52可根據群組識別資訊702與所獲得的第一狀態資訊，判定當前欲存取的記憶體群組53(0)已被啟動。在記憶體群組53(0)已被啟動的狀態下，指令發送電路52可忽略控制指令序列702並根據存取指令序列703發送第一指令序列。例如，指令發送電路52可將控制指令序列702濾除(即不發出控制指令序列702)並將存取指令序列703中的指令資訊反映(例如加入、轉移或複製)至指令序列601中。然後，指令發送電路52可將指令序列601發送給記憶體群組53(0)，以指示記憶體群組53(0)執行對應於操作指令61的存取操作。
在一範例實施例中，指令發送電路52可根據群組識別資訊702與所獲得的第二狀態資訊，判定當前欲存取的記憶體群組53(0)未被啟動。在記憶體群組53(0)未被啟動的狀態下，指令發送電路52可根據控制指令序列702與存取指令序列703發送第二指令序列。例如，指令發送電路52可將存取指令序列703中的指令資訊反映(例如加入、轉移或複製)至指令序列601中並將控制指令序列702中的控制資訊反映(例如加入、轉移或複製)至指令序列602中。然後，指令發送電路52可依序發送指令序列602與601至記憶體群組53(0)，以指示記憶體群組53(0)啟動對應於記憶體群組53(0)的晶片內終結電路並接續執行對應於操作指令61的存取操作。
在一範例實施例中，根據群組識別資訊701，指令發送電路52可獲得對應於記憶體群組53(0)的狀態資訊。所述狀態資訊可包括狀態旗標。此狀態旗標的數值可反映第一記憶體群組的狀態。例如，當此狀態旗標的數值為“1”(即所獲得的狀態資訊為第一狀態資訊)時，表示第一記憶體群組處於已被啟動的狀態，而當此狀態旗標的數值為“0”(即所獲得的狀態資訊為第二狀態資訊)時，表示第一記憶體群組處於未被啟動的狀態，且本發明不限於此。在一範例實施例中，指令發送電路52可將此狀態旗標儲存於其內部的儲存空間(例如內部暫存器中)，並可根據第一記憶體群組的狀態之變動來更新此狀態旗標。
在一範例實施例中，根據群組識別資訊701(或操作指令61)，指令發送電路52可更新對應於記憶體群組53(0)的存取旗標。例如，根據群組識別資訊701，指令發送電路52可將對應於記憶體群組53(0)的存取旗標的數值設定為“1”。在讀取對應於記憶體群組53(0)的狀態資訊後，指令發送電路52可將對應於記憶體群組53(0)的存取旗標與對應於記憶體群組53(0)的狀態旗標進行比較。若對應於記憶體群組53(0)的存取旗標與對應於記憶體群組53(0)的狀態旗標相同(例如皆為數值“1”))，表示操作指令61所指示存取的記憶體群組53(0)已被啟動。或者，若對應於記憶體群組53(0)的存取旗標不同於對應於記憶體群組53(0)的狀態旗標(例如存取旗標的數值為“1”，且狀態旗標的數值為“0”)，表示操作指令61所指示存取的記憶體群組53(0)尚未被啟動。指令發送電路52可根據比較結果發送第一指令序列或第二指令序列至記憶體群組53(0)。
在一範例實施例中，響應於某一比較結果(亦稱為第一比較結果)(即對應於記憶體群組53(0)的存取旗標與對應於記憶體群組53(0)的狀態旗標相同)，指令發送電路52可根據存取指令序列703發送指令序列601至記憶體群組53(0)。或者，響應於另一比較結果(亦稱為第二比較結果)(即對應於記憶體群組53(0)的存取旗標不同於對應於記憶體群組53(0)的狀態旗標(例如存取旗標的數值為“1”，且狀態旗標的數值為“0”)，表示操作指令61所指示存取的記憶體群組53(0)尚未被啟動。此時，指令發送電路52可根據控制指令序列702與存取指令序列703發送指令序列601與602至記憶體群組53(0)。
請回到圖5，在一範例實施例中，記憶體控制電路單元11可經由通道501(0)來存取記憶體群組53(0)與53(1)。特別是，當記憶體群組53(0)被啟動(即對應於記憶體群組53(0)的晶片內終結電路被調整至預定狀態)時，記憶體群組53(1)會被切換至未啟動的狀態。類似的，當記憶體群組53(1)被啟動(即對應於記憶體群組53(1)的晶片內終結電路被調整至預定狀態)時，記憶體群組53(0)會被切換至未啟動的狀態。記憶體控制電路單元11(例如指令發送電路52)可根據記憶體群組53(0)與53(1)的當前狀態(即是否被啟動)來更新對應於記憶體群組53(0)與53(1)的狀態旗標。
在一範例實施例中，記憶體控制電路單元11可包括更多的處理器核心51與指令發送電路52之組合。每一個處理器核心51與指令發送電路52之組合可分別通道501(0)~501(n)的其中之一來控制與存取記憶體群組53(i)(或者53(i)與53(i+1))。i為介於零與m-1之間的正整數。
圖8是根據本發明的範例實施例所繪示的記憶體控制方法的流程圖。請參照圖8，在步驟S801中，由多個處理電路的其中之一產生第一操作指令，其中所述第一操作指令指示存取所述多個記憶體群組中的第一記憶體群組。在步驟S801之後，步驟S802與S803的其中之一可被執行。
在一範例實施例中，響應於第一狀態資訊，在步驟S802中，根據所述第一操作指令發送第一指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行存取操作。特別是，所述第一狀態資訊反映所述第一記憶體群組的第一啟動狀態，所述第一指令序列不包括控制指令序列，並且所述控制指令序列用以啟動所述第一記憶體群組。
或者，在一範例實施例中，響應於第二狀態資訊，在步驟S803中，根據所述第一操作指令發送第二指令序列至所述第一記憶體群組，以指示所述第一記憶體群組執行存取操作。特別是，所述第二狀態資訊反映所述第一記憶體群組的第二啟動狀態，且所述第二指令序列包括所述控制指令序列，以啟動所述第一記憶體群組。
然而，圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的範例實施例所提出的在記憶體群組的不同狀態下根據相同的操作指令發送不同類型的指令序列，可在不影響記憶體群組的操作穩定性的前提下，有效提高多核心記憶體控制電路單元對記憶體群組的存取效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:處理器核心 511, 512:處理電路 513:暫存器 52:指令發送電路 501(0)~501(n):通道 53(0)~53(m):記憶體群組 61:操作指令 601, 602:指令序列 701:群組識別資訊 702:控制指令序列 703:存取指令序列 S801:步驟(由多個處理電路的其中之一產生第一操作指令，其中所述第一操作指令指示存取所述多個記憶體群組中的第一記憶體群組) S802:步驟(響應於第一狀態資訊，根據第一操作指令發送第一指令序列至第一記憶體群組，以指示第一記憶體群組執行存取操作，其中第一指令序列不包括控制指令序列，並且所述控制指令序列用以啟動第一記憶體群組) S803:步驟(響應於第二狀態資訊，根據第一操作指令發送第二指令序列至第一記憶體群組，以指示第一記憶體群組執行所述存取操作，其中第二指令序列包括所述控制指令序列)
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元與可複寫式非揮發性記憶體模組的示意圖。 圖6是根據本發明的範例實施例所繪示的在第一記憶體群組的不同狀態下根據操作指令發送不同類型的指令序列的示意圖。 圖7是根據本發明的範例實施例所繪示的在第一記憶體群組的不同狀態下根據操作指令發送不同類型的指令序列的示意圖。 圖8是根據本發明的範例實施例所繪示的記憶體控制方法的流程圖。
S801:步驟(由多個處理電路的其中之一產生第一操作指令，其中所述第一操作指令指示存取所述多個記憶體群組中的第一記憶體群組)
S802:步驟(響應於第一狀態資訊，根據第一操作指令發送第一指令序列至第一記憶體群組，以指示第一記憶體群組執行存取操作，其中第一指令序列不包括控制指令序列，並且所述控制指令序列用以啟動第一記憶體群組)
S803:步驟(響應於第二狀態資訊，根據第一操作指令發送第二指令序列至第一記憶體群組，以指示第一記憶體群組執行所述存取操作，其中第二指令序列包括所述控制指令序列)

Claims (27)

  1. 一種記憶體控制方法，用於可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶體群組，且該記憶體控制方法包括： 由多個處理電路的其中之一產生第一操作指令，其中該第一操作指令指示存取該多個記憶體群組中的第一記憶體群組；以及 響應於第一狀態資訊，根據該第一操作指令發送第一指令序列至該第一記憶體群組，以指示該第一記憶體群組執行存取操作， 其中該第一狀態資訊反映該第一記憶體群組的第一啟動狀態，該第一指令序列不包括控制指令序列，並且該控制指令序列用以啟動該第一記憶體群組。
  2. 如請求項1所述的記憶體控制方法，其中該第一啟動狀態包括該第一記憶體群組已被啟動之狀態。
  3. 如請求項1所述的記憶體控制方法，更包括： 響應於第二狀態資訊，根據該第一操作指令發送第二指令序列至該第一記憶體群組，以指示該第一記憶體群組執行該存取操作， 其中該第二狀態資訊反映該第一記憶體群組的第二啟動狀態，並且該第二指令序列包括該控制指令序列。
  4. 如請求項3所述的記憶體控制方法，其中該第二啟動狀態包括該第一記憶體群組未被啟動之狀態。
  5. 如請求項3所述的記憶體控制方法，其中該第二指令序列更包括存取指令序列，該存取指令序列攜帶與該存取操作有關的指令資訊，並且該控制指令序列在該存取指令序列之前被傳送至該第一記憶體群組。
  6. 如請求項1所述的記憶體控制方法，其中該控制指令序列是用以將對應於該第一記憶體群組的晶片內終結電路調整至預定狀態。
  7. 如請求項1所述的記憶體控制方法，其中該第一操作指令包括群組識別資訊、該控制指令序列及存取指令序列，並且該群組識別資訊反映出該第一操作指令所指示存取的記憶體模組為該第一記憶體模組。
  8. 如請求項7所述的記憶體控制方法，其中響應於該第一狀態資訊，根據該第一操作指令發送該第一指令序列至該第一記憶體群組的步驟包括： 根據該群組識別資訊與該第一狀態資訊忽略該控制指令序列；以及 根據該存取指令序列發送該第一指令序列至該第一記憶體群組。
  9. 如請求項1所述的記憶體控制方法，其中響應於該第一狀態資訊，根據該第一操作指令發送該第一指令序列至該第一記憶體群組的步驟包括： 根據該第一操作指令更新對應於該第一記憶體模組的存取旗標； 比較對應於該第一記憶體模組的該存取旗標與對應於該第一記憶體模組的狀態旗標；以及 根據比較結果發送該第一指令序列至該第一記憶體群組。
  10. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組；以及 記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該可複寫式非揮發性記憶體模組包括多個記憶體模組， 該記憶體控制電路單元包括多個處理電路， 該多個處理電路的其中之一用以產生第一操作指令，該第一操作指令指示存取該多個記憶體群組中的第一記憶體群組， 響應於第一狀態資訊，該記憶體控制電路單元用以根據該第一操作指令發送第一指令序列至該第一記憶體群組，以指示該第一記憶體群組執行存取操作， 其中該第一狀態資訊反映該第一記憶體群組的第一啟動狀態，該第一指令序列不包括控制指令序列，並且該控制指令序列用以啟動該第一記憶體群組。
  11. 如請求項10所述的記憶體儲存裝置，其中該第一啟動狀態包括該第一記憶體群組已被啟動之狀態。
  12. 如請求項10所述的記憶體儲存裝置，其中響應於第二狀態資訊，該記憶體控制電路單元更用以根據該第一操作指令發送第二指令序列至該第一記憶體群組，以指示該第一記憶體群組執行該存取操作， 其中該第二狀態資訊反映該第一記憶體群組的第二啟動狀態，並且該第二指令序列包括該控制指令序列。
  13. 如請求項11所述的記憶體儲存裝置，其中該第二啟動狀態包括該第一記憶體群組未被啟動之狀態。
  14. 如請求項12所述的記憶體儲存裝置，其中該第二指令序列更包括存取指令序列，該存取指令序列攜帶與該存取操作有關的指令資訊，並且該控制指令序列在該存取指令序列之前被傳送至該第一記憶體群組。
  15. 如請求項10所述的記憶體儲存裝置，其中該控制指令序列是用以將對應於該第一記憶體群組的晶片內終結電路調整至預定狀態。
  16. 如請求項10所述的記憶體儲存裝置，其中該第一操作指令包括群組識別資訊、該控制指令序列及存取指令序列，並且該群組識別資訊反映出該第一操作指令所指示存取的記憶體模組為該第一記憶體模組。
  17. 如請求項16所述的記憶體儲存裝置，其中響應於該第一狀態資訊，該記憶體控制電路單元根據該第一操作指令發送該第一指令序列至該第一記憶體群組的操作包括： 根據該群組識別資訊與該第一狀態資訊忽略該控制指令序列；以及 根據該存取指令序列發送該第一指令序列至該第一記憶體群組。
  18. 如請求項10所述的記憶體儲存裝置，其中響應於該第一狀態資訊，該記憶體控制電路單元根據該第一操作指令發送該第一指令序列至該第一記憶體群組的操作包括： 根據該第一操作指令更新對應於該第一記憶體模組的存取旗標； 比較對應於該第一記憶體模組的該存取旗標與對應於該第一記憶體模組的狀態旗標；以及 根據比較結果發送該第一指令序列至該第一記憶體群組。
  19. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶體模組，且該記憶體控制電路單元包括： 多個處理電路；以及 指令發送電路，耦接至該多個處理電路， 其中該多個處理電路的其中之一用以產生第一操作指令，該第一操作指令指示存取該多個記憶體群組中的第一記憶體群組， 響應於第一狀態資訊，該指令發送電路用以根據該第一操作指令發送第一指令序列至該第一記憶體群組，以指示該第一記憶體群組執行存取操作， 其中該第一狀態資訊反映該第一記憶體群組的第一啟動狀態，該第一指令序列不包括控制指令序列，並且該控制指令序列用以啟動該第一記憶體群組。
  20. 如請求項19所述的記憶體控制電路單元，其中該第一啟動狀態包括該第一記憶體群組已被啟動之狀態。
  21. 如請求項19所述的記憶體控制電路單元，其中響應於第二狀態資訊，該指令發送電路更用以根據該第一操作指令發送第二指令序列至該第一記憶體群組，以指示該第一記憶體群組執行該存取操作， 其中該第二狀態資訊反映該第一記憶體群組的第二啟動狀態，並且該第二指令序列包括該控制指令序列。
  22. 如請求項21所述的記憶體控制電路單元，其中該第二啟動狀態包括該第一記憶體群組未被啟動之狀態。
  23. 如請求項21所述的記憶體控制電路單元，其中該第二指令序列更包括存取指令序列，該存取指令序列攜帶與該存取操作有關的指令資訊，並且該控制指令序列在該存取指令序列之前被傳送至該第一記憶體群組。
  24. 如請求項19所述的記憶體控制電路單元，其中該控制指令序列是用以將對應於該第一記憶體群組的晶片內終結電路調整至預定狀態。
  25. 如請求項19所述的記憶體控制電路單元，其中該第一操作指令包括群組識別資訊、該控制指令序列及存取指令序列，並且該群組識別資訊反映出該第一操作指令所指示存取的記憶體模組為該第一記憶體模組。
  26. 如請求項25所述的記憶體控制電路單元，其中響應於該第一狀態資訊，該指令發送電路根據該第一操作指令發送該第一指令序列至該第一記憶體群組的操作包括： 根據該群組識別資訊與該第一狀態資訊忽略該控制指令序列；以及 根據該存取指令序列發送該第一指令序列至該第一記憶體群組。
  27. 如請求項19所述的記憶體控制電路單元，其中響應於該第一狀態資訊，該指令發送電路根據該第一操作指令發送該第一指令序列至該第一記憶體群組的操作包括： 根據該第一操作指令更新對應於該第一記憶體模組的存取旗標； 比較對應於該第一記憶體模組的該存取旗標與對應於該第一記憶體模組的狀態旗標；以及 根據比較結果發送該第一指令序列至該第一記憶體群組。
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