TW202046113A - 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

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Abstract

資料寫入方法、記憶體控制電路單元及記憶體儲存裝置。所述方法包括：將第一資料以及第二資料寫入至第一實體抹除單元中。從第一實體抹除單元中複製第一資料至第二實體抹除單元；以及從第一實體抹除單元複製第二資料至第三實體抹除單元，其中第二實體抹除單元所屬的記憶體子模組不同於第三實體抹除單元所屬的記憶體子模組。

Description

資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種資料寫入方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組可以包括多個記憶體子模組。每個記憶體子模組具有多條字元線，並且每一條字元線上的記憶胞可形成多個用以儲存資料的實體頁面。同一條字元線上的記憶胞所形成的多個實體頁面又可稱為實體頁面組。
一般來說，若要同時寫入多個記憶體子模組，緩衝記憶體需要較多的空間儲存來自主機系統的資料。例如，若可複寫式非揮發性記憶體模組支援可同時地(或平行地)寫入三個記憶體子模組，則緩衝記憶體中需要有三個實體頁面組的大小的空間。當來自主機系統的資料寫滿緩衝記憶體中的三個實體頁面組的大小的空間時，記憶體管理電路會將來自主機系統的資料從緩衝記憶體同時地寫入三個記憶體子模組中。而假設要讀取該資料時，記憶體管理電路可以同時地(或平行地)從三個記憶體子模組中讀取該資料。然而，基於要同時地寫入多個記憶體子模組的原因，上述方式需要耗費較多的緩衝記憶體的空間。
本發明提供一種資料寫入方法、記憶體控制電路單元及記憶體儲存裝置，可以減少緩衝記憶體所需的空間，並且可以保留平行地讀取多個記憶體子模組中的資料的技術效果。
本發明提出一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組中的每一個記憶體子模組包括多個實體抹除單元，所述資料寫入方法包括：從一主機系統取得多個資料，並將所述多個資料暫存在一緩衝記憶體中；將暫存在所述緩衝記憶體中的所述多個資料中的一第一資料以及一第二資料寫入至所述多個記憶體子模組中的一第一實體抹除單元中；從所述第一實體抹除單元中複製所述第一資料至一第二實體抹除單元；以及從所述第一實體抹除單元複製所述第二資料至一第三實體抹除單元，其中所述第二實體抹除單元所屬的記憶體子模組不同於所述第三實體抹除單元所屬的記憶體子模組。
在本發明的一實施例中，所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述記憶體控制電路單元藉由所述多個通道平行地讀取所述多個記憶體子模組。
在本發明的一實施例中，在將暫存在所述緩衝記憶體中的所述多個資料中的所述第一資料以及所述第二資料寫入至所述多個記憶體子模組中的所述第一實體抹除單元中的步驟中，所述第一資料的寫入以及所述第二資料的寫入是在同一個寫入操作中完成。
在本發明的一實施例中，所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料。其中從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟包括：依序將所述第一子資料以及所述第二子資料分別寫入至所述第二實體抹除單元中的一第一實體頁面以及一第二實體頁面。其中從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的步驟包括：依序將所述第三子資料以及所述第四子資料分別寫入至所述第三實體抹除單元中的一第三實體頁面以及一第四實體頁面。其中在所述多個資料的順序中所述第一子資料以及所述第二子資料為連續，所述第二子資料以及所述第三子資料為連續，所述第三子資料以及所述第四子資料為連續。
在本發明的一實施例中，所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第五子資料以及一第六子資料，第二資料包括一第七子資料以及一第八子資料。其中從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟包括：依序將所述第五子資料以及所述第六子資料分別寫入至所述第二實體抹除單元中的一第五實體頁面以及一第六實體頁面。其中從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的步驟包括：依序將所述第七子資料以及所述第八子資料分別寫入至所述第三實體抹除單元中的一第七實體頁面以及一第八實體頁面。其中在所述多個資料的順序中所述第五子資料以及所述第七子資料為連續，所述第六子資料以及所述第七子資料為連續，所述第六子資料以及所述第八子資料為連續。
在本發明的一實施例中，所述方法更包括：使用一第一位元數值標記所述第一實體抹除單元中用以儲存所述第一資料以及所述第二資料的一第一實體頁面組；使用一第二位元數值標記所述第二實體抹除單元中用以儲存所述第一資料的一第二實體頁面組；以及使用所述第二位元數值標記所述第三實體抹除單元中用以儲存所述第二資料的一第三實體頁面組。
在本發明的一實施例中，當在執行一有效資料合併操作以及一平均磨損操作的至少其中之一時，執行從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟以及從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的步驟。
本發明提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組中的每一個記憶體子模組包括多個實體抹除單元，所述記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至一主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至所述記憶體介面。記憶體管理電路耦接至所述主機介面以及所述記憶體介面。所述記憶體管理電路用以執行下述運作：從主機系統取得多個資料，並將所述多個資料暫存在一緩衝記憶體中；將暫存在所述緩衝記憶體中的所述多個資料中的一第一資料以及一第二資料寫入至所述多個記憶體子模組中的一第一實體抹除單元中；從所述第一實體抹除單元中複製所述第一資料至一第二實體抹除單元；以及從所述第一實體抹除單元複製所述第二資料至一第三實體抹除單元，其中所述第二實體抹除單元所屬的記憶體子模組不同於所述第三實體抹除單元所屬的記憶體子模組。
在本發明的一實施例中，所述多個記憶體子模組分別通過多個通道連接所述記憶體管理電路，所述記憶體管理電路藉由所述多個通道平行地讀取所述多個記憶體子模組。
在本發明的一實施例中，在將暫存在所述緩衝記憶體中的所述多個資料中的所述第一資料以及所述第二資料寫入至所述多個記憶體子模組中的所述第一實體抹除單元中的運作中，所述第一資料的寫入以及所述第二資料的寫入是在同一個寫入操作中完成。
在本發明的一實施例中，所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料。其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中，所述記憶體管理電路更用以依序將所述第一子資料以及所述第二子資料分別寫入至所述第二實體抹除單元中的一第一實體頁面以及一第二實體頁面。其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中，所述記憶體管理電路更用以依序將所述第三子資料以及所述第四子資料分別寫入至所述第三實體抹除單元中的一第三實體頁面以及一第四實體頁面。其中在所述多個資料的順序中所述第一子資料以及所述第二子資料為連續，所述第二子資料以及所述第三子資料為連續，所述第三子資料以及所述第四子資料為連續。
在本發明的一實施例中，所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第五子資料以及一第六子資料，第二資料包括一第七子資料以及一第八子資料。其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中，所述記憶體管理電路更用以依序將所述第五子資料以及所述第六子資料分別寫入至所述第二實體抹除單元中的一第五實體頁面以及一第六實體頁面。其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中，所述記憶體管理電路更用以依序將所述第七子資料以及所述第八子資料分別寫入至所述第三實體抹除單元中的一第七實體頁面以及一第八實體頁面。其中在所述多個資料的順序中所述第五子資料以及所述第七子資料為連續，所述第六子資料以及所述第七子資料為連續，所述第六子資料以及所述第八子資料為連續。
在本發明的一實施例中，所述記憶體管理電路更用以使用一第一位元數值標記所述第一實體抹除單元中用以儲存所述第一資料以及所述第二資料的一第一實體頁面組。所述記憶體管理電路更用以使用一第二位元數值標記所述第二實體抹除單元中用以儲存所述第一資料的一第二實體頁面組。所述記憶體管理電路更用以使用所述第二位元數值標記所述第三實體抹除單元中用以儲存所述第二資料的一第三實體頁面組。
在本發明的一實施例中，當在執行一有效資料合併操作以及一平均磨損操作的至少其中之一時，所述記憶體管理電路更用以執行從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作以及從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作。
本發明提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至一主機系統。可複寫式非揮發性記憶體模組，包括多個記憶體子模組，所述多個記憶體子模組中的每一個記憶體子模組包括多個實體抹除單元。記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至所述記憶體控制電路單元。所述記憶體控制電路單元用以執行下述運作：從主機系統取得多個資料，並將所述多個資料暫存在一緩衝記憶體中；將暫存在所述緩衝記憶體中的所述多個資料中的一第一資料以及一第二資料寫入至所述多個記憶體子模組中的一第一實體抹除單元中；從所述第一實體抹除單元中複製所述第一資料至一第二實體抹除單元；以及從所述第一實體抹除單元複製所述第二資料至一第三實體抹除單元，其中所述第二實體抹除單元所屬的記憶體子模組不同於所述第三實體抹除單元所屬的記憶體子模組。
在本發明的一實施例中，所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述記憶體控制電路單元藉由所述多個通道平行地讀取所述多個記憶體子模組。
在本發明的一實施例中，在將暫存在所述緩衝記憶體中的所述多個資料中的所述第一資料以及所述第二資料寫入至所述多個記憶體子模組中的所述第一實體抹除單元中的運作中，所述第一資料的寫入以及所述第二資料的寫入是在同一個寫入操作中完成。
在本發明的一實施例中，所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料。其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中，所述記憶體控制電路單元更用以依序將所述第一子資料以及所述第二子資料分別寫入至所述第二實體抹除單元中的一第一實體頁面以及一第二實體頁面。其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中，所述記憶體控制電路單元更用以依序將所述第三子資料以及所述第四子資料分別寫入至所述第三實體抹除單元中的一第三實體頁面以及一第四實體頁面。其中在所述多個資料的順序中所述第一子資料以及所述第二子資料為連續，所述第二子資料以及所述第三子資料為連續，所述第三子資料以及所述第四子資料為連續。
在本發明的一實施例中，所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第五子資料以及一第六子資料，第二資料包括一第七子資料以及一第八子資料。其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中，所述記憶體控制電路單元更用以依序將所述第五子資料以及所述第六子資料分別寫入至所述第二實體抹除單元中的一第五實體頁面以及一第六實體頁面。其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中，所述記憶體控制電路單元更用以依序將所述第七子資料以及所述第八子資料分別寫入至所述第三實體抹除單元中的一第七實體頁面以及一第八實體頁面。其中在所述多個資料的順序中所述第五子資料以及所述第七子資料為連續，所述第六子資料以及所述第七子資料為連續，所述第六子資料以及所述第八子資料為連續。
在本發明的一實施例中，所述記憶體控制電路單元更用以使用一第一位元數值標記所述第一實體抹除單元中用以儲存所述第一資料以及所述第二資料的一第一實體頁面組。所述記憶體控制電路單元更用以使用一第二位元數值標記所述第二實體抹除單元中用以儲存所述第一資料的一第二實體頁面組。所述記憶體控制電路單元更用以使用所述第二位元數值標記所述第三實體抹除單元中用以儲存所述第二資料的一第三實體頁面組。
在本發明的一實施例中，當在執行一有效資料合併操作以及一平均磨損操作的至少其中之一時，所述記憶體控制電路單元更用以執行從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟以及從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作。
基於上述，本發明的資料寫入方法、記憶體控制電路單元及記憶體儲存裝置，可以減少緩衝記憶體所需的空間，並且可以保留平行地讀取多個記憶體子模組中的資料的技術效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是符合高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準，且相容於快速非揮發性記憶體(NVM express)介面標準。具體而言，快速非揮發性記憶體介面標準為一種主機系統與記憶體裝置之間通訊的協議，其定義了記憶體儲存裝置之控制器與主機系統之作業系統之間的暫存器介面、指令集與功能集，並藉由對記憶體儲存裝置的介面標準最佳化，來促進以PCIe介面為主的記憶體儲存裝置之資料存取速度與資料傳輸速率。然而，在另一範例實施例中，連接介面單元402亦可以是符合其他適合的標準。此外，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明第一範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組406包括第一記憶體子模組310、第二記憶體子模組320、第三記憶體子模組330與第四記憶體子模組340。例如，第一、第二、第三與第四記憶體子模組310、320、330與340分別地為記憶體晶粒(die)。第一記憶體子模組310具有實體抹除單元410(0)~410(N)。第二記憶體子模組320具有實體抹除單元420(0)~420(N)。第三記憶體子模組330具有實體抹除單元430(0)~430(N)。第四記憶體子模組340具有實體抹除單元440(0)~440(N)。
例如，第一、第二、第三與第四記憶體子模組310、320、330與340是分別地透過獨立的資料匯流排316、326、336與346耦接至記憶體控制電路單元404。基此，記憶體管理電路502可以平行(parallel)方式將資料透過資料匯流排316、326、336與346寫入至第一、第二、第三與第四記憶體子模組310、320、330與340。
然而，必須瞭解的是，在本發明另一範例實施例中，第一、第二、第三與第四記憶體子模組310、320、330與340亦可僅透過1個資料匯流排與記憶體控制電路單元404耦接。在此，記憶體管理電路502可以交錯(interleave)方式將資料透過單一資料匯流排寫入至第一、第二、第三與第四記憶體子模組310、320、330與340。
特別是，第一、第二、第三與第四記憶體子模組310、320、330與340可以分別包括多條字元線，而同一條字元線上的多個記憶胞會形成多個實體頁面，同一條字元線的多個實體頁面可以稱為實體頁面組。第一、第二、第三與第四記憶體子模組310、320、330與340的每一實體抹除單元分別具有複數個實體頁面，其中屬於同一個實體抹除單元之實體頁面可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體頁面所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體頁面、256個實體頁面或其他任意個實體頁面所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，實體頁面為寫入資料的最小單元。然而，必須瞭解的是，在本發明另一範例實施例中，寫入資料的最小單位亦可以是扇區(Sector)或其他大小。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，錯誤檢查與校正碼）。需注意的是，在另一範例實施例中，一個實體抹除單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。
值得一提的是，雖然本發明範例實施例是以包括四個記憶體子模組的可複寫式非揮發性記憶體模組406為例來描述。但本發明不限於此，在其他的實施例中，可複寫式非揮發性記憶體模組406也可以包含六、八或十個記憶體子模組。
需注意的是，一般來說，若要同時寫入多個記憶體子模組，緩衝記憶體510需要較多的空間儲存來自主機系統11的資料。例如，若可複寫式非揮發性記憶體模組406支援可同時地(或平行地)寫入四個記憶體子模組，則緩衝記憶體510中需要有四個實體頁面組的大小的空間。當來自主機系統11的資料寫滿緩衝記憶體510中四個實體頁面組的大小的空間時，記憶體管理電路502會將來自主機系統11的資料從緩衝記憶體510同時地寫入四個記憶體子模組中。而假設要讀取該資料時，記憶體管理電路502可以同時地(或平行地)從四個記憶體子模組中讀取該資料。然而，基於要同時地寫入多個記憶體子模組的原因，上述方式需要耗費較多的緩衝記憶體510的空間。
因此，本發明提出一種資料寫入方法，緩衝記憶體510僅需要較少的空間(例如，一個實體頁面組的大小)來暫存來自主機系統11的多個資料。在寫入可複寫式非揮發性記憶體模組406時，當來自主機系統11的資料寫滿緩衝記憶體510中一個實體頁面組的大小的空間時，記憶體管理電路502會將來自主機系統11的資料從緩衝記憶體510寫入一個記憶體子模組中。之後，假設要執行資料搬移操作(例如，有效資料合併操作或平均磨損操作)時，記憶體管理電路502會再將該些資料分散到多個不同的記憶體子模組中。當要讀取該些資料時，記憶體管理電路502即可以平行地(或同時地)從該些記憶體子模組中讀取該些資料。
圖7是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。
請參照圖7，在步驟S701中，記憶體管理電路502從主機系統11取得多個資料，並將所述多個資料暫存在緩衝記憶體510中。在步驟S703中，記憶體管理電路502將暫存在緩衝記憶體510中的前述多個資料中的第一資料以及第二資料寫入至多個記憶體子模組中的第一實體抹除單元中。當執行資料搬移操作時，在步驟S705中，記憶體管理電路502從第一實體抹除單元中複製第一資料至第二實體抹除單元。在步驟S707中，記憶體管理電路502從第一實體抹除單元複製第二資料至第三實體抹除單元。其中，第二實體抹除單元所屬的記憶體子模組不同於第三實體抹除單元所屬的記憶體子模組。
藉由本發明的資料寫入方法，可以減少緩衝記憶體510所需的空間，並且可以保留平行地讀取多個記憶體子模組中的資料的技術效果。
以下以更詳細的實施例來說明本案資料寫入方法的資料寫入過程。
[第一實施例]
圖8A至圖8B是根據本發明的第一實施例所繪示的資料寫入方法的範例的示意圖。
請參照圖8A至圖8B，在本範例實施例中，假設可複寫式非揮發性記憶體模組406是三維(Three-Dimension，3D)NAND型快閃記憶體模組，且可複寫式非揮發性記憶體模組406中的每一條字元線上的記憶胞可形成六個實體頁面，而同一個字元線上的六個實體頁面可以稱為實體頁面組。如圖8A與圖8B所示，可複寫式非揮發性記憶體模組406中例如可以包括屬於一第一記憶體子模組的字元線WL1以及字元線WL2、屬於第二記憶體子模組的字元線WL3以及屬於第三記憶體子模組的字元線WL4。字元線WL1上的記憶胞形成實體頁面P1(0)~P1(5)。字元線WL2上的記憶胞形成實體頁面P2(0)~P2(5)。字元線WL3上的記憶胞形成實體頁面P3(0)~P3(5)。字元線WL4上的記憶胞形成實體頁面P4(0)~P4(5)。在第一實施例中，字元線WL1亦稱為「第一字元線」，字元線WL3亦稱為「第二字元線」，字元線WL4亦稱為「第三字元線」。在本實施例中，實體頁面P1(0)~P1(5)與實體頁面P2(0)~P2(5)是屬於第一記憶體子模組中的一實體抹除單元(亦稱為，第一實體抹除單元)。實體頁面P3(0)~P3(5)是屬於第二記憶體子模組中的一實體抹除單元(亦稱為，第二實體抹除單元)。實體頁面P4(0)~P4(5)是屬於第三記憶體子模組中的一實體抹除單元(亦稱為，第三實體抹除單元)。
需說明的是，在此假設主機系統11要將多個連續資料寫入可複寫式非揮發性記憶體模組406中。所述多個資料包括第一資料以及第二資料。其中，第一資料包括子資料D0以及子資料D1，第二資料包括子資料D2以及子資料D3。也就是說，以子資料的角度來看，子資料的排列順序依序為子資料D0、子資料D1、子資料D2、子資料D3。在第一實施例中，子資料D0亦稱為「第一子資料」，子資料D1亦稱為「第二子資料」，子資料D2亦稱為「第三子資料」，子資料D3亦稱為「第四子資料」。此外，在本範例中，假設主機系統11還要將多個子資料D4~D11寫入可複寫式非揮發性記憶體模組406中。
在第一實施例中，假設緩衝記憶體510只有使用一個實體頁面組的大小來儲存來自主機系統11的資料。當記憶體管理電路502從主機系統11取得子資料D0~D5後，子資料D0~D5會先被暫存在緩衝記憶體510中。接著，記憶體管理電路502會從緩衝記憶體510取得子資料D0~D5，並在同一個寫入操作中將子資料D0~D5分別寫入至字元線WL1上的實體頁面P1(0)~P1(5)(亦稱為，第一對應實體頁面)。此外，假設記憶體管理電路502以類似於前述的方式，將子資料D6~D11分別寫入至字元線WL2上的實體頁面P2(0)~P2(5)。之後，記憶體管理電路502可以使用第一位元數值(例如，數值 “1”)標記字元線WL1上的實體頁面P1(0)~P1(5)所組成的實體頁面組(亦稱為，第一實體頁面組)以及字元線WL2上的實體頁面P2(0)~P2(5)所組成的實體頁面組。
之後，請同時參照圖8A與圖8B，當記憶體管理電路502欲執行資料搬移操作時，記憶體管理電路502例如可以根據上述的第一位元數值挑選字元線WL1的實體頁面組以及字元線WL2的實體頁面組。記憶體管理電路502會從字元線WL1中複製子資料D0以及子資料D1，並依序將子資料D0以及子資料D1分別寫入至字元線WL3上的實體頁面P3(0)以及實體頁面P3(1)。此外，記憶體管理電路502還會從字元線WL1中複製子資料D2以及子資料D3，並依序將子資料D2以及子資料D3分別寫入至字元線WL4上的實體頁面P4(0)以及實體頁面P4(1)。在第一實施例中，實體頁面P3(0)亦稱為「第一實體頁面」。實體頁面P3(1)亦稱為「第二實體頁面」。實體頁面P4(0)亦稱為「第三實體頁面」。實體頁面P4(1)亦稱為「第四實體頁面」。
類似地，在執行資料搬移操作時，記憶體管理電路502還會從字元線WL1中複製子資料D4以及子資料D5，並依序將子資料D4以及子資料D5分別寫入至字元線WL3上的實體頁面P3(2)以及實體頁面P3(3)。記憶體管理電路502還會從字元線WL2中複製子資料D6以及子資料D7，並依序將子資料D6以及子資料D7分別寫入至字元線WL4上的實體頁面P4(2)以及實體頁面P4(3)。記憶體管理電路502還會從字元線WL2中複製子資料D8以及子資料D9，並依序將子資料D8以及子資料D9分別寫入至字元線WL3上的實體頁面P3(4)以及實體頁面P3(5)。記憶體管理電路502還會從字元線WL2中複製子資料D10以及子資料D11，並依序將子資料D10以及子資料D11分別寫入至字元線WL4上的實體頁面P4(4)以及實體頁面P4(5)。
之後，記憶體管理電路502可以使用第二位元數值(例如，數值 “0”)標記字元線WL3上的實體頁面P3(0)~P3(5)所組成的實體頁面組(亦稱為，第二實體頁面組)以及字元線WL4上的實體頁面P4(0)~P4(5)所組成的實體頁面組(亦稱為，第三實體頁面組)。在本範例中，字元線WL3中用於寫入第一資料(即，子資料D0與子資料D1)的實體頁面P3(0)與實體頁面P3(1)可以統稱為「第二對應實體頁面」。字元線WL4中用於寫入第二資料(即，子資料D2與子資料D3)的實體頁面P4(0)與實體頁面P4(1)可以統稱為「第三對應實體頁面」。
之後，假設記憶體管理電路502要讀取子資料D0~D3時，記憶體管理電路502可以平行地讀取位在不同記憶體子模組中的實體頁面P3(0)~P3(1)以及實體頁面P4(0)~P4(1)以獲得子資料D0~D3。
[第二實施例]
圖9是根據本發明的第二實施例所繪示的資料寫入方法的範例的示意圖。
請同時參照圖8A與圖9，在本範例實施例中，類似於前述第一實施例的描述，假設主機系統11要將多個連續資料寫入可複寫式非揮發性記憶體模組406中。所述多個資料包括第一資料以及第二資料。其中，第一資料包括子資料D0以及子資料D2，第二資料包括子資料D1以及子資料D3。以子資料的角度來看，子資料的排列順序依序為子資料D0、子資料D1、子資料D2、子資料D3。在第二實施例中，子資料D0亦稱為「第五子資料」，子資料D1亦稱為「第七子資料」，子資料D2亦稱為「第六子資料」，子資料D3亦稱為「第八子資料」。此外，在本範例中，假設主機系統11還要將多個子資料D4~D11寫入可複寫式非揮發性記憶體模組406中。在本實施例中，實體頁面P1(0)~P1(5)與實體頁面P2(0)~P2(5)是屬於第一記憶體子模組中的一實體抹除單元(亦稱為，第一實體抹除單元)。實體頁面P3(0)~P3(5)是屬於第二記憶體子模組中的一實體抹除單元(亦稱為，第二實體抹除單元)。實體頁面P4(0)~P4(5)是屬於第三記憶體子模組中的一實體抹除單元(亦稱為，第三實體抹除單元)。
在第二實施例中，假設緩衝記憶體510只有使用一個實體頁面組的大小來儲存來自主機系統11的資料。當記憶體管理電路502從主機系統11取得子資料D0~D5後，子資料D0~D5會先被暫存在緩衝記憶體510中。接著，記憶體管理電路502會從緩衝記憶體510取得子資料D0~D5，並在同一個寫入操作中將子資料D0~D5分別寫入至字元線WL1上的實體頁面P1(0)~P1(5)(亦稱為，第一對應實體頁面)。此外，假設記憶體管理電路502以類似於前述的方式，將子資料D6~D11分別寫入至字元線WL2上的實體頁面P2(0)~P2(5)。之後，記憶體管理電路502可以使用第一位元數值(例如，數值 “1”)標記字元線WL1上的實體頁面P1(0)~P1(5)所組成的實體頁面組(亦稱為，第一實體頁面組)以及字元線WL2上的實體頁面P2(0)~P2(5)所組成的實體頁面組。
之後，請同時參照圖8A與圖9，當記憶體管理電路502欲執行資料搬移操作時，記憶體管理電路502例如可以根據上述的第一位元數值挑選字元線WL1的實體頁面組以及字元線WL2的實體頁面組。記憶體管理電路502會從字元線WL1中複製子資料D0以及子資料D2，並依序將子資料D0以及子資料D2分別寫入至字元線WL3上的實體頁面P3(0)以及實體頁面P3(1)。此外，記憶體管理電路502還會從字元線WL1中複製子資料D1以及子資料D3，並依序將子資料D1以及子資料D3分別寫入至字元線WL4上的實體頁面P4(0)以及實體頁面P4(1)。在第二實施例中，實體頁面P3(0)亦稱為「第五實體頁面」。實體頁面P3(1)亦稱為「第六實體頁面」。實體頁面P4(0)亦稱為「第七實體頁面」。實體頁面P4(1)亦稱為「第八實體頁面」。
類似地，在執行資料搬移操作時，記憶體管理電路502還會從字元線WL1與字元線WL2中複製子資料D4以及子資料D6，並依序將子資料D4以及子資料D6分別寫入至字元線WL3上的實體頁面P3(2)以及實體頁面P3(3)。記憶體管理電路502還會從字元線WL1與字元線WL2中複製子資料D5以及子資料D7，並依序將子資料D5以及子資料D7分別寫入至字元線WL4上的實體頁面P4(2)以及實體頁面P4(3)。記憶體管理電路502還會從字元線WL2中複製子資料D8以及子資料D10，並依序將子資料D8以及子資料D10分別寫入至字元線WL3上的實體頁面P3(4)以及實體頁面P3(5)。記憶體管理電路502還會從字元線WL2中複製子資料D9以及子資料D11，並依序將子資料D9以及子資料D11分別寫入至字元線WL4上的實體頁面P4(4)以及實體頁面P4(5)。
之後，記憶體管理電路502可以使用第二位元數值(例如，數值 “0”)標記字元線WL3上的實體頁面P3(0)~P3(5)所組成的實體頁面組(亦稱為，第二實體頁面組)以及字元線WL4上的實體頁面P4(0)~P4(5)所組成的實體頁面組(亦稱為，第三實體頁面組)。在本範例中，字元線WL3中用於寫入第一資料(即，子資料D0與子資料D2)的實體頁面P3(0)與實體頁面P3(1)可以統稱為「第二對應實體頁面」。字元線WL4中用於寫入第二資料(即，子資料D1與子資料D3)的實體頁面P4(0)與實體頁面P4(1)可以統稱為「第三對應實體頁面」。
之後，假設記憶體管理電路502要讀取子資料D0~D3時，記憶體管理電路502可以平行地讀取位在不同記憶體子模組中的實體頁面P3(0)~P3(1)以及實體頁面P4(0)~P4(1)以獲得子資料D0~D3。
綜上所述，本發明的資料寫入方法、記憶體控制電路單元及記憶體儲存裝置，可以減少緩衝記憶體所需的空間，並且可以保留平行地讀取多個記憶體子模組中的資料的技術效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
30、10:記憶體儲存裝置 31、11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 310:第一記憶體子模組 320:第二記憶體子模組 330:第三記憶體子模組 340:第四記憶體子模組 316、326、336、346:資料匯流排 410(0)~410(N)、420(0)~420(N)、430(0)~430(N)、440(0)~440(N):實體抹除單元 S701:從主機系統取得多個資料，並將所述多個資料暫存在緩衝記憶體中的步驟 S703:將暫存在緩衝記憶體中的前述多個資料中的第一資料以及第二資料寫入至多個記憶體子模組中的第一實體抹除單元中的步驟 S705:從第一實體抹除單元中複製第一資料至第二實體抹除單元的步驟 S707:從第一實體抹除單元複製第二資料至第三實體抹除單元的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明第一範例實施例所繪示之可複寫式非揮發性記憶體模組的概要方塊圖。 圖7是根據本發明的一範例實施例所繪示的資料寫入方法的流程圖。 圖8A至圖8B是根據本發明的第一實施例所繪示的資料寫入方法的範例的示意圖。 圖9是根據本發明的第二實施例所繪示的資料寫入方法的範例的示意圖。
S701:從主機系統取得多個資料，並將所述多個資料暫存在緩衝記憶體中的步驟
S703:將暫存在緩衝記憶體中的前述多個資料中的第一資料以及第二資料寫入至多個記憶體子模組中的第一實體抹除單元中的步驟
S705:從第一實體抹除單元中複製第一資料至第二實體抹除單元的步驟
S707:從第一實體抹除單元複製第二資料至第三實體抹除單元的步驟

Claims (21)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組中的每一個記憶體子模組包括多個實體抹除單元，所述資料寫入方法包括： 從一主機系統取得多個資料，並將所述多個資料暫存在一緩衝記憶體中； 將暫存在所述緩衝記憶體中的所述多個資料中的一第一資料以及一第二資料寫入至所述多個記憶體子模組中的一第一實體抹除單元中； 從所述第一實體抹除單元中複製所述第一資料至一第二實體抹除單元；以及 從所述第一實體抹除單元複製所述第二資料至一第三實體抹除單元， 其中所述第二實體抹除單元所屬的記憶體子模組不同於所述第三實體抹除單元所屬的記憶體子模組。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述記憶體控制電路單元藉由所述多個通道平行地讀取所述多個記憶體子模組。
  3. 如申請專利範圍第1項所述的資料寫入方法，其中在將暫存在所述緩衝記憶體中的所述多個資料中的所述第一資料以及所述第二資料寫入至所述多個記憶體子模組中的所述第一實體抹除單元中的步驟中， 所述第一資料的寫入以及所述第二資料的寫入是在同一個寫入操作中完成。
  4. 如申請專利範圍第1項所述的資料寫入方法，其中所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料， 其中從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟包括： 依序將所述第一子資料以及所述第二子資料分別寫入至所述第二實體抹除單元中的一第一實體頁面以及一第二實體頁面， 其中從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的步驟包括： 依序將所述第三子資料以及所述第四子資料分別寫入至所述第三實體抹除單元中的一第三實體頁面以及一第四實體頁面， 其中在所述多個資料的順序中所述第一子資料以及所述第二子資料為連續，所述第二子資料以及所述第三子資料為連續，所述第三子資料以及所述第四子資料為連續。
  5. 如申請專利範圍第1項所述的資料寫入方法，其中所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第五子資料以及一第六子資料，第二資料包括一第七子資料以及一第八子資料， 其中從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟包括： 依序將所述第五子資料以及所述第六子資料分別寫入至所述第二實體抹除單元中的一第五實體頁面以及一第六實體頁面， 其中從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的步驟包括： 依序將所述第七子資料以及所述第八子資料分別寫入至所述第三實體抹除單元中的一第七實體頁面以及一第八實體頁面， 其中在所述多個資料的順序中所述第五子資料以及所述第七子資料為連續，所述第六子資料以及所述第七子資料為連續，所述第六子資料以及所述第八子資料為連續。
  6. 如申請專利範圍第1項所述的資料寫入方法，更包括： 使用一第一位元數值標記所述第一實體抹除單元中用以儲存所述第一資料以及所述第二資料的一第一實體頁面組； 使用一第二位元數值標記所述第二實體抹除單元中用以儲存所述第一資料的一第二實體頁面組；以及 使用所述第二位元數值標記所述第三實體抹除單元中用以儲存所述第二資料的一第三實體頁面組。
  7. 如申請專利範圍第1項所述的資料寫入方法，更包括： 當在執行一有效資料合併操作以及一平均磨損操作的至少其中之一時，執行從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟以及從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的步驟。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組包括多個記憶體子模組，所述多個記憶體子模組中的每一個記憶體子模組包括多個實體抹除單元，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至所述記憶體介面； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以從所述主機系統取得多個資料，並將所述多個資料暫存在一緩衝記憶體中， 其中所述記憶體管理電路更用以將暫存在所述緩衝記憶體中的所述多個資料中的一第一資料以及一第二資料寫入至所述多個記憶體子模組中的一第一實體抹除單元中， 其中所述記憶體管理電路更用以從所述第一實體抹除單元中複製所述第一資料至一第二實體抹除單元， 其中所述記憶體管理電路更用以從所述第一實體抹除單元複製所述第二資料至一第三實體抹除單元， 其中所述第二實體抹除單元所屬的記憶體子模組不同於所述第三實體抹除單元所屬的記憶體子模組。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述多個記憶體子模組分別通過多個通道連接所述記憶體管理電路，所述記憶體管理電路藉由所述多個通道平行地讀取所述多個記憶體子模組。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在將暫存在所述緩衝記憶體中的所述多個資料中的所述第一資料以及所述第二資料寫入至所述多個記憶體子模組中的所述第一實體抹除單元中的運作中， 所述第一資料的寫入以及所述第二資料的寫入是在同一個寫入操作中完成。
  11. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料， 其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中， 所述記憶體管理電路更用以依序將所述第一子資料以及所述第二子資料分別寫入至所述第二實體抹除單元中的一第一實體頁面以及一第二實體頁面， 其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中， 所述記憶體管理電路更用以依序將所述第三子資料以及所述第四子資料分別寫入至所述第三實體抹除單元中的一第三實體頁面以及一第四實體頁面， 其中在所述多個資料的順序中所述第一子資料以及所述第二子資料為連續，所述第二子資料以及所述第三子資料為連續，所述第三子資料以及所述第四子資料為連續。
  12. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第五子資料以及一第六子資料，第二資料包括一第七子資料以及一第八子資料， 其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中， 所述記憶體管理電路更用以依序將所述第五子資料以及所述第六子資料分別寫入至所述第二實體抹除單元中的一第五實體頁面以及一第六實體頁面， 其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中， 所述記憶體管理電路更用以依序將所述第七子資料以及所述第八子資料分別寫入至所述第三實體抹除單元中的一第七實體頁面以及一第八實體頁面， 其中在所述多個資料的順序中所述第五子資料以及所述第七子資料為連續，所述第六子資料以及所述第七子資料為連續，所述第六子資料以及所述第八子資料為連續。
  13. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 所述記憶體管理電路更用以使用一第一位元數值標記所述第一實體抹除單元中用以儲存所述第一資料以及所述第二資料的一第一實體頁面組， 所述記憶體管理電路更用以使用一第二位元數值標記所述第二實體抹除單元中用以儲存所述第一資料的一第二實體頁面組， 所述記憶體管理電路更用以使用所述第二位元數值標記所述第三實體抹除單元中用以儲存所述第二資料的一第三實體頁面組。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中 當在執行一有效資料合併操作以及一平均磨損操作的至少其中之一時，所述記憶體管理電路更用以執行從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作以及從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個記憶體子模組，所述多個記憶體子模組中的每一個記憶體子模組包括多個實體抹除單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組，且所述多個記憶體子模組分別耦接至所述記憶體控制電路單元， 其中所述記憶體控制電路單元用以從所述主機系統取得多個資料，並將所述多個資料暫存在一緩衝記憶體中； 其中所述記憶體控制電路單元更用以將暫存在所述緩衝記憶體中的所述多個資料中的一第一資料以及一第二資料寫入至所述多個記憶體子模組中的一第一實體抹除單元中； 其中所述記憶體控制電路單元更用以從所述第一實體抹除單元中複製所述第一資料至一第二實體抹除單元； 其中所述記憶體控制電路單元更用以從所述第一實體抹除單元複製所述第二資料至一第三實體抹除單元； 其中所述第二實體抹除單元所屬的記憶體子模組不同於所述第三實體抹除單元所屬的記憶體子模組。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述多個記憶體子模組分別通過多個通道連接一記憶體控制電路單元，所述記憶體控制電路單元藉由所述多個通道平行地讀取所述多個記憶體子模組。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在將暫存在所述緩衝記憶體中的所述多個資料中的所述第一資料以及所述第二資料寫入至所述多個記憶體子模組中的所述第一實體抹除單元中的運作中， 所述第一資料的寫入以及所述第二資料的寫入是在同一個寫入操作中完成。
  18. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第一子資料以及一第二子資料，第二資料包括一第三子資料以及一第四子資料， 其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中， 所述記憶體控制電路單元更用以依序將所述第一子資料以及所述第二子資料分別寫入至所述第二實體抹除單元中的一第一實體頁面以及一第二實體頁面， 其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中， 所述記憶體控制電路單元更用以依序將所述第三子資料以及所述第四子資料分別寫入至所述第三實體抹除單元中的一第三實體頁面以及一第四實體頁面， 其中在所述多個資料的順序中所述第一子資料以及所述第二子資料為連續，所述第二子資料以及所述第三子資料為連續，所述第三子資料以及所述第四子資料為連續。
  19. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述多個資料在所述主機系統中是根據一順序被排列，所述第一資料包括一第五子資料以及一第六子資料，第二資料包括一第七子資料以及一第八子資料， 其中在從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的運作中， 所述記憶體控制電路單元更用以依序將所述第五子資料以及所述第六子資料分別寫入至所述第二實體抹除單元中的一第五實體頁面以及一第六實體頁面， 其中在從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作中， 所述記憶體控制電路單元更用以依序將所述第七子資料以及所述第八子資料分別寫入至所述第三實體抹除單元中的一第七實體頁面以及一第八實體頁面， 其中在所述多個資料的順序中所述第五子資料以及所述第七子資料為連續，所述第六子資料以及所述第七子資料為連續，所述第六子資料以及所述第八子資料為連續。
  20. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元更用以使用一第一位元數值標記所述第一實體抹除單元中用以儲存所述第一資料以及所述第二資料的一第一實體頁面組， 所述記憶體控制電路單元更用以使用一第二位元數值標記所述第二實體抹除單元中用以儲存所述第一資料的一第二實體頁面組，以及 所述記憶體控制電路單元更用以使用所述第二位元數值標記所述第三實體抹除單元中用以儲存所述第二資料的一第三實體頁面組。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中 當在執行一有效資料合併操作以及一平均磨損操作的至少其中之一時，所述記憶體控制電路單元更用以執行從所述第一實體抹除單元中複製所述第一資料至所述第二實體抹除單元的步驟以及從所述第一實體抹除單元複製所述第二資料至所述第三實體抹除單元的運作。
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