TW202329396A - 半導體裝置 - Google Patents

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semiconductor
epitaxial
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nanostructures
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姆魯尼爾 阿必吉斯 卡迪爾巴德
哈維 馬
張惠政
林耕竹
陳維寧
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置包括：第一類型的第一電晶體裝置，其包括第一奈米結構、第一對源極/汲極結構及在第一奈米結構上的第一閘極電極；形成在第一電晶體裝置上方的第二類型的第二電晶體裝置，其包括在第一奈米結構上方的第二奈米結構、在第一對源極/汲極結構上方的第二對源極/汲極結構、及在第二奈米結構上及第一奈米結構上方的第二閘極電極；在第一奈米結構及第二奈米結構之間的第一隔離結構；與第一對源極/汲極結構的頂表面接觸的第二隔離結構；以及第二隔離結構及第二對源極/汲極結構之間的晶種層。

Description

半導體裝置
本發明實施例是關於一種半導體結構，特別是關於一種具有磊晶結構的堆疊的半導體裝置。
隨著半導體技術的進步，對更高存儲容量、更快處理系統、更高性能、及更低成本的需求不斷增加。為了滿足這些需求，半導體行業不斷縮減半導體裝置的尺寸，並引入了三維電晶體，例如全繞式 （gate-all-around, GAA） 場效電晶體及鰭式場效電晶體 （fin field effect transistors, finFETs）。
本發明實施例提供一種半導體裝置，包括：第一類型的第一電晶體裝置，包括：第一複數個奈米結構；第一對源極/汲極結構；及第一閘極電極，位於第一複數個奈米結構上；第二類型的第二電晶體裝置，形成在第一電晶體裝置上方，第二電晶體裝置，包括：第二複數個奈米結構，位於第一複數個奈米結構上方；第二對源極/汲極結構，位於第一對源極/汲極結構上方；及第二閘極電極，位於第二複數個奈米結構上及第一複數個奈米結構上方；第一隔離結構，位於第一複數個奈米結構及第二複數個奈米結構之間；第二隔離結構，接觸第一對源極/汲極結構的頂表面；及晶種層，位於第二隔離結構及第二對源極/汲極結構之間。
本發明實施例提供一種半導體結構，包括：第一電晶體裝置，包括：第一複數個奈米結構；第一閘極介電層，環繞第一複數個奈米結構中的每個奈米結構；第一閘極電極，設置在第一閘介電層上及第一複數個奈米結構上；及第一源極/汲極區，接觸第一複數個奈米結構，第一源極/汲極區包括第一底表面及第一頂表面；隔離層，包括第二底表面及第二頂表面，其中第二底表面接觸第一頂表面；晶種層，包括第三底表面及第三頂表面，其中第三底表面接觸第二頂表面；及第二電晶體裝置，包括：第二複數個奈米結構；第二閘極介電層；第二閘極電極，設置在第二閘極介電層上及第二複數個奈米結構上；及第二源極/汲極區，接觸第二複數個奈米結構，第二源極/汲極區包括第四底表面及第四頂表面，其中第四底表面接觸第三頂表面。
本發明實施例提供一種半導體結構的形成方法，包括：形成第一複數個半導體層在基板上；形成第一隔離層在第一複數個半導體層上；形成第二複數個半導體層在第一複數個半導體層上；移除第一隔離層的部分以及第一複數個半導體層及第二複數個半導體層的部分，其中第一複數個半導體層及第二複數個半導體層的剩餘部分分別形成第一複數個奈米結構及第二複數個奈米結構；形成第一源極/汲極結構，接觸第一複數個奈米結構；沉積第二隔離層在第一源極/汲極結構上；沉積晶種層在第二隔離層上；及使用晶種層形成第二源極/汲極結構；其中第二源極/汲極結構接觸第二複數個奈米結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件及其設置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以定義本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及∕或設置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或製程中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
如本文所用，縮寫字“FET”是指場效電晶體。 FET 的一示例是金屬氧化物半導體場效電晶體 （metal oxide semiconductor field effect transistor, MOSFET）。 MOSFETs可例如為（i）在例如半導體晶片的基板的平面表面中及上構建的平面結構、或（ii）用垂直結構構建的平面結構。
術語“FinFET”是指形成在鰭片上方的 FET，鰭片相對於晶片的平面表面垂直地定向。
“S/D”是指形成FET的兩個端子的源極及/或汲極接面（junctions）。
在本文中，“垂直”一詞是指標稱上（nominal）垂直於基板的表面。
此處所使用的用語「標稱上的（nominal）」，表示在產品或製程的設計階段期間所設定之組件或製程步驟的特徵或參數之期望值或目標值，以及高於及/或低於此期望值之數值範圍。此數值範圍一般是由製造製程或容許差度的所造成的微小變化。
如本文所用的用語“約”及“實質上”表示可基於與主題半導體裝置相關聯的特定技術節點而變化的一給定量的數值。在一些實施例中，基於特定的技術節點，用語“約”及“實質上地”可表示一給定量的數值在目標值之5%的範圍（例如，目標值的±1%，±2%，±3%，±4 %及±5%）、10%的範圍、20%的範圍等。
術語“垂直方向”及“水平方向”分別是指如本文附圖中所繪示的z方向及x方向。
本揭露提供了在半導體裝置中及/或在積體電路（integrated circuit, IC）中的例示性場效電晶體 （field effective transistor, FET） 裝置（例如，全繞式 （gate-all-around, GAA）FETs、鰭式FET（fin-type FET, finFETs）、水平或垂直GAA finFETs、或平面FETs）、及製造其的例示性方法。
在半導體裝置中實施磊晶成長材料，以提高裝置速度並降低裝置功耗。舉例而言，由摻雜的磊晶材料所形成的電晶體裝置的源極/汲極端子可提供一些優點，例如增強的載流子遷移率及改善的裝置性能。可通過使用晶種層磊晶地設置結晶材料來形成磊晶源極/汲極端子。隨著半導體行業不斷縮減半導體裝置的尺寸，所有裝置級別的電路複雜性都在增加。舉例而言，在5 nm技術節點或3 nm技術節點之後，增加的源極/汲極穿隧（tunneling）會增加漏電流。短通道效應也可能為設備故障的原因之一。實現奈米結構的半導體裝置是克服短通道效應的潛在候選者，上述奈米結構例如奈米線。其中GAA電晶體裝置可降低短通道效應，提高載流子遷移率，進而提高裝置性能。然而，進一步增加裝置密度變得越來越具有挑戰性。舉例而言，具有減少的表面積的源極/汲極接觸件會導致接觸電阻增加，這會影響裝置性能並降低裝置良率。此外，在閘極結構之間的高深寬比開口中所形成的磊晶結構也會導致裝置缺陷，例如空孔（voids）。
本揭露中的各種實施例描述了用於形成具有改善的裝置密度、及源極/汲極磊晶品質、以及降低的源極/汲極接觸電阻的堆疊的半導體裝置的方法。堆疊的半導體裝置可包括堆疊在下層半導體裝置（例如，p型GAAFET裝置）之上的上層半導體裝置（例如，n型GAAFET裝置）。在一些實施例中，p型FET裝置可堆疊在n型FET裝置上方。在一些實施例中，GAAFETs可實現具有在鄰近奈米結構之間形成間隔物及閘極結構的奈米結構，上述奈米結構例如奈米線及奈米片。在第一類型及第二類型的半導體裝置之間形成隔離結構以提供實體及電性阻障，以減少裝置之間的串音（cross-talk）。用於上層半導體裝置的多層磊晶源極/汲極形成製程可包括在隔離結構上形成一個或多個晶種層並進行磊晶成長，以減少缺陷並防止短通道效應。在晶種層上設置額外的磊晶材料，直到形成源極/汲極結構的塊體。在一些實施例中，下層半導體裝置可包括多層磊晶源極/汲極結構。本文所述之堆疊的半導體裝置及多層磊晶源極/汲極結構提供了可提高裝置性能、可靠性及產率的各種優點。優點可包括但不限於減少源極/汲極接觸電阻及減少缺陷等。本文所述的實施例使用GAAFETs作為示例並且可應用於其他半導體結構，例如finFETs。此外，本文所描述的實施例可用於各種技術節點，例如14nm、7nm、5nm、3nm、2nm、及其他技術節點。
第1圖係根據一些實施例，係用於製造併入多層磊晶源極/汲極結構的堆疊的半導體裝置的方法100的流程圖。為了說明的目的，第1圖所繪示的操作將參照如第2A圖至第2C圖、第3A圖、第3B圖、及第4圖至第16圖所示之製造半導體裝置200的例示性製造製程來描述。操作可根據特定的應用程序以不同的順序進行或不進行。應注意的是，方法100可能不會產生完整的半導體裝置。因此，可理解的是，可在方法100之前、期間、及之後提供額外的製程，並且在本文中可能僅簡要描述一些其他製程。
參照第1圖，根據一些實施例，在操作105中，半導體層形成在基板的鰭片結構上。舉例而言，如參照第2A圖至第2C圖所示的半導體裝置200所描述的，下層堆疊108A及上層堆疊108B可形成在鰭片108上。第2B圖是從A-A線看第2A圖中的結構的剖面圖，第2C圖是從B-B線看第2A圖中的結構的剖面圖。
基板106可為半導體材料，例如矽。在一些實施例中，基板106包括晶體矽基板（例如，晶片）。在一些實施例中，基板106包括（i）元素半導體，例如鍺；（ii）化合物半導體，包含碳化矽（silicon carbide, SiC）、砷化鎵（gallium arsenide, GaAs）、磷化鎵（gallium phosphide, GaP）、磷化銦（indium phosphide, InP）、砷化銦（indium arsenide, InAs）及/或銻化銦（indium antimonide, InSb）；（iii）合金半導體，包括碳化矽鍺（silicon germanium carbide）、矽鍺（silicon germanium, SiGe）、磷砷化鎵（gallium arsenide phosphide, GaAsP）、磷化鎵銦（gallium indium phosphide, GaInP）、砷化鎵銦（gallium indium arsenide, GaInAs）、磷砷化鎵銦（gallium indium arsenide phosphide, GaInAsP）、砷化鋁銦（aluminum indium arsenide, AlInAs）及/或砷化鋁鎵（aluminum gallium arsenide, AlGaAs）；（iv）其組合。再者，可根據設計要求（例如，p型基板或n型基板）來摻雜基板106。在一些實施例中，基板106可摻雜有p型摻質（例如，硼、銦、鋁或鎵）或n型摻質（例如，磷或砷）。
鰭片108沿著x軸延伸。鰭片108可為基板106的一部分並且可包括與基板106相似的材料。鰭片108可由基板106的光學微影圖案化及蝕刻所形成。
下層堆疊108A及上層堆疊108B可各自包括半導體層的堆疊。取決於所形成的半導體裝置的類型，可隨後處理每個半導體層以在隨後形成的閘極結構下方形成通道區。下層堆疊108A可包括以交替設置堆疊的第一組半導體層122及第二組半導體層124。每個半導體層122及124可在其下層上磊晶成長並且可包括彼此不同的半導體材料。在一些實施例中，半導體層122及124可包括與基板106相似或不同的半導體材料。在一些實施例中，半導體層122及124可包括具有彼此不同的氧化速率及/或蝕刻選擇性的半導體材料。在一些實施例中，每個半導體層122可由矽所形成並且每個半導體層124可由矽鍺（silicon germanium, SiGe）所形成。在一些實施例中，半導體層122可由矽鍺所形成並且半導體層124可由矽所形成。半導體層122及/或半導體層124可為未摻雜的、或者可在其的磊晶成長製程期間原位摻雜使用（i）p型摻質，例如硼、銦及鎵；及/或 （ii） n 型摻質，例如磷及砷。對於 p 型原位摻雜，可使用 p 型摻雜前驅物，例如二硼烷（diborane, B 2H 6）、三氟化硼 （boron trifluoride, BF 3） 及任何其他 p 型摻雜前驅物。對於n型原位摻雜，可使用n型摻雜前驅物，例如磷化氫（phosphine, PH 3）、砷化氫（arsine, AsH 3）及任何其他n型摻雜前驅物。如第2A圖至第2C圖所示，儘管每個半導體層122及半導體層124具有四個層，半導體裝置200可具有任何合適數量的半導體層122及半導體層124。上層堆疊108B可包括分別類似於半導體層122及124的半導體層142及144。舉例而言，上層堆疊108B可使用與下層堆疊108A類似的材料來形成。在一些實施例中，上層堆疊108B可使用不同的材料來形成。舉例而言，半導體層124及144可由矽鍺材料所形成並且具有不同的鍺原子濃度。在一些實施例中，半導體層122及144可由不同的材料所形成。
隔離結構134可形成在下層堆疊108A及上層堆疊108B之間。在一些實施例中，隔離結構134可由低k介電材料（例如，具有介電常數低於約3.9的介電材料）或任何合適的介電材料所形成。舉例而言，隔離結構134可由氧化矽所形成。隔離結構134可使用合適的沉積方法來形成，例如低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）及電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition, PECVD）。
形成下層堆疊108A及上層堆疊108B可包括在基板106上形成用於半導體層122及124的材料堆疊，沉積用於隔離結構134的隔離材料，形成用於半導體層142及144的另一材料堆疊，並穿過形成在材料堆疊上的圖案化的硬遮罩層136蝕刻基板106的一部分及材料堆疊。在一些實施例中，硬遮罩層136可使用例如LPCVD或PECVD沉積方法並由氮化矽來形成。材料堆疊的蝕刻可包括乾式蝕刻、濕式蝕刻製程、或其組合。在一些實施例中，可在形成下層堆疊108A及上層堆疊108B之後移除硬遮罩層136。
參照第1圖，根據一些實施例，在操作110中，犧牲閘極結構形成在基板上並且半導體層被蝕刻。參照第3A圖及第3B圖，具有第一保護襯層138A及第二保護襯層138B及絕緣層138C的STI區138可形成在基板106上。第3B圖是從C-C線看第3A圖中的半導體裝置200的剖面圖。在一些實施例中，在形成STI區138之前移除硬遮罩層136。形成STI區138可包括（i）在第2A圖的結構上沉積用於第一保護襯層138A的氮化物材料層（未示出） ，（ii）在氮化物材料層上沉積用於第二保護襯層138B的氧化物材料層（未示出），（iii）在氧化物材料層上沉積用於絕緣層138C的絕緣材料層，（iv）退火用於絕緣層138C的絕緣材料層，（v）化學機械拋光（chemical mechanical polishing, CMP）氮化物及氧化物材料層以及絕緣材料的退火層，以及（vi）回蝕刻拋光的結構以形成第3A圖的結構。可使用用於沉積氧化物及氮化物材料的合適製程來沉積氮化物及氧化物材料層，上述合適製程例如ALD及CVD。這些氧化物及氮化物材料層可防止在用於絕緣層138C的絕緣材料的沉積及退火期間下層堆疊108A的側壁的氧化。在一些實施例中，用於絕緣層138C的絕緣材料層可包括氧化矽（silicon oxide）、氮化矽（silicon nitride）、氮氧化矽（silicon oxynitride, SiON）、氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）或低k介電材料。在一些實施例中，可使用CVD製程、高密度電漿（high-density-plasma, HDP） CVD製程、使用矽烷（silane, SiH 4）及氧（oxygen, O 2）作為反應前驅物來沉積絕緣材料層。在一些實施例中，絕緣材料層可使用亞大氣壓CVD（sub-atmospheric CVD, SACVD）製程或高深寬比製程（high aspect-ratio process, HARP）來形成，其中製程氣體可包括四乙氧基矽烷（tetraethyl orthosilicate, TEOS）及/或臭氧（ozone, O 3）。
如第3A圖及第3B圖所示，多晶矽閘極結構 112形成在 STI 區138上及半導體層的堆疊上。多晶矽閘極結構112是犧牲閘極結構並且可在閘極替換製程中被替換以形成金屬閘極結構。在一些實施例中，多晶矽閘極結構112的形成可包括毯覆式沉積多晶矽材料層及穿過形成在多晶矽材料層上的圖案化的硬遮罩層116蝕刻多晶矽材料層。在一些實施例中，多晶矽材料層可為未摻雜的並且硬遮罩層116可包括氧化物層及/或氮化物層。可使用熱氧化製程來形成氧化物層，並且可通過LPCVD或PECVD沉積製程來形成氮化物層。硬遮罩層116可保護多晶矽閘極結構112免受後續處理步驟的影響（例如，在間隔物114、源極/汲極區及/或ILD層的形成期間）。多晶矽材料層的毯覆式沉積可包括CVD、PVD、ALD、或任何其他合適的沉積製程。在一些實施例中，多晶矽材料的沉積層的蝕刻可包括乾式蝕刻、濕式蝕刻、或其組合。可在多晶矽閘極結構112的側壁上形成間隔物114。形成間隔物114可包括毯覆式沉積絕緣材料層（例如，氧化物、氮化物及/或氮氧碳化矽（silicon carbon oxynitride）材料），隨後進行光學微影及蝕刻製程（例如，反應離子蝕刻或使用氯基（chlorine- based）或氟基（fluorine-based）蝕刻劑的任何其他合適的乾式蝕刻製程）。在一些實施例中，可在形成多晶矽閘極結構112之前在下層堆疊108A及上層堆疊108B上形成一個或多個襯層234。襯層234可使用任何合適的介電材料來形成，例如氮化矽、碳化矽、碳氧化矽、及氮碳氧化矽（silicon oxycarbonitride）。
可蝕刻上層堆疊及下層堆疊未被多晶矽閘極結構112所覆蓋及保護的部分。蝕刻製程可移除露出在鄰近多晶矽閘極結構112之間的半導體層122及半導體層124的部分。蝕刻製程可包括使用例如稀釋的氫氟（hydrofluoric, HF）酸的濕式蝕刻製程。在一些實施例中，可使用一種或多種蝕刻製程。舉例而言，蝕刻製程可包括用於移除矽材料的蝕刻製程及用於移除矽鍺材料的另一蝕刻製程。在蝕刻製程中，可保護多晶矽閘極結構112免於被間隔物114及硬遮罩層116所蝕刻。
參照第1圖，根據一些實施例，在操作115中，可在多晶矽閘極結構之間的基板中形成凹槽。參照第4圖，可在基板106中以及在鄰近的多晶矽閘極結構112之間形成凹槽（recesses）402（例如，溝部（grooves））。可使用具有在垂直方向（例如，沿著z 軸）上實質上大於在水平方向（例如，沿著x 軸）上之蝕刻速率的非等向性蝕刻製程404來形成凹槽402。舉例而言，可使用用了氟及/或氯蝕刻劑的電漿蝕刻製程。在一些實施例中，電漿蝕刻製程可使用六氟化硫（sulfur hexafluoride）、四氟化碳（carbon tetrafluoride）、氟仿（fluoroform）、三氯化硼（boron trichloride）、溴化氫（hydrogen bromide）、任何合適的蝕刻劑、或其組合。在一些實施例中，可將偏壓施加到基板106以增加在垂直方向上的蝕刻速率。在一些實施例中，可在蝕刻半導體層122及半導體層124的操作110期間形成凹槽402。舉例而言，蝕刻半導體層122及124可包括蝕刻製程的交替循環，並且蝕刻製程404可使用與用於蝕刻半導體層122的電漿蝕刻製程相似的電漿物質。在一些實施例中，在多晶矽閘極結構之間形成凹槽是可選的。
參照第1圖，根據一些實施例，在操作120中，在半導體層之間形成內間隔物結構。參照第5圖，可回蝕刻半導體層124及144的部分以形成凹槽區，並且可在凹槽區中沉積介電材料以形成內間隔物127。在一些實施例中，取決於裝置設計，半導體層的其他部分半導體層可被回蝕刻。舉例而言，可回蝕刻半導體層122及半導體層142的部分，使得可沉積介電材料以形成內間隔物127。在另一個示例中，回蝕刻下層堆疊的半導體層122及上層堆疊的半導體層144。在另一示例中，回蝕刻下層堆疊108A的半導體層124及上層堆疊108B的半導體層142。為簡單起見，上述示例未在第5 圖中繪示。
可通過乾式蝕刻製程、濕式蝕刻製程、或其組合來回蝕刻半導體層124。在一些實施例中，半導體層124的回蝕刻製程可被設置為形成半導體層122及124的非平面外表面。如第5圖的放大圖501所示，半導體層122可具有彎曲的凸的（convex）外表面122t，並且半導體層124可具有彎曲的凹的（concave）外表面124t。在一些實施例中，隨後形成的內間隔物127也可具有外表面127t，其實質上與半導體層124的外表面124t輪廓一致。通過移除容易形成孔隙的尖角，內間隔物127及半導體層122的非平面（例如，彎曲）外表面可減少在隨後形成的源極/汲極結構中形成的孔隙。
可通過介電材料層的毯覆式沉積及毯覆式沉積的介電材料層的水平蝕刻將內間隔物127形成在半導體層124的凹的外表面124t上及半導體層122的頂/底表面上。在一些實施例中，毯覆式沉積製程可包括複數個循環的沉積及蝕刻製程。在每個循環中，蝕刻製程可在沉積製程之後，以防止在內間隔物127內形成孔隙。內間隔物127可包括通過ALD、FCVD、或任何其他合適的沉積製程來沉積的單層的介電層或介電層的堆疊。在介電材料層的毯覆式沉積製程的每個循環中的蝕刻製程可包括使用氟化氫（hydrogen fluoride, HF）及氨（ammonia, NH 3）的氣體混合物的乾式蝕刻製程。內間隔物結構127可包括合適的介電材料，例如矽、氧、碳、及氮。可通過使用HF及NH 3的氣體混合物的乾式蝕刻製程來進行毯覆式沉積介電材料層的水平蝕刻製程以形成內間隔物127。可使用用於形成內間隔物結構127的其他沉積方法及水平蝕刻製程。
參照第1圖，根據一些實施例，在操作125中，可在基板、內間隔物、及半導體層的露出表面上設置下磊晶結構。參照第6圖，下磊晶結構602可沉積在第5圖所示的凹槽402以及半導體層122及內間隔物127的外表面中。在一些實施例中，下磊晶結構602的沉積製程可繼續直到下磊晶結構602接觸隔離結構134。在一些實施例中，下磊晶結構602的上表面可位於隔離結構134的上表面及下表面之間。舉例而言，下磊晶結構602的上表面602t位於隔離結構134的上表面之下並位於隔離結構134的下表面之上。在一些實施例中，下磊晶結構602的上表面602t可包括非平面表面。舉例而言，上表面602t可包括凸的表面。在一些實施例中，半導體裝置200被設置為具有堆疊在p型裝置上的n型裝置。舉例而言，半導體裝置200可包括堆疊在p型裝置上方的n型裝置。在一些實施例中，第6圖中所示的下磊晶結構602可用於形成p型裝置的源極/汲極區。在一些實施例中，下磊晶結構602可由矽、矽鍺、摻雜硼的矽鍺、鍺、銻化銦、銻化鎵、銻化銦鎵、或任何合適的磊晶材料所形成。在一些實施例中，下磊晶結構602的高度可在約2nm至約35nm之間、在約3nm至約30nm之間、或任何合適的高度值。
在一些實施例中，可進行一個或多個預沉積製程以準備用於磊晶成長製程的露出表面。舉例而言，預沉積製程可為包括SICONI製程的乾式蝕刻製程、退火製程、或任何合適的預沉積處理製程，上述SICONI製程包括氨（ammonia, NH 3）及三氟化氮（nitrogen trifluoride, NF3）電漿。在一些實施例中，可在約400℃至約800℃之間、約500℃至約700℃之間、約550℃至約650℃之間的溫度或任何合適的溫度下進行退火製程。在一些實施例中，下層磊晶結構的沉積製程可包括使用合適的前驅物的電漿沉積製程，例如氫、氮、矽烷（silane, SiH 4）、二氯矽烷（dichlorosilane, DCS）、二硼烷（diborane, B 2H 6）、氯化氫（hydrogen chloride, HCl）、任何合適的前驅物、及其組合。在一些實施例中，可通過使用基板106及半導體層122的露出部分作為晶種層來磊晶成長晶體材料來形成下磊晶結構602。在一些實施例中，下磊晶結構602的磊晶成長製程可在沉積腔室中進行，其中腔室壓力維持在約5 Torr至約350 Torr之間、約10 Torr至約300 Torr之間、或任何合適的腔室壓力水平。在一些實施例中，沉積腔室的沉積溫度可維持在約550°C至約800°C之間、約575°C至約775°C之間、約600°C至約750°C之間、或任何合適的沉積溫度。
下磊晶結構 602 可使用合適的沉積方法來沉積，例如（i）化學氣相沉積（chemical vapor deposition , CVD），包括但不限於電漿輔助CVD （plasma-enhanced CVD, PECVD）、低壓化學氣相沉積（low pressure CVD, LPCVD）、原子層化學氣相沉（atomic layer CVD, ALCVD）、超高真空化學氣相沉（ultrahigh vacuum CVD, UHVCVD）、減壓化學氣相沉（reduced pressure CVD, RPCVD）製程及任何其他合適的CVD； （ii） 分子束磊晶（molecular beam epitaxy, MBE）製程；（iii） 任何合適的磊晶製程；（iv）其組合。在一些實施例中，下磊晶結構602可通過磊晶沉積/部分蝕刻製程來成長，上述製程至少重複磊晶沉積/部分蝕刻製程一次。這種重複沉積/部分蝕刻製程也稱作循環沉積蝕刻（cyclic deposition-etch, CDE）製程。在一些實施例中，使用例如鍺烷（ germane）、二氯矽烷（dichlorosilane）及氯化氫的物質的電漿沉積製程可用於沉積由矽鍺所形成的下磊晶結構602。在一些實施例中，可使用用了磷烷（phosphane）的電漿沉積製程來沉積由磷化矽所形成的第一磊晶層。
參照第1圖，根據一些實施例，在操作130中，隔離層及晶種層沉積在下磊晶結構上。參照第7圖，將隔離層702沉積在下磊晶結構602的頂表面602t上並且將晶種層704沉積在隔離層702上。隔離層702及/或晶種層704可通過毯覆式沉積製程及隨後的回蝕刻製程來形成，使得沉積材料僅保留在鄰近閘極結構之間的開口的底部。在一些實施例中，隔離層702可由任何合適的隔離材料所形成，例如氧化矽、氮化矽、氮氧化矽、碳化矽、及其組合。在一些實施例中，隔離層702可具有介於約15nm至約120nm之間、介於約20nm至約110nm之間、介於約25nm至約100nm之間、或任何合適尺寸的厚度。
晶種層704可使用適合用於上層裝置的源極/汲極結構的隨後磊晶沉積的結晶材料來形成。在一些實施例中，晶種層704可由矽材料所形成，上述矽材料通過沉積非晶矽隨後進行低溫結晶製程以保持半導體裝置200的熱預算。在一些實施例中，非晶矽層可毯覆式沉積在隔離層702、內間隔物127、半導體層142及144、間隔物114及硬遮罩層116上。可進行回蝕刻刻製程使得非晶層保留在隔離層702的頂表面上。可使用用了合適的電漿物質的電漿蝕刻製程來進行回蝕刻製程，上述合適的電漿物質例如溴化氫、氯、六氟化硫、及其組合。在一些實施例中，可進行高頻氧電漿處理，隨後在稀釋的氫氟酸溶液中進行濕式蝕刻製程。在一些實施例中，可通過準分子雷射結晶（excimer laser crystallization）來進行結晶製程，上述準分子雷射結晶能夠實現液相磊晶再成長（liquid phase epitaxial regrowth, LPER）製程。在一些實施例中，準分子雷射結晶製程的雷射能級可在約70mJ/cm 2至約530mJ/cm 2之間、在約85mJ/cm 2至約515mJ/cm 2之間、在約100mJ/cm 2至約500 mJ/cm 2、或任何合適的雷射能級。在一些實施例中，結晶製程可包括固相磊晶製程，例如固相磊晶再成長（solid phase epitaxial regrowth, SPER）退火製程。 SPER退火製程的退火溫度可保持在600°C以下，例如約400°C至約600°C之間的溫度。在一些實施例中，結晶製程可包括SPER製程隨後LPER製程。在一些實施例中，SPER製程及/或LPER製程可進行約1.5小時至約6.5小時之間、約1.7小時至約6.3小時之間、約2小時至約6小時之間、或任何合適的時間。
參照第1圖，根據一些實施例，在操作135中，上磊晶結構沉積在晶種層上。參照第8圖，上磊晶結構802可形成在半導體層142及144的兩側堆疊之間以及晶種層704上。上磊晶結構802可從晶種層704的頂表面磊晶成長。在一些實施例中，上磊晶結構802可用作上層半導體裝置的源極/汲極端子，上述上層半導體裝置例如n型GAAFET。舉例而言，可使用磷化矽（silicon phosphide）、砷化矽（silicon arsenide）、碳化矽（silicon carbide）、碳磷化矽（silicon phosphide carbide）、磷化銦（indium phosphide）、砷化鎵（gallium arsenide）、砷化鋁（aluminum arsenide）、砷化銦（indium arsenide）、砷化銦鋁（aluminum indium arsenide）、砷化銦鎵（gallium indium arsenide）、或任何合適的材料來形成上磊晶結構802。在一些實施例中，可進行一個或多個預沉積製程來為磊晶成長製程準備露出的表面。舉例而言，預沉積製程可為包括氨（ammonia, NH 3）及三氟化氮（nitrogen trifluoride, NF 3）電漿的乾式蝕刻製程（例如，SICONI製程）、退火製程、或任何合適的預沉積處理製程。在一些實施例中，可在約800℃以下的溫度下進行退火製程。舉例而言，退火溫度可在約400°C至約800°C之間、或任何合適的溫度。在一些實施例中，上磊晶結構802的沉積製程可包括使用合適的前驅物的電漿沉積製程，例如氫、氮、氯矽烷（dichlorosilane, DCS）、磷化氫（phosphine, PH 3）、砷化氫（arsine, AsH 3）、氯化氫（hydrogen chloride, HCl）、任何合適的前驅物、及其組合。在一些實施例中，上磊晶結構802的磊晶成長製程可在腔室壓力維持在約5 Torr至約350 Torr之間、約10 Torr至約300 Torr之間、或任何合適的腔室壓力水平的沉積腔室中進行。在一些實施例中，沉積腔室的沉積溫度可維持在約500°C至約750°C之間、約520°C至約720°C之間、約550°C至約700°C之間、或任何合適的沉積溫度。
上磊晶結構802可使用合適的沉積方法來沉積，例如（i）CVD，包括但不限於PECVD、LPCVD、ALCVD、UHVCVD、RPCVD、及任何其他合適的CVD製程；（ii） MBE製程；（iii） 任何合適的磊晶製程；（iv）其組合。在一些實施例中，上磊晶結構802可通過磊晶沉積/部分蝕刻製程來成長。在一些實施例中，上磊晶結構802可具有不均勻的磷或砷原子濃度，其從其磊晶主體的頂表面減少或增加到底表面。
參照第1圖，根據一些實施例，在操作140中，沉積層間介電（interlayer dielectric, ILD）層並進行替換閘極製程。參照第9圖，ILD層1118沉積在間隔物114之間以及上磊晶結構802的頂表面上。用於上層半導體裝置的上金屬閘結構可通過用金屬閘極電極代替多晶矽閘結構來形成，並且用於下層半導體裝置的下金屬閘極結構可穿過基板106的背面來形成。
在閘極替換製程之前，ILD層1118可設置在上磊晶結構802的頂表面上及間隔物114的側壁上。ILD層1118可包括使用適用於可流動介電材料的沉積方法沉積的介電材料（例如，可流動的氧化矽、可流動的氮化矽、可流動的氮氧化矽、可流動的碳化矽、或可流動的碳氧化矽）。舉例而言，可流動的氧化矽可使用可流動的CVD（flowable CVD, FCVD）來沉積。在一些實施例中，介電材料是氧化矽。 ILD層1118的其他材料及形成方法在本揭露的範圍及精神內。
在形成 ILD 層 1118 之後，可使用乾式蝕刻製程 （例如，反應離子蝕刻） 或濕蝕刻製程來移除多晶矽閘極結構 112、半導體層 124 及半導體層 144，露出半導體層122的上表面或下表面的部分。露出的半導體層122及142可被稱作奈米結構（例如，奈米線或奈米片）。由半導體層122及142所形成的奈米結構可分別用作隨後形成的下半導體裝置及上半導體裝置的通道。替代地，第9圖中未示出，可移除半導體層122及142以露出半導體層124及144的部分，這也可稱作奈米結構。在一些實施例中，移除半導體層122及半導體層144，使得半導體層124及半導體層142的部分形成下層半導體裝置及上層半導體裝置的通道區。在一些實施例中，移除半導體層124及半導體層142，使得半導體層122及半導體層144的部分形成通道區。在一些實施例中，在乾式蝕刻製程中所使用的氣體蝕刻劑可包括氯、氟、溴、或其組合。在一些實施例中，可使用氫氧化銨（ammonium hydroxide, NH 4OH）、氫氧化鈉（sodium hydroxide, NaOH）及/或氫氧化鉀（potassium hydroxide, KOH）的濕式蝕刻、或者乾式蝕刻隨後進行濕式蝕刻製程來移除多晶矽閘極結構112、半導體層124。閘極介電層1112可形成在半導體層上。如第9圖所示，閘極介電層1112可環繞在露出的奈米線形半導體層122及142上。
形成閘極介電層1112可包括合適的閘極介電材料層的毯覆式沉積製程。在一些實施例中，閘極介電層1112可由高k介電材料（例如，介電常數大於約3.9的介電材料）所形成。舉例而言，閘極介電層1112可由氧化鉿所形成。功函數層1114形成在閘極介電層1112上。在一些實施例中，每個功函數層1114可包括一個或多個功函數層並且使用相同或不同的材料及/或厚度來形成。閘極介電層1112及閘極功函數層1114可各自環繞奈米線形半導體層122。取決於鄰近半導體層122之間的空間，半導體層122可被閘極介電層1112及功函數層1114所環繞，填充鄰近半導體層122及142之間的空間。在一些實施例中，隨後形成的閘極電極材料也可形成在鄰近半導體層122及142之間的空間中，如後文所述。
根據一些實施例，閘極電極1116可形成在功函數層上。用於閘極電極1116的導電材料層形成在功函數層1114上。如放大圖1150所示，如果鄰近半導體層142之間的間隔足以容納閘極電極材料的厚度，則閘極電極1116可形成在鄰近半導體層142之間及功函數層1114上，使得鄰近半導體層142之間的空間被填充。位於鄰近半導體層142之間的閘極電極1116及位於間隔物114之間的閘極電極1116彼此電性耦合。可從基板106的背面形成開口以露出半導體層122，並且可通過沉積導電材料在鄰近的半導體層122之間形成閘極電極1126，上述導電材料例如合適的金屬材料。位於鄰近半導體層122之間的閘極電極1126及形成在基板106中的閘極電極彼此電性耦合。用於閘極電極1116及1126的導電材料層可包括合適的導電材料，例如鈦、銀、鋁、鎢、銅、釕、鉬、氮化鎢、鈷、鎳、碳化鈦、碳化鈦鋁、錳、鋯、金屬合金、及其組合。閘極電極1116及1126可通過ALD、PVD、CVD、或任何其他合適的沉積製程來形成。閘極電極1116的沉積可繼續直到位於兩側的間隔物114之間的開口被閘極電極1116所填充。化學機械拋光製程可移除過多的閘極電極1116，使得閘極電極1116及ILD層1118的頂表面實質上共平面。類似地，閘極電極1126的沉積可繼續直到基板106中的開口被閘極電極1126所填充。可在基板106的背面上進行另一化學機械拋光製程，使得閘極電極1126、基板106、閘極介電層1122及功函數層1124的表面實質上共平面。在一些實施例中，可形成其他結構，例如阻擋層。可在沉積閘極電極1116及1126之前形成一個或多個阻擋層（第9圖中未示出），以防止閘極電極材料的擴散及氧化。
可在形成下金屬閘極之後形成層半導體裝置920及上層半導體裝置940。在一些實施例中，下層半導體裝置920可為p型FET（p-type FET, PFET）裝置，包括奈米結構，例如奈米線及奈米片。在一些實施例中，下層半導體裝置920可包括由半導體層122所形成的奈米線。上層半導體裝置940可為包括由半導體層142所形成的奈米線的n型FET （n-type FET, NFET）裝置。
參照第1圖，根據一些實施例，在操作145中，形成源極/汲極接觸件及閘極接觸件。參照第10圖，形成源極/汲極接觸件1204及閘極接觸件1206，以分別提供到上層半導體裝置的源極/汲極區及閘極電極的電性連接。具體而言，源極/汲極接觸件1204及閘極接觸件1206可用於在源極/汲極區與閘極電極及外部端子（第10圖中未示出）之間傳輸電信號。舉例而言，閘極接觸件1206可電性耦合到形成在間隔物114之間及鄰近半導體層122之間的閘極電極1116。額外的ILD層可形成在頂表面ILD層1118上。舉例而言，介電層1218可形成在ILD層1118上。在一些實施例中，可使用與ILD層1118類似的材料來形成介電層1218。可通過在介電層1218、ILD層1118、及閘極電極1116中形成開口並在開口中沉積導電材料來形成閘極接觸件1206及源極/汲極接觸件1204。可在源極/汲極接觸件1204及上磊晶結構802之間形成矽化物層。舉例而言，形成源極/汲極接觸的沉積製程可包括在開口內沉積金屬層並進行退火製程以誘導沉積的金屬層的矽化。用於形成源極/汲極接觸件1204及閘極接觸件1206的導電材料可包括鈦、鋁、銀、鎢、鈷、銅、釕、鋯、鎳、氮化鈦、氮化鎢、金屬合金、或其組合。沉積製程可包括ALD、PVD、CVD、任何合適的沉積製程、或其組合。
源極/汲極接觸件及閘極接觸件也可形成用於電性耦合到下層半導體裝置920的端子。舉例而言，源極/汲極接觸件1244及閘極接觸件1246可形成用於提供到下層磊晶結構602及閘極電極1126的電性連接。閘極接觸件1246可電性耦合到閘極電極1126，且源極/汲極接觸件1244可電性耦合到下層磊晶結構602。可翻轉半導體裝置200，以形成源極/汲極接觸件1244及閘極接觸件1246。在形成接觸件之前，可在基板106的底表面上形成額外的介電層。舉例而言，可在基板106上形成介電層1238。在一些實施例中，可使用與介電層1 218類似的材料來形成介電層1238。可通過使用一種或多種蝕刻製程在介電層1238中形成開口並在開口中沉積導電材料來形成閘極接觸件1246。在一些實施例中，也可在開口形成期間蝕刻閘極電極1126。可通過蝕刻介電層1238及基板106以形成開口並在開口中沉積導電材料來形成源極/汲極接觸件1244。矽化物層可形成在源極/汲極接觸件1244及下磊晶結構602之間。舉例而言，形成源極/汲極接觸件1244的沉積製程可包括沉積金屬層隨後進行退火製程，以誘導沉積的金屬層的矽化。用於形成源極/汲極接觸件1244及閘極接觸件1246的導電材料及沉積製程可類似於用於形成源極/汲極接觸件1204及閘極接觸件1206的那些的導電材料及沉積製程。
平坦化製程可平坦化介電層1218、源極/汲極接觸件1204及閘極接觸件1206的頂表面，使得頂表面實質上共平面。可將另一平坦化製程應用於介電層1238、源極/汲極接觸件1244及閘極接觸件1246的表面。在一些實施例中，閘極接觸件1206可延伸到閘極1116中，並且閘極接觸件1246可延伸到閘極電極1126中。在一些實施例中，源極/汲極接觸件1204可延伸到上磊晶結構802中。類似地，源極/汲極接觸件1204及1244也可分別延伸到上磊晶結構802及下磊晶結構602中。可在源極/汲極接觸件及磊晶結構之間形成矽化物區，以降低接觸電阻。為簡單起見，第10圖中未示出矽化物區。矽化物區可由釕矽化物（ruthenium silicide）、鎳矽化物（nickel silicide）、鈷矽化物（cobalt silicide）、鎢矽化物（tungsten silicide）、鉭矽化物（tantalum silicide）、鉑矽化物（platinum silicide）、鉺矽化物（erbium silicid）、鈀矽化物（palladium silicide）、任何合適的矽化物材料、或其組合所形成。
替代地，用於下層半導體裝置920及上層半導體裝置940的源極/汲極接觸件及閘極接觸件可形成在半導體裝置200的正面上（例如，穿過ILD層1118的第一部分）。舉例而言，可穿過ILD層1118形成第一源極/汲極接觸件，以電性耦合到上磊晶結構802。可穿過ILD層1118的不同部分形成第二源極/汲極接觸件，以電性耦合到下磊晶結構602 。ILD層1118的第一部分及第二部分是橫向分離的（例如，橫向偏移）。類似地，可穿過ILD層1118形成下層半導體裝置920及上層半導體裝置940的閘極接觸件。為簡單起見，在半導體裝置200的正面形成的源極/汲極接觸件及閘極接觸建在第10圖中沒有示出。
生產線後端 （Back-end-of-line, BEOL） 內連線結構形成在位於半導體裝置 200 的正面及背面上的源極/汲極接觸件及閘極接觸件上方。額外的介電層1222及1242可分別沉積在介電層1218 及 1238上。 BEOL內連線結構可形成在介電層1222及1242中。內連線可形成在介電層1222及1242中。在一些實施例中，內連線可為包括垂直地延伸（例如，沿著z軸）的導孔1226及1266、以及橫向地延伸（例如，沿著x軸）的導線1228及1268的電性連接網絡。內連線結構可提供到源極/汲極接觸件1204及1244以及閘極接觸件1206及1246的電性連接。在一些實施例中，合適的被動及主動半導體裝置可形成在介電層1218、1222、1238、及1242中並且為簡單起見未繪示。
第11圖至第16圖係根據一些實施例，繪示出各種堆疊的半導體裝置。第11圖至第16圖中的參考數字一般表示相同、功能相似及/或結構相似的元件。
第11圖係根據一些實施例，繪示出下層半導體裝置1120及上層半導體裝置1140。上層半導體裝置1140的源極/汲極結構可由複數個磊晶層所形成。晶種層1102可形成在隔離層702上並且具有三角形的頂表面。三角形頂表面可增加晶種層1102及隨後形成的源極/汲極結構之間的接觸表面。可在晶種層1102上形成多層磊晶結構。舉例而言，可在晶種層1102上依序形成磊晶層1104、1106、及1108。取決於裝置設計，磊晶層1104、1106、及1108的原子濃度可逐漸增加或逐漸減少。舉例而言，磊晶層1104、1106及1108可由磷化矽或砷化矽所形成，並且磷或砷的原子濃度可從磊晶層1104到磊晶層1108逐漸增加。在一些實施例中，磷或砷的原子濃度可從磊晶層1104到磊晶層1108逐漸減小。磊晶層1104、1106及1108的頂表面也可具有三角形的頂表面。可使用類似於晶種層702的材料及沉積製程來形成晶種層1102。在一些實施例中，沉積製程可不同。在一些實施例中，可使用類似於上磊晶結構802的材料及磊晶成長製程來形成磊晶層1104、1106、及1108。
第12圖係根據一些實施例，繪示出下層半導體裝置1220及上層半導體裝置1240。上層半導體裝置1240的源極/汲極結構可使用具有寬度小於隔離層的寬度的晶種層來形成。如第12圖所示，晶種層1260具有寬度小於隔離層702的寬度。在一些實施例中，可使用類似於晶種層704的材料來形成晶種層1260。在一些實施例中，可通過毯覆式沉積晶種層材料並進行回蝕刻刻製程以使得晶種層材料保留在隔離層702的頂表面來形成晶種層1260。回蝕刻刻製程也可水平地（例如，在x方向）蝕刻晶種層材料，使得晶種層1260具有小於隔離層702的寬度。上磊晶結構1262可從晶種層1260的頂表面及側面形成。晶種層1260的寬度小於隔離層702的寬度可提供增加成長表面積及實現橫向磊晶成長的優點，進而減少了成長表面的缺陷。
第13圖係根據一些實施例，繪示出下層半導體裝置1320及上層半導體裝置1340。上層半導體裝置1340的源極/汲極結構可使用具有寬度小於隔離層的寬度的晶種層來形成。可使用晶種層來形成多層磊晶結構。晶種層1360可類似於第12圖中所描述的晶種層1260並且具有寬度小於隔離層702的寬度。在一些實施例中，可使用類似於晶種層704的材料來形成晶種層1360。在一些實施例中，可使用用於形成晶種層1260的類似沉積及回蝕刻製程來形成晶種層1360。在一些實施例中，可在晶種層1360的頂表面及側壁表面上沉積磊晶層1362。上磊晶結構1364可沉積在磊晶層1362的頂表面及側壁表面上。取決於裝置設計，磊晶層1362及上磊晶結構1364的原子濃度可逐漸增加或減少。舉例而言，磊晶層1362及上磊晶結構1364可由磷化矽或砷化矽所形成，並且磷或砷的原子濃度可從磊晶層1362到上磊晶結構1364逐漸增加。在一些實施例中，磷或砷的原子濃度可從磊晶層1362到上磊晶結構1364逐漸降低。在上磊晶結構1364及晶種層1360之間形成的磊晶層1362可提供具有逐漸（gradual）或階梯式（step）增加/減少摻質濃度的優點並進一步減少缺陷。
第14圖係根據一些實施例，繪示出下層半導體裝置1420及上層半導體裝置1440。用於上層半導體裝置1440的源極/汲極結構可使用晶種層來形成，上述晶種層具有寬度小於隔離層的寬度並且具有非平面頂表面。可使用晶種層來形成多層磊晶結構。晶種層1460可類似於第12圖中所描述的晶種層1260並且具有寬度小於隔離層702的寬度。在一些實施例中，可使用類似於晶種層704的材料來形成晶種層1460。在一些實施例中，可使用沉積及回蝕刻製程來形成晶種層1460。舉例而言，回蝕刻製程可為等向性蝕刻製程，使得晶種層1460的外表面可為非平面的（例如，彎曲的）。在一些實施例中，磊晶層1462可沉積在晶種層1460的外表面上。上磊晶結構1464可沉積在磊晶層1462的外表面上。取決於裝置設計，磊晶層1462及上磊晶結構1464的原子濃度可逐漸增加或減少。舉例而言，磊晶層1462及上磊晶結構1464可由磷化矽或砷化矽所形成，並且磷或砷的原子濃度可從磊晶層1462到上磊晶結構1464逐漸增加。在一些實施例中，磷或砷的原子濃度可從磊晶層1462到上磊晶結構1464逐漸降低。具有非平面外表面的晶種層可提供減少在磊晶層1462的磊晶成長期間在尖角處形成的孔隙的優點。磊晶層1462形成在上磊晶結構1464及晶種層1460之間可提供具有逐漸或階梯式增加/減少摻質濃度並進一步減少缺陷的優點。
第15圖係根據一些實施例，繪示出下層半導體裝置1520及上層半導體裝置1540。可使用形成在隔離層1550內的晶種層1560來形成用於上層半導體裝置1540的源極/汲極結構。可使用晶種層來形成多層磊晶結構。在一些實施例中，隔離層1550可使用類似於隔離層702的材料來形成。在一些實施例中，隔離層1550及晶種層1560可通過隔離材料的毯覆式沉積製程隨後為晶種層材料的另一毯覆式沉積製程來形成。在毯覆式沉積之後，隔離材料包括形成在間隔物114、半導體層142、及內間隔物127的側壁上的垂直部分。隔離材料也包括形成在下磊晶結構602的頂表面上的水平部分。晶種層材料可沉積在隔離材料的水平部分上及垂直部分之間。可對沉積的隔離材料及晶種層材料實施回蝕刻製程，使得形成隔離層1550及晶種層1560。在一些實施例中，可使用類似於晶種層704的材料來形成晶種層1560。在一些實施例中，可將磊晶層1562沉積在晶種層1560的頂表面上。可將上磊晶結構1564沉積在磊晶層1562的頂表面上。取決於裝置設計，磊晶層1562及上磊晶結構1564的原子濃度可逐漸增加或減少。舉例而言，磊晶層1562及上磊晶結構1564可由磷化矽或砷化矽所形成，並且磷或砷的原子濃度可從磊晶層1562到上磊晶結構1564逐漸增加。在一些實施例中，磷或砷的原子濃度可從磊晶層1562到上磊晶結構1564逐漸降低。嵌入於隔離層內的晶種層可提供減少在磊晶層1562的磊晶成長期間在尖角處形成的孔隙的優點。
第16圖係根據一些實施例，繪示出下層半導體裝置1620及上層半導體裝置1640。下層半導體裝置1620可包括NFET裝置並且上層半導體裝置可包括PFET裝置。可使用位於隔離層160上的晶種層1660及形成在晶種層1660上的緩衝層1662來形成用於上層半導體裝置1640的上磊晶結構1664。在一些實施例中，可使用類似於在第6圖至第15圖中描述下磊晶結構602的材料來形成上磊晶結構1664。在一些實施例中，緩衝層1662可由合適的半導體層所形成，例如矽鍺層。在一些實施例中，緩衝層1662可為可選的。在一些實施例中，緩衝層1662及上磊晶結構1664可統稱為源極/汲極結構。可使用類似於晶種層704的材料來形成晶種層1660。在一些實施例中，可使用沉積及回蝕刻製程來形成晶種層1660。在一些實施例中，下磊晶結構1622可使用類似於第8圖至第10圖中所描述的上磊晶結構802的材料來形成。決於裝置設計，緩衝層1662及上磊晶結構1664的原子濃度可逐漸增加或減少。舉例而言，磊晶層1662可由矽鍺所形成，上磊晶結構1664可由摻雜硼的矽鍺所形成，並且鍺原子濃度可從緩衝層1662到上磊晶結構1664逐漸增加。在一些實施例中，鍺原子濃度可從緩衝層1662到上磊晶結構1664逐漸降低。在一些實施例中，上磊晶結構1664可具有不均勻的鍺原子濃度，其從其磊晶主體的頂表面到底表面減少或增加。
本揭露中的各種實施例描述了用於形成具有降低的源極/汲極接觸電阻及改善的源極/汲極磊晶品質的堆疊的半導體裝置的方法。堆疊的半導體裝置可包括堆疊在下層半導體裝置頂部的上層半導體裝置。在一些實施例中，p型FET裝置可堆疊在n型FET裝置上方。在一些實施例中，n型FET裝置堆疊在p型FET裝置上方。在第一類型及第二類型的半導體裝置之間形成隔離結構。用於上層半導體裝置的多層磊晶源極/汲極形成製程可包括在隔離結構上形成一個或多個晶種層並進行磊晶成長。本文所述的堆疊的半導體裝置可提供增加的裝置密度，並且多層磊晶源極/汲極結構可提高裝置性能、可靠性、及產率。
在一些實施例中，半導體裝置包括第一類型的第一電晶體裝置。第一電晶體包括第一複數個奈米結構、第一對源極/汲極結構以及在第一複數個奈米結構上的第一閘極電極。半導體裝置更包括形成在第一電晶體裝置上方的第二類型的第二電晶體裝置。第二電晶體裝置包括在第一複數個奈米結構上方的第二複數個奈米結構、在第一對源極/汲極結構上方的第二對源極/汲極結構、以及在第二複數個奈米結構上及第一複數個奈米結構上方的第二閘極電極。半導體裝置更包括在第一複數個奈米結構及第二複數個奈米結構之間的第一隔離結構。半導體裝置更包括與第一對源極/汲極結構的頂表面接觸的第二隔離結構。半導體裝置更包括位於第二隔離結構及第二對源極/汲極結構之間的晶種層。
在一些實施例中，第一電晶體裝置包括p型場效電晶體（PFET），並且第二電晶體裝置包括n型場效電晶體（NFET）。在一些實施例中，第一電晶體裝置包括n型場效電晶體（NFET），並且第二電晶體裝置包括p型場效電晶體（PFET）。在一些實施例中，半導體裝置，更包括複數個內間隔物，其中複數個內間隔物的內間隔物形成在第一複數個奈米結構的鄰近奈米結構之間。在一些實施例中，第一隔離結構及第二隔離結構彼此接觸。在一些實施例中，晶種層及第一隔離結構彼此接觸。在一些實施例中，第二對源極/汲極結構包括接觸晶種層的緩衝層。在一些實施例中，第二對源極/汲極結構包括位於該種層上的第一磊晶層及位於第一磊晶層上的第二磊晶層，並且其中第一磊晶層的磷或砷的第一原子濃度不同於第二磊晶層的磷或砷的第二原子濃度。在一些實施例中，第二對源極/汲極結構包括位於晶種層上的第一磊晶層及位於第一磊晶層上的第二磊晶層，並且第一磊晶層的鍺的第一原子濃度不同於第二磊晶層的鍺的第二原子濃度。在一些實施例中，第二對源極/汲極結構包括從第二對源極/汲極結構的頂表面到第二對源極/汲極結構的底表面減小的非均勻鍺原子濃度。
在一些實施例中，半導體結構包括第一電晶體裝置。第一電晶體裝置包括第一複數個奈米結構及圍繞第一複數個奈米結構的每個奈米結構的第一閘極介電層。第一電晶體裝置更包括設置在第一閘極介電層上及第一複數個奈米結構上的第一閘極電極。第一電晶體裝置更包括與第一複數個奈米結構接觸的第一源極/汲極區。第一源極/汲極區包括第一底表面及第一頂表面。半導體結構更包括隔離層，隔離層包括第二底表面及第二頂表面。第二底表面與第一頂表面接觸。半導體結構更包括具有第三底表面及第三頂表面的晶種層。第三底表面與第二頂表面接觸。半導體結構更包括第二電晶體裝置。第二電晶體裝置包括第二複數個奈米結構、第二閘極介電層及設置在第二閘極介電層上及第二複數個奈米結構上的第二閘極電極。第二電晶體裝置更包括與第二複數個奈米結構接觸的第二源極/汲極區。第二源極/汲極區包括第四底表面及第四頂表面。第四底表面與第三頂表面接觸。
在一些實施例中，第一電晶體裝置包括p型場效電晶體（PFET），並且第二電晶體裝置包括n型場效電晶體（NFET）。在一些實施例中，第一電晶體裝置包括n型場效電晶體（NFET），並且第二電晶體裝置包括p型場效電晶體（PFET）。在一些實施例中，第二源極/汲極區更包括接觸第三頂表面的緩衝層。在一些實施例中，半導體結構更包括複數個內間隔物，其中複數個內間隔物的第一內間隔物形成在第一複數個奈米結構的鄰近奈米結構之間，且複數個內間隔物的第二內間隔物形成在第二複數個奈米結構的鄰近奈米結構之間。
在一些實施例中，一種方法包括在基板上形成第一複數個半導體層及在第一複數個半導體層上形成第一隔離層。方法更包括在第一複數個半導體層上形成第二複數個半導體層。方法更包括移除隔離層的部分以及第一複數個半導體層及第二複數個半導體層的部分。第一複數個半導體層及第二複數個半導體層的剩餘部分分別形成第一複數個奈米結構及第二複數個奈米結構。方法更包括形成與第一複數個奈米結構接觸的第一源極/汲極結構以及在第一源極/汲極結構上沉積第二隔離層。方法更包括在第二隔離層上沉積晶種層並使用晶種層形成第二源極/汲極結構。第二源極/汲極結構與第二複數個奈米結構接觸。
在一些實施例中，方法，更包括形成複數個犧牲閘極結構在第一複數個半導體層及第二複數個半導體層上。在一些實施例中，移除第一複數個半導體層及第二複數個半導體層的部分包括蝕刻未被複數個犧牲閘極結構所覆蓋的第一複數個半導體層及第二複數個半導體層。在一些實施例中，方法，更包括：沉積層間介電（ILD）層在第二源極/汲極結構上；移除複數個犧牲閘極結構；沉積複數個上閘極結構在第二複數個奈米結構上及ILD層的部分之間；及形成複數個下閘極結構穿過基板並接觸第一複數個奈米結構。在一些實施例中，形成第一源極/汲極結構包括沉積磷化矽或砷化矽；及形成第二源極/汲極結構，包括：沉積矽鍺；及用硼摻雜該矽鍺。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類均等的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神及範圍下，做各式各樣的改變、取代及替換。因此，本發明之實施例保護範圍當視後附之申請專利範圍所界定為準。
100:方法 105:操作 106:基板 108:鰭片 108A:下層堆疊 108B:上層堆疊 110:操作 112:多晶矽閘極結構 114:間隔物 115:操作 116:硬遮罩層 120:操作 122:半導體層 122t:外表面 124:半導體層 124t:外表面 125:操作 127:內間隔物 127t:外表面 130:操作 134:隔離結構 135:操作 136:硬遮罩層 138:STI區 138A:第一保護襯層 138B:第二保護襯層 138C:絕緣層 140:操作 142:半導體層 144:半導體層 145:操作 200:半導體裝置 234:襯層 402:凹槽 404:蝕刻製程 501:放大圖 602:下磊晶結構 602t:上表面 702:隔離層 704:晶種層 802:上磊晶結構 920:下層半導體裝置 940:上層半導體裝置 1102:晶種層 1104:磊晶層 1106:磊晶層 1108:磊晶層 1112:閘極介電層 1114:功函數層 1116:閘極電極 1118:ILD層 1120:下層半導體裝置 1122:閘極介電層 1124:功函數層 1126:閘極電極 1140:上層半導體裝置 1150:放大圖 1204:源極/汲極接觸件 1206:閘極接觸件 1218:介電層 1220:下層半導體裝置 1222:介電層 1226:導孔 1228:導線 1238:介電層 1240:上層半導體裝置 1242:介電層 1244:源極/汲極接觸件 1246:閘極接觸件 1260:晶種層 1262:上磊晶結構 1266:導孔 1268:導線 1320:下層半導體裝置 1340:上層半導體裝置 1360:晶種層 1362:磊晶層 1364:上磊晶結構 1420:下層半導體裝置 1440:上層半導體裝置 1460:晶種層 1462:磊晶層 1464:上磊晶結構 1520:下層半導體裝置 1540:上層半導體裝置 1550:隔離層 1560:晶種層 1562:磊晶層 1564:上磊晶結構 1620:下層半導體裝置 1622:下磊晶結構 1640:上層半導體裝置 1650:隔離層 1660:晶種層 1662:緩衝層 1664:上磊晶結構 A-A:線 B-B:線 C-C:線 X:坐標軸 Y:坐標軸 Z:坐標軸
本揭露的各面向從以下詳細描述中配合附圖可最好地被理解。 第1圖係根據一些實施例，係用於製造堆疊的半導體裝置的方法的流程圖。 第2A圖至第2C圖、第3A圖、第3B圖、及第4圖至第10圖係根據一些實施例，繪示出在其製造製程的各個階段的半導體裝置的各個剖面圖。 第11圖至第16圖係根據一些實施例，繪示出具有多層磊晶結構的各種堆疊的半導體裝置。 現在將參照附圖描述繪示的實施例。在附圖中，相似的附圖標記通常表示相同的、功能相似的及/或結構相似的元件。
106:基板
112:多晶矽閘極結構
114:間隔物
116:硬遮罩層
122:半導體層
127:內間隔物
134:隔離結構
142:半導體層
200:半導體裝置
602:下磊晶結構
702:隔離層
704:晶種層
802:上磊晶結構
X:坐標軸
Z:坐標軸

Claims (1)

  1. 一種半導體裝置，包括： 一第一類型的一第一電晶體裝置，包括： 一第一複數個奈米結構； 一第一對源極/汲極結構；及 一第一閘極電極，位於該第一複數個奈米結構上； 一第二類型的一第二電晶體裝置，形成在該第一電晶體裝置上方，該第二電晶體裝置，包括： 一第二複數個奈米結構，位於該第一複數個奈米結構上方； 一第二對源極/汲極結構，位於該第一對源極/汲極結構上方；及 一第二閘極電極，位於該第二複數個奈米結構上及該第一複數個奈米結構上方； 一第一隔離結構，位於該第一複數個奈米結構及該第二複數個奈米結構之間； 一第二隔離結構，接觸該第一對源極/汲極結構的一頂表面；及 一晶種層，位於該第二隔離結構及該第二對源極/汲極結構之間。
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