TW202316797A - 電位移位器 - Google Patents

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Abstract

一種電位移位器包含一預電位移位器與一選擇器，選擇器耦接預電位移位器。預電位移位器移位一輸入數位電壓至一第一數位電壓與一第二數位電壓。在輸入數位電壓之電位變化時，第一數位電壓與第二數位電壓之電位依序變化。選擇器選擇並輸出第一數位電壓，其中第一數位電壓之電位較第二數位電壓之電位變化時更早變化。

Description

電位移位器
本發明係關於一種驅動技術，且特別關於一種電位移位器，其能在不增加靜態電流下，快速移位並輸出電壓準位。
具有多種功能的電路可以整合在單個積體電路中。電路可能使用不同電位的電源電壓，這需要介面電路來改變在電路之間傳輸的信號的電壓準位。這種介面電路稱為電位移位器。
第1圖為先前技術之電位移位器之示意圖。第2圖為先前技術之電位移位器之輸入電壓、輸出節點之信號與輸出電壓之波形圖。請參閱第1圖與第2圖，電位移位器100包含一第一P通道金氧半場效電晶體110、一第二P通道金氧半場效電晶體111、一第三P通道金氧半場效電晶體112、一第四P通道金氧半場效電晶體113、一第一N通道金氧半場效電晶體114、一第二N通道金氧半場效電晶體115、一第五P通道金氧半場效電晶體116、一第六P通道金氧半場效電晶體117、一第三N通道金氧半場效電晶體118、一第四N通道金氧半場效電晶體119、一第一電流源120、一第二電流源121與兩個反向器122。VH表示高邏輯電位H，VL表示低邏輯電位L。因為第一P通道金氧半場效電晶體110、第二P通道金氧半場效電晶體111、第三P通道金氧半場效電晶體112與第四P通道金氧半場效電晶體113在互相連接後運作像一閂鎖器，所以第一P通道金氧半場效電晶體110、第二P通道金氧半場效電晶體111、第三P通道金氧半場效電晶體112與第四P通道金氧半場效電晶體113會運作緩慢。第一N通道金氧半場效電晶體114與第二N通道金氧半場效電晶體115分別接收輸入電壓IN與INB。輸入電壓IN與INB為相位相反之數位電壓。當輸入電壓IN從低邏輯電位L’升至高邏輯電位H’時，節點a之電壓快速拉至低電壓。因此，第六P通道金氧半場效電晶體117導通，使節點d之電壓拉至高邏輯電位H。接著，反向器122能快速輸出作為輸出電壓OUT之高邏輯電位H。當輸入電壓IN從高邏輯電位H’降至低邏輯電位L’時，第二P通道金氧半場效電晶體111與第三P通道金氧半場效電晶體112緩慢將節點a之電壓拉至高電壓。因此，節點d之電壓在延遲時間後，拉至低邏輯電位L。接著，反向器122會緩慢輸出作為低邏輯電位L之輸出電壓OUT。換句話說，當輸入電壓IN從高邏輯電位H’降至低邏輯電位L’時，輸出電壓OUT需要較長的傳遞延遲來變化。將節點a之電壓拉至高電壓之能力取決於第二電流源121之電流大小，因為第三P通道金氧半場效電晶體112之驅動電流由第四P通道金氧半場效電晶體113之驅動電流鏡射而來。為了快速將節點a之電壓拉至高電壓，第二電流源121之電流需要增加。然而，第二電流源121之被增加之電流將導致高靜態電流的產生。
本發明提供一種電位移位器，其在不增加靜態電流下，快速移位並輸出電壓準位。
在本發明之一實施例中，提供一種電位移位器，其包含一預電位移位器與一選擇器，選擇器耦接預電位移位器。預電位移位器移位一輸入數位電壓至一第一數位電壓與一第二數位電壓。在輸入數位電壓之電位變化時，第一數位電壓與第二數位電壓之電位依序變化。選擇器選擇並輸出第一數位電壓，其中第一數位電壓之電位較第二數位電壓之電位變化時更早變化。
基於上述，電位移位器自動選擇一快速信號傳輸路徑，並在不增加靜態電流下，快速移位並輸出電壓準位。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非特別說明，一些條件句或字詞，例如「可以(can)」、「可能(could)」、「也許(might)」，或「可(may)」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語， 故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
揭露特別以下述例子加以描述，這些例子僅係用以舉例說明而已，因為對於熟習此技藝者而言，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中，除非內容清楚指定，否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外，如本揭露所用，除非從特定上下文明顯可見將複數個排除在外，否則單數冠詞亦包括複數個元件或成分的敘述。而且，應用在此描述中與下述之全部申請專利範圍中時，除非內容清楚指定，否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供從業人員(practitioner)在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子，包含在此所討論之任何用詞之例子的使用，僅係用以舉例說明，當然不限制本揭露或任何例示用詞之範圍與意義。同樣地，本揭露並不限於此說明書中所提出之各種實施例。
在此所使用的用詞「實質上（substantially）」、「大約（around）」、「約（about）」或「近乎（approximately）」應大體上意味在給定值或範圍的20%以內，較佳係在10%以內。此外，在此所提供之數量可為近似的，因此意味著若無特別陳述，可用詞「大約」、「約」或「近乎」加以表示。當一數量、濃度或其他數值或參數有指定的範圍、較佳範圍或表列出上下理想值之時，應視為特別揭露由任何上下限之數對或理想值所構成的所有範圍，不論該等範圍是否分別揭露。舉例而言，如揭露範圍某長度為X公分到Y公分，應視為揭露長度為H公分且H可為X到Y之間之任意實數。
在下面的描述中，將提供一種電位移位器。電位移位器自動選擇一快速信號傳輸路徑，並在不增加靜態電流下，快速移位並輸出電壓準位。以下提供之電位移位器亦可應用於其他電路架構。
第3圖為本發明之第一實施例之電位移位器之示意圖。第4圖為本發明之第一實施例之電位移位器之輸入數位電壓、第一數位電壓、第二數位電壓與輸出數位電壓之波形圖。請參閱第3圖與第4圖，以下介紹本發明之第一實施例。在第一實施例中，電位移位器200包含一預電位移位器210與一選擇器220。預電位移位器210具有一輸入端與兩個輸出端U1與U2。預電位移位器210之輸出端U1與U2耦接選擇器220。
以下介紹第一實施例之電位移位器200之運作過程。預電位移位器210接收一輸入數位電壓I，並將輸入數位電壓I移位至一第一數位電壓與一第二數位電壓。因此，預電位移位器210之兩個輸出端U1與U2分別輸出第一數位電壓與第二數位電壓。舉例來說，輸入數位電壓I具有0-3伏特之範圍，第一數位電壓與第二數位電壓之每一者皆具有25-30伏特之範圍，但本發明並不限制此電壓範圍。具體而言，輸入數位電壓I之低邏輯電位L’與高邏輯電位H’分別為0伏特與3伏特。第一數位電壓與第二數位電壓之每一者的低邏輯電位L與高邏輯電位H分別為25伏特與30伏特。在時間點t0與時間點t1之間的時段中，輸入數位電壓I為低邏輯電位L’，預電位移位器210之輸出端U1輸出作為第一數位電壓之低邏輯電位L，且預電位移位器210之輸出端U2輸出作為第二數位電壓之高邏輯電位H。由於預電位移位器210之電路特性之限制，在輸入數位電壓I之電位變化時，第一數位電壓與第二數位電壓之電位會依序變化。舉例來說，當輸入數位電壓I之電位在時間點t1從低邏輯電位L’升至高邏輯電位H’時，第一數位電壓之電位在時間點t1從低邏輯電位L升至高邏輯電位H，且第二數位電壓之電位在時間點t2從高邏輯電位H降至低邏輯電位L。選擇器220接收第一數位電壓與第二數位電壓，並選擇與輸出第一數位電壓，其中因為時間點t1早於時間點t2，所以第一數位電壓之電位較第二數位電壓之電位變化時更早變化。因此，選擇器220輸出第一數位電壓，並將此作為介於時間點t1與時間點t3之間的輸出數位電壓O。也就是說，輸出數位電壓O為介於時間點t1與時間點t3之間的高邏輯電位H。
在時間點t2與時間點t3之間的時段中，輸入數位電壓I為高邏輯電位H’，預電位移位器210之輸出端U1輸出作為第二數位電壓之高邏輯電位H，且預電位移位器210之輸出端U2輸出作為第一數位電壓之低邏輯電位L。由於預電位移位器210之電路特性之限制，在輸入數位電壓I之電位變化時，第一數位電壓與第二數位電壓之電位會依序變化。舉例來說，當輸入數位電壓I之電位在時間點t3從高邏輯電位H’降至低邏輯電位L’時，第一數位電壓之電位在時間點t3從低邏輯電位L升至高邏輯電位H，且第二數位電壓之電位在時間點t4從高邏輯電位H降至低邏輯電位L。選擇器220接收第一數位電壓與第二數位電壓，並在不需要增加靜態電流之前提下，選擇與輸出第一數位電壓，其中因為時間點t3早於時間點t4，所以第一數位電壓之電位較第二數位電壓之電位變化時更早變化。因此，因為選擇器220可反向第一數位電壓，所以在時間點t3後，選擇器220輸出被反向之第一數位電壓，並將此作為輸出數位電壓O。也就是說，在時間點t3後，輸出數位電壓O為低邏輯電位L。或者，選擇器220可直接輸出第一數位電壓，並將此作為輸出數位電壓O，使輸出數位電壓O在時間點t3後為高邏輯電位H。
第5圖為本發明之第二實施例之電位移位器之示意圖。第6圖為本發明之第二實施例之電位移位器之輸入數位電壓、節點之信號、設定電壓與輸出數位電壓之波形圖。請參閱第5圖與第6圖，以下介紹本發明之第二實施例。第二實施例與第一實施例差別在於預電位移位器210與選擇器220之內部電路。在第二實施例中，預電位移位器210可包含，但不限於一第一反向器211、一第一電流源212、一第二電流源213、一第一電子開關214、一第二電子開關215、一第一電流鏡216、一第二電流鏡217、一第一P通道金氧半場效電晶體MP1、一第二P通道金氧半場效電晶體MP2、一第一N通道金氧半場效電晶體MN1與一第二N通道金氧半場效電晶體MN2。第一電子開關214與第二電子開關215為N通道金氧半場效電晶體，但本發明不限於此。第一電流鏡216包含，但不限於兩個P通道金氧半場效電晶體。第二電流鏡217包含，但不限於兩個P通道金氧半場效電晶體。
第一電流源212與第二電流源213耦接一第一低電壓端。第一低電壓端可為接地端，但本發明不限於此。第一電子開關214與第二電子開關215分別耦接第一電流源212與第二電流源213。第二電子開關215耦接反向器211。第一電流鏡216與第二電流鏡217耦接一高電壓端，並分別耦接第一電子開關214與第二電子開關215。高電壓端之電壓以VGH表示。VGH表示高邏輯電位H。第一電流鏡216耦接第二電流鏡217。節點A與B之電位難以改變，這是因為第一電流鏡216與第二電流鏡217互相連接後，其功能像是一個閂鎖器。為了輕易改變節點A與B之電位，第一電子開關214與第二電子開關215之電晶體之驅動能力需高於第一電流鏡216與第二電流鏡217之電晶體之驅動能力。也就是說，第一電子開關214與第二電子開關215之電晶體之通道長度與通道寬度需分別大於第一電流鏡216與第二電流鏡217之電晶體之通道長度與通道寬度。
第一P通道金氧半場效電晶體MP1耦接高電壓端、第二電子開關215、第二電流鏡217與選擇器220。第二P通道金氧半場效電晶體MP2耦接高電壓端、第一電子開關214、第一電流鏡216與選擇器220。第一N通道金氧半場效電晶體MN1耦接一第二低電壓端、第一P通道金氧半場效電晶體MP1、選擇器220與第二P通道金氧半場效電晶體MP2。第二低電壓端之電壓以VGL表示。VGL表示低邏輯電位L。在某些實施例中，第一低電壓端之電壓可實質上低於第二低電壓端之電壓。第二N通道金氧半場效電晶體MN2耦接第二低電壓端、第二P通道金氧半場效電晶體MP2、選擇器220、第一N通道金氧半場效電晶體MN1與第一P通道金氧半場效電晶體MP1。因為第一N通道金氧半場效電晶體MN1與第二N通道金氧半場效電晶體MN2互相連接後，其功能像是一個閂鎖器，所以節點C與D之電位難以改變。為了輕易改變節點C與D之電位，第一P通道金氧半場效電晶體MP1與第二P通道金氧半場效電晶體MP2之驅動能力需高於第一N通道金氧半場效電晶體MN1與第二N通道金氧半場效電晶體MN2之驅動能力。也就是說，第一P通道金氧半場效電晶體MP1與第二P通道金氧半場效電晶體MP2之通道長度與通道寬度需高於第一N通道金氧半場效電晶體MN1與第二N通道金氧半場效電晶體MN2之通道長度與通道寬度。節點C位在第一N通道金氧半場效電晶體MN1與第一P通道金氧半場效電晶體MP1之間，並被視為預電位移位器210之另一輸出端。
在第二實施例中，選擇器220可包含，但不限於一第二反向器221、一負緣延遲器(falling-edge delay cell)222與一多工器223。第二反向器221之輸入端耦接預電位移位器210之節點C。負緣延遲器222耦接第二反向器221之輸出端。第二反向器221之輸出端被視為節點E。多工器223耦接負緣延遲器222、第二反向器221之輸出端與預電位移位器210之節點D。為了增加驅動能力，電位移位器200更可包含一緩衝器230，緩衝器230耦接選擇器220之多工器223。緩衝器230可耦接高電壓端與第二低電壓端。或者緩衝器230可耦接外部電源。在本發明之某些實施例中，緩衝器230更可包含互相串聯耦接之反向器，但本發明並不以此為限。
以下介紹第二實施例之電位移位器200之運作過程。在時間點t0與時間點t1之間的時段中，第一電子開關214與第一反向器211接收作為輸入數位電壓I之低邏輯電位L’。接著，輸入數位電壓I關斷第一電子開關214。第一反向器211反向輸入數位電壓I，以產生作為輸入數位電壓IB之高邏輯電位H’。輸入數位電壓IB導通第二電子開關215。因此，第二電流源213之電流通過第二電子開關215，並將節點B之電壓拉至低電壓。節點B之電壓導通第一P通道金氧半場效電晶體MP1，並將節點C之電壓拉至高邏輯電位H。節點C之電壓導通第二N通道金氧半場效電晶體MN2，並將節點D之電壓拉至低邏輯電位L。節點C與D之電壓分別視為第二數位電壓與第一數位電壓。第二反向器221反向節點C之電壓，以在節點E上產生低邏輯電位L。負緣延遲器222接收節點E之電壓，以產生低邏輯電位L，並將此作為一設定電壓SEL。多工器223根據作為設定電壓SEL之低邏輯電位L，選擇並輸出節點D之電壓。最後，緩衝器230接收節點D之電壓，以輸出作為輸出數位電壓O之低邏輯電位L。
當輸入數位電壓I之電位在時間點t1從低邏輯電位L’升至高邏輯電位H’時，輸入數位電壓IB在時間點t1從高邏輯電位H’降至低邏輯電位L’。輸入數位電壓I導通第一電子開關214。輸入數位電壓IB關斷第二電子開關215。第一電流源212之電流通過第一電子開關214，並將節點A之電壓拉至低電壓。節點A之電壓導通第二P通道金氧半場效電晶體MP2，並將節點D之電壓拉至高邏輯電位H。節點D之電壓導通第一N通道金氧半場效電晶體MN1，並將節點C之電壓拉至低邏輯電位L。由於第一N通道金氧半場效電晶體MN1之驅動能力較弱，第一N通道金氧半場效電晶體MN1在時間點t1後，在時間點t2將節點C之電壓拉至低邏輯電位L。同時，在時間點t1後的時間點t2，第二反向器221將節點E之電壓拉至高邏輯電位H。負緣延遲器222在時間點t2，將設定電壓SEL拉至高邏輯電位H。在時間點t1與時間點t2之間的時段中，多工器223根據作為設定電壓SEL之低邏輯電位L，選擇並輸出作為第一數位電壓之節點D之電壓。緩衝器230接收節點D之電壓，以輸出低邏輯電位L，並將此作為輸出數位電壓O。
在時間點t2與時間點t3之間的時段中，節點C與D之電壓分別被視為第一數位電壓與第二數位電壓。在時間點t2與時間點t3之間的時段中，多工器223根據作為設定電壓SEL之高邏輯電位H，選擇並輸出節點E之電壓。緩衝器230接收節點E之電壓，以輸出作為輸出數位電壓O之低邏輯電位H。
當輸入數位電壓I之電位在時間點t3從高邏輯電位H’降至低邏輯電位L’時，輸入數位電壓IB在時間點t3從低邏輯電位L’升至高邏輯電位H’。輸入數位電壓I關斷第一電子開關214。輸入數位電壓IB導通第二電子開關215。第二電流源213之電流通過第二電子開關215，並將節點B之電壓拉至低電壓。節點B之電壓導通第一P通道金氧半場效電晶體MP1，並將節點C之電壓拉至高邏輯電位H。同時，第二反向器221在時間點t3時，將節點E之電壓拉至低邏輯電位L。節點C之電壓導通第二N通道金氧半場效電晶體MN2，並將節點D之電壓拉至低邏輯電位L。由於第二N通道金氧半場效電晶體MN2之驅動能力較弱，所以第二N通道金氧半場效電晶體MN2在時間點t3後的時間點t4，將節點D之電壓拉至低邏輯電位L。負緣延遲器222在時間點t4後的時間點t5，將設定電壓SEL拉至低邏輯電位L。在時間點t3與時間點t5之間的時段中，多工器223根據作為設定電壓SEL之高邏輯電位H，選擇並輸出節點E之電壓。換句話說，電位移位器200在不增加靜態電流之前提下，自動選擇一快速信號傳輸路徑。緩衝器230接收節點E之電壓，以輸出作為輸出數位電壓O之高邏輯電位H。在時間點t5後，多工器223根據作為設定電壓SEL之低邏輯電位L，選擇並輸出節點D之電壓。緩衝器230接收節點D之電壓，以輸出作為輸出數位電壓O之低邏輯電位L。
第7圖為本發明之第三實施例之電位移位器之示意圖。第8圖為本發明之第二實施例之電位移位器之輸入數位電壓、節點之信號、SR閂鎖器之輸入電壓、設定電壓與輸出數位電壓之波形圖。請參閱第7圖與第8圖，以下介紹本發明之第三實施例。第三實施例與第二實施例差別在於選擇器220之內部電路。在第三實施例中，選擇器220可包含，但不限於一第二反向器221、一多工器223、一正緣(rising-edge)脈衝產生器224、一負緣(falling-edge)脈衝產生器225與一SR閂鎖器226。第二反向器221之輸入端耦接預電位移位器210之節點C。正緣脈衝產生器224耦接第二反向器221之輸出端。第二反向器221之輸出端被視為節點E。負緣脈衝產生器225耦接預電位移位器210之節點D。SR閂鎖器之S輸入端與R輸入端分別耦接正緣脈衝產生器224與負緣脈衝產生器225。多工器223耦接SR閂鎖器之Q輸出端、第二反向器221之輸出端與預電位移位器210之節點D。
第三實施例之電位移位器200之運作過程介紹如下。預電位移位器210之運作過程已於前面敘述過，故於此不再贅述。在時間點t0與時間點t1之間的時段中，第一電子開關214與第一反向器211接收作為輸入數位電壓I之低邏輯電位L’。節點C與D之電壓分別被視為第二數位電壓與第一數位電壓。第二反向器221反向節點C之電壓，以在節點E產生低邏輯電位L。正緣脈衝產生器224接收節點E之電壓，以產生低邏輯電位L，並由SR閂鎖器226之S輸入端接收此低邏輯電位L。負緣脈衝產生器225接收節點D之電壓，以產生低邏輯電位L，並由SR閂鎖器226之R輸入端接收此低邏輯電位L。因此，根據S輸入端與R輸入端之電壓，SR閂鎖器226之Q輸出端產生作為設定電壓SEL之低邏輯電位L。多工器223接收節點D與E之電壓及設定電壓SEL。根據作為設定電壓SEL之低邏輯電位L，多工器223選擇並輸出節點D之電壓。最後，緩衝器230接收節點D之電壓，以輸出作為輸出數位電壓O之低邏輯電位L。
當輸入數位電壓I之電位在時間點t1從低邏輯電位L’升至高邏輯電位H’時，輸入數位電壓IB之電位在時間點t1從高邏輯電位H’降至低邏輯電位L’。在時間點t1後的時間點t2，第二反向器221將節點E之電壓拉至高邏輯電位H。正緣脈衝產生器224接收節點E之電壓，以產生一正脈衝，並由SR閂鎖器226之S輸入端在時間點t2接收此正脈衝。負緣脈衝產生器225接收節點D之電壓，以產生低邏輯電位L，並由SR閂鎖器226之R輸入端接收此低邏輯電位L。因此，根據時間點t2之S輸入端與R輸入端之電壓，SR閂鎖器226之Q輸出端將設定電壓SEL拉至高邏輯電位H。在時間點t1與時間點t2之間的時段中，根據作為設定電壓SEL之低邏輯電位L，多工器223選擇並輸出作為第一數位電壓之節點D之電壓。最後，緩衝器230接收節點D之電壓，以輸出作為輸出數位電壓O之低邏輯電位L。
在時間點t2與時間點t3之間的時段中，節點C與D之電壓分別被視為第一數位電壓與第二數位電壓。在時間點t2與時間點t3之間的時段中，根據作為設定電壓SEL之高邏輯電位H，多工器223選擇並輸出節點E之電壓。緩衝器230接收節點E之電壓，以輸出作為輸出數位電壓O之高邏輯電位H。
當輸入數位電壓I之電位在時間點t3從高邏輯電位H’降至低邏輯電位L’時，輸入數位電壓IB之電位在時間點t3從低邏輯電位L’升至高邏輯電位H’。第二反向器221在時間點t3將節點E之電壓拉至低邏輯電位L。正緣脈衝產生器224接收節點E之電壓，以產生低邏輯電位L，並由SR閂鎖器226之S輸入端接收此低邏輯電位L。負緣脈衝產生器225接收節點D之電壓，以產生正脈衝，並由SR閂鎖器226之R輸入端在時間點t4接收此正脈衝。因此，根據時間點t3後的時間點t4之S輸入端與R輸入端之電壓，SR閂鎖器226之Q輸出端將設定電壓SEL拉至低邏輯電位L。在時間點t3與時間點t4之間的時段中，根據作為設定電壓SEL之高邏輯電位H，多工器223選擇並輸出節點E之電壓。換句話說，電位移位器200在不增加靜態電流之前提下，能自動選擇一快速信號傳輸路徑。最後，緩衝器230接收節點E之電壓，以輸出作為輸出數位電壓O之低邏輯電位L。在時間點t4後，根據作為設定電壓SEL之低邏輯電位L，多工器223選擇並輸出節點D之電壓。緩衝器230接收節點D之電壓，以輸出作為輸出數位電壓O之低邏輯電位L。
根據上述實施例，電位移位器自動選擇一快速信號傳輸路徑，並在不增加靜態電流下，快速移位並輸出電壓準位。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
100:電位移位器 110:第一P通道金氧半場效電晶體 111:第二P通道金氧半場效電晶體 112:第三P通道金氧半場效電晶體 113:第四P通道金氧半場效電晶體 114:第一N通道金氧半場效電晶體 115:第二N通道金氧半場效電晶體 116:第五P通道金氧半場效電晶體 117:第六P通道金氧半場效電晶體 118:第三N通道金氧半場效電晶體 119:第四N通道金氧半場效電晶體 120:第一電流源 121:第二電流源 122:反向器 200:電位移位器 210:預電位移位器 211:第一反向器 212:第一電流源 213:第二電流源 214:第一電子開關 215:第二電子開關 216:第一電流鏡 217:第二電流鏡 220:選擇器 221:第二反向器 222:負緣延遲器 223:多工器 224:正緣脈衝產生器 225:負緣脈衝產生器 226:SR閂鎖器 2230:緩衝器 VH、H、H’、VGH:高邏輯電位 VL、L、L’、VGL:低邏輯電位 IN、INB:輸入電壓 a、d:節點 OUT:輸出電壓 U1、U2:輸出端 I、IB:輸入數位電壓 t0、t1、t2、t3、t4、t5:時間點 O:輸出數位電壓 MP1:第一P通道金氧半場效電晶體 MP2:第二P通道金氧半場效電晶體 MN1:第一N通道金氧半場效電晶體 MN2:第二N通道金氧半場效電晶體 A、B、C、D、E:節點 SEL:設定電壓
第1圖為先前技術之電位移位器之示意圖。 第2圖為先前技術之電位移位器之輸入電壓、輸出節點之信號與輸出電壓之波形圖。 第3圖為本發明之第一實施例之電位移位器之示意圖。 第4圖為本發明之第一實施例之電位移位器之輸入數位電壓、第一數位電壓、第二數位電壓與輸出數位電壓之波形圖。 第5圖為本發明之第二實施例之電位移位器之示意圖。 第6圖為本發明之第二實施例之電位移位器之輸入數位電壓、節點之信號、設定電壓與輸出數位電壓之波形圖。 第7圖為本發明之第三實施例之電位移位器之示意圖。 第8圖為本發明之第二實施例之電位移位器之輸入數位電壓、節點之信號、SR閂鎖器之輸入電壓、設定電壓與輸出數位電壓之波形圖。
200:電位移位器
210:預電位移位器
220:選擇器
U1、U2:輸出端
I:輸入數位電壓
O:輸出數位電壓

Claims (8)

  1. 一種電位移位器，包含： 一預電位移位器，用以移位一輸入數位電壓至一第一數位電壓與一第二數位電壓，其中在該輸入數位電壓之電位變化時，該第一數位電壓與該第二數位電壓之電位依序變化；以及 一選擇器，耦接該預電位移位器，其中該選擇器用以選擇並輸出該第一數位電壓，其中該第一數位電壓之電位較該第二數位電壓之電位變化時更早變化。
  2. 如請求項1所述之電位移位器，更包含一緩衝器，其耦接該選擇器。
  3. 如請求項1所述之電位移位器，其中該預電位移位器包含： 一反向器； 一第一電流源與一第二電流源，其耦接一第一電壓端； 一第一電子開關與一第二電子開關，分別耦接該第一電流源與該第二電流源，其中該第二電子開關耦接該反向器； 一第一電流鏡與一第二電流鏡，耦接一高電壓端，該第一電流鏡與該第二電流鏡分別耦接該第一電子開關與該第二電子開關，其中該第一電流鏡耦接該第二電流鏡； 一第一P通道金氧半場效電晶體，耦接該高電壓端、該第二電子開關、該第二電流鏡與該選擇器； 一第二P通道金氧半場效電晶體，耦接該高電壓端、該第一電子開關、該第一電流鏡與該選擇器； 一第一N通道金氧半場效電晶體，耦接一第二低電壓端、該第一P通道金氧半場效電晶體、該選擇器與該第二P通道金氧半場效電晶體；以及 一第二N通道金氧半場效電晶體，耦接該第二低電壓端、該第二P通道金氧半場效電晶體、該選擇器、該第一N通道金氧半場效電晶體與該第一P通道金氧半場效電晶體。
  4. 如請求項3所述之電位移位器，其中該第一電流鏡包含兩個P通道金氧半場效電晶體，該第二電流鏡包含兩個P通道金氧半場效電晶體。
  5. 如請求項3所述之電位移位器，其中該第一電子開關與該第二電子開關皆為N通道金氧半場效電晶體。
  6. 如請求項1所述之電位移位器，其中該選擇器包含； 一反向器，其輸入端耦接該預電位移位器； 一負緣延遲器(falling-edge delay cell)，耦接該反向器之輸出端；以及 一多工器，耦接該負緣延遲器、該反向器之輸出端與該預電位移位器。
  7. 如請求項1所述之電位移位器，其中該選擇器包含； 一反向器，其輸入端耦接該預電位移位器； 一正緣(rising-edge)脈衝產生器，耦接該反向器之輸出端； 一負緣(falling-edge)脈衝產生器，耦接該預電位移位器； 一SR閂鎖器，耦接該正緣脈衝產生器與該負緣脈衝產生器；以及 一多工器，耦接該SR閂鎖器、該反向器之輸出端與該預電位移位器。
  8. 如請求項1所述之電位移位器，其中該第一低電壓端之電壓實質上低於該第二低電壓端之電壓。
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JP2003168969A (ja) * 2001-09-18 2003-06-13 Nec Microsystems Ltd レベルシフト回路
TWI358694B (en) * 2006-09-12 2012-02-21 Himax Semiconductor Inc Operating frequency generating method and circuit
US7855575B1 (en) * 2009-09-25 2010-12-21 Intel Corporation Wide voltage range level shifter with symmetrical switching
JP6588116B2 (ja) * 2018-02-26 2019-10-09 ウィンボンド エレクトロニクス コーポレーション レベルシフタ
US10890938B2 (en) * 2018-08-20 2021-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Clock duty cycle adjustment and calibration circuit and method of operating same

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