TW202232211A - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板，包括多條資料線、多條閘極線、多個畫素結構、多條轉接線及第一絕緣層。多條資料線在第一方向上排列。多條閘極線在第二方向上排列。每一畫素結構包括主動元件及畫素電極。多條轉接線在第一方向上排列且電性連接至多條閘極線。第一絕緣層設置於多個畫素結構的多個主動元件與多條轉接線之間。第一絕緣層具有多個接觸窗，且多條轉接線透過第一絕緣層的多個接觸窗電性連接至多條閘極線。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板。

隨著顯示科技的發達，人們對顯示裝置的需求，不再滿足於高解析度、高對比、廣視角等光學特性，人們還期待顯示裝置具有優雅的外觀。舉例而言，人們期待顯示裝置的邊框窄，甚至無邊框。

一般而言，顯示裝置包括設置於顯示區的畫素陣列、設置於顯示區之下方的資料驅動電路以及設置於顯示區之左側、右側或左右兩側的閘極驅動電路。為減少顯示裝置之邊框的左右兩側的寬度，可將閘極驅動電路與資料驅動電路均設置於顯示區的下側。當閘極驅動電路設置於顯示區的下側時，在水平方向上延伸的閘極線須透過在垂直方向上延伸的轉接線方能電性連接至閘極驅動電路設置。然而，轉接線須佔用顯示區的佈局面積，且使得顯示區的線路更加繁多，影響顯示裝置之畫素陣列基板的開口率。

本發明提供一種畫素陣列基板，開口率高。

本發明的畫素陣列基板，包括基底、多條資料線、多條閘極線、多個畫素結構、多條轉接線及第一絕緣層。多條資料線設置於基底上，且在第一方向上排列。多條閘極線設置於基底上，且在第二方向上排列，其中第一方向與第二方向交錯。多個畫素結構設置於基底上。每一畫素結構包括主動元件及畫素電極，主動元件電性連接至對應的一資料線及對應的一閘極線，且畫素電極電性連接至主動元件。多條轉接線設置於基底上，在第一方向上排列，且電性連接至多條閘極線。第一絕緣層設置於多個畫素結構的多個主動元件與多條轉接線之間。第一絕緣層具有多個接觸窗，且多條轉接線透過第一絕緣層的多個接觸窗電性連接至多條閘極線。多個畫素結構排成多個畫素列，每一畫素列的多個畫素結構在第一方向上排列，且多個畫素列在第二方向上排列。一畫素列的一畫素結構與下一畫素列的一畫素結構電性連接至同一資料線且分別位於同一資料線的相對兩側。

現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。

本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

圖1為本發明一實施例之畫素陣列基板100的俯視示意圖。

圖2對應於圖1之畫素陣列基板100之主動區100a之第一區域100a-1的局部區域R1。

圖2示意性地繪出彩色濾光圖案CF及本發明一實施例之畫素陣列基板100的資料線DL、閘極線GL、薄膜電晶體的第一端Ta和轉接線gl，而省略畫素陣列基板100的其它構件。

圖3為本發明一實施例之畫素陣列基板100之局部區域r1的俯視示意圖。圖3對應圖2的局部區域r1。

圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。圖4對應於圖3的剖線I-I’。

圖5對應於圖1之畫素陣列基板100之主動區100a的第二區域100a-2的局部區域R2。

圖5示意性地繪出彩色濾光圖案CF及本發明一實施例之畫素陣列基板100的資料線DL、閘極線GL、薄膜電晶體的第一端Ta、觸控訊號線TL和共用電極160，而省略畫素陣列基板100的其它構件。

圖6為本發明一實施例之畫素陣列基板100的剖面示意圖。圖6對應於圖5的剖線II-II’。

請參照圖1及圖4，畫素陣列基板100包括基底110，用以承載畫素陣列基板100的構件。舉例而言，在本實施例中，基底110的材質可以是玻璃。然而，本發明不限於此，在其它實施例中，基底110的材質也可以是石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷等）、或是其它可適用的材料。

請參照圖1、圖2及圖3，畫素陣列基板100包括多條資料線DL和多條閘極線GL。多條資料線DL和多條閘極線GL設置於基底110上。多條資料線DL在第一方向d1上排列，多條閘極線GL第二方向d2上排列，其中第一方向d1與第二方向d2交錯。舉例而言，在本實施例中，第一方向d1與第二方向d2可垂直，但本發明不以此為限。

請參照圖3及圖4，另外，資料線DL與閘極線GL屬於不同的膜層。舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，資料線DL可選擇性地屬於第二金屬層，但本發明不以此為限。

基於導電性的考量，在本實施例中，資料線DL與閘極線GL是使用金屬材料。然而，本發明不限於此，根據其他實施例，資料線DL與閘極線GL也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。

請參照圖3及圖4，畫素陣列基板100包括多個畫素結構SPX，設置於基底110上。每一畫素結構SPX包括一主動元件T及一畫素電極180，主動元件T電性連接至對應的一資料線DL及對應的一閘極線GL，且畫素電極180電性連接至主動元件T。

舉例而言，在本實施例中，主動元件T包括一薄膜電晶體，薄膜電晶體具有第一端Ta、第二端Tb、控制端Tc、半導體圖案Td及閘絕緣層GI（繪示於圖4），閘絕緣層GI設置於控制端Tc與半導體圖案Td之間，第一端Ta及第二端Tb分別與半導體圖案Td的不同兩區電性連接，第一端Ta電性連接至對應的一條資料線DL，控制端Tc電性連接至對應的一條閘極線GL，且第二端Tb電性連接至畫素電極180。

舉例而言，在本實施例中，薄膜電晶體的控制端Tc可選擇性地屬於第一金屬層，薄膜電晶體的第一端Ta及第二端Tb可選擇性地屬於第二金屬層，但本發明不以此為限。

在本實施例中，畫素電極180可選擇性地屬於一第二透明導電層，其包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明不以此為限。

請參照圖2、圖3及圖4，畫素陣列基板100還包括多條轉接線gl。多條轉接線gl設置於基底110上，且在第一方向d1上排列。在第一方向d1上排列的多條轉接線gl電性連接至在第二方向d2上排列的多條閘極線GL。

請參照圖3及圖4，另外，轉接線gl與資料線DL屬於不同的膜層，且轉接線gl與閘極線GL也屬於不同的膜層。舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，資料線DL可選擇性地屬於第二金屬層，而轉接線gl是屬於不同於第一金屬層及第二金屬層的第三金屬層。

請參照圖3及圖4，具體而言，畫素陣列基板100還包括第一絕緣層120（標示於圖4）。第一絕緣層120設置於多個畫素結構SPX的主動元件T與轉接線gl之間。換言之，在本實施例中，薄膜電晶體之控制端Tc所屬的第一金屬層、閘絕緣層GI、薄膜電晶體之半導體圖案Td所屬的半導體層及薄膜電晶體之第一端Ta所屬的第二金屬層形成一堆疊層S（標示於圖4），第一絕緣層120設置於堆疊層S上且位於堆疊層S與轉接線gl所屬的第三金屬層之間。

請參照圖3及圖4，第一絕緣層120具有多個接觸窗122，且轉接線gl是透過第一絕緣層120的接觸窗122（標示於圖4）電性連接至閘極線GL。

具體而言，在本實施例中，畫素陣列基板100更包括第一平坦層130（標示於圖4），第一平坦層130設置於第一絕緣層120上，第一絕緣層120位於第一平坦層130與畫素結構SPX的多個主動元件T之間，且第一平坦層130的膜厚T130大於第一絕緣層120的膜厚T120。第二絕緣層140在第一平坦層130上，且第二絕緣層140之接觸窗142，與第一平坦層130之接觸窗132，及第一絕緣層120之接觸窗122，三個接觸窗重疊（標示於圖4），轉接線gl設置於第二絕緣層140上且透過第二絕緣層140之接觸窗142，與第一平坦層130的接觸窗132，及第一絕緣層120之接觸窗122電性連接至閘極線GL。

請參照圖3及圖4，在本實施例中，畫素陣列基板100更包括第二平坦層150（標示於圖4）。第二平坦層150設置於轉接線gl上，且轉接線gl位於第二平坦層150與第二絕緣層140之間。

請參照圖3及圖4，在本實施例中，畫素陣列基板100更包括共用電極160，重疊於多個畫素結構SPX的多個畫素電極180。在本實施例中，共用電極160可選擇性地設置於第二平坦層150上，其中第二平坦層150位於共用電極160所屬的第一透明導電層與轉接線gl所屬的第三金屬層之間。

請參照圖3及圖4，在本實施例中，畫素陣列基板100更包括第三絕緣層170（標示於圖4），第三絕緣層170設置於共用電極160及第二平坦層150上，畫素電極180可選擇性地設置於第三絕緣層170上，但本發明不以此為限。

請參照圖1、圖5及圖6，在本實施例中，畫素陣列基板100更包括多條觸控訊號線TL，分別電性連接至多個共用電極160。請參照圖4、圖5及圖6，第一絕緣層120更設置於觸控訊號線TL與畫素結構SPX的主動元件T之間。具體而言，在本實施例中，觸控訊號線TL可設置於第二絕緣層140上，而觸控訊號線TL與轉接線gl可屬於同一膜層（例如：第三金屬層）。在本實施例中，畫素陣列基板100更包括屬於第二透明導電層的橋接元件182（繪示於圖6），屬於第一透明導電層的共用電極160可選擇性地利用橋接元件182電性連接至屬於第三金屬層的觸控訊號線TL，但本發明不以此為限。

請參照圖3，多個畫素結構SPX排成多個畫素列Rn、Rn+1，每一畫素列Rn、Rn+1的多個畫素結構SPX在第一方向d1上排列，且多個畫素列Rn、Rn+1在第二方向d2上排列。一畫素列Rn的一畫素結構SPX與下一畫素列Rn+1的一畫素結構SPX電性連接至同一資料線DL且分別位於同一資料線DL的相對兩側。畫素列Rn的畫素結構SPX與下一畫素列Rn+1的畫素結構SPX在第三方向d3上排列，其中第三方向d3與第一方向d1及第二方向d2交錯。

請參照圖3及圖4，在本實施例中，轉接線gl的一部分gla重疊於薄膜電晶體的半導體圖案Td。在本實施例中，轉接線gl的一部分gla更重疊於薄膜電晶體的第一端Ta。請參照圖3，更進一步地說，在本實施例中，轉接線gl可跨越薄膜電晶體的半導體圖案Td及薄膜電晶體的第一端Ta，但本發明不以此為限。請參照圖3，此外，在本實施例中，轉接線gl與資料線DL大致上可平行，且轉接線gl可部分地重疊於資料線DL，但本發明不以此為限。

請參照圖2及圖3，在本實施例中，畫素列Rn的畫素結構SPX與下一畫素列Rn+1的畫素結構SPX分別用以顯示藍色及紅色，轉接線gl於基底110上的垂直投影可位於畫素列Rn之畫素結構SPX於基底110上的垂直投影與下一畫素列Rn+1之畫素結構SPX於基底110上的垂直投影之間。舉例而言，在本實施例中，彩色濾光圖案層CF可包括紅色濾光圖案R、綠色濾光圖案G及藍色濾光圖案B，畫素列Rn的畫素結構SPX與下一畫素列Rn+1的畫素結構SPX分別與藍色濾光圖案B及紅色濾光圖案R重疊。畫素結構SPX與彩色濾光圖案層CF可設置於同一基底110上；或者，畫素結構SPX與彩色濾光圖案層CF可分別設置相對的兩基底（即基底110與未繪示的另一基底）上；本發明並不加以限制。

請參照圖1、圖2及圖5，基底110具有主動區100a，主動區100a包括第一區域100a-1及第一區域100a-1外的第二區域100a-2。請參照圖1及圖2，多條轉接線gl設置於主動區100a的第一區域100a-1。請參照圖1及圖5，多條觸控訊號線TL設置於主動區100a的第二區域100a-2。簡言之，在本實施例中，多條轉接線gl及多條觸控訊號線TL可分區設置，但本發明不以此為限。

在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。

圖7為本發明一實施例之畫素陣列基板100A的俯視示意圖。

圖8對應於圖7之畫素陣列基板100A之主動區100a的第一區域100a-1的局部區域R3。

圖8示意性地繪出彩色濾光圖案CF及本發明一實施例之畫素陣列基板100A的資料線DL、閘極線GL、薄膜電晶體的第一端Ta、轉接線gl、共用電極160和觸控訊號線TL，而省略畫素陣列基板100A的其它構件。

圖9為本發明一實施例之畫素陣列基板100A之局部區域r3的俯視示意圖。圖9對應圖8的局部區域r3。

圖10為本發明一實施例之畫素陣列基板100A的剖面示意圖。圖10對應於圖9的剖線III-III’。

本實施例的畫素陣列基板100A與前述實施例的畫素陣列基板100類似，兩者的差異在於：本實施例之畫素陣列基板100A的轉接線gl與前述實施例的畫素陣列基板100的轉接線gl不儘相同。

請參照圖9，類似地，在本實施例中，轉接線gl也可跨越畫素列Rn之畫素結構SPX之薄膜電晶體的半導體圖案Td。與前述之畫素陣列基板100不同的是，在本實施例中，轉接線gl可跨越畫素列Rn之畫素結構SPX之薄膜電晶體的第二端Tb；轉接線gl可繞過畫素列Rn之畫素結構SPX的薄膜電晶體的第一端Ta。此外，在本實施例中，轉接線gl與資料線DL可不相重疊。

另外，本實施例之畫素陣列基板100A的轉接線gl所屬之膜層的形成位置與前述實施例之畫素陣列基板100的轉接線gl所屬之膜層的形成位置也不同。請參照圖9及圖10，具體而言，在本實施例中，轉接線gl設置於第一絕緣層120上，第一平坦層130設置於第一絕緣層120及轉接線gl上，且轉接線gl位於第一平坦層130與第一絕緣層120之間。簡言之，在圖4的實施例中，轉接線gl所屬的第三金屬層是設置在第一平坦層130上方；在圖10的實施例中，轉接線gl所屬的第三金屬層是設置在第一絕緣層120上。

請參照圖7及圖8，在本實施例中，多條轉接線gl及多條觸控訊號線TL可設置於畫素陣列基板100A之主動區100a的第一區域100a-1。也就是說，在本實施例中，多條轉接線gl及多條觸控訊號線TL可設置於畫素陣列基板100A的同一區域，且多條轉接線gl及多條觸控訊號線TL可在第一方向d1上交替排列。

圖11為本發明一實施例之畫素陣列基板100B之局部的俯視示意圖。

圖11的畫素陣列基板100B與圖3的畫素陣列基板100類似，兩者的差異在於：圖11之畫素陣列基板100B的轉接線gl與圖3之畫素陣列基板100的轉接線gl不儘相同。

請參照圖11，下一畫素列Rn+1之畫素結構SPX的主動元件T包括薄膜電晶體，下一畫素列Rn+1之畫素結構SPX的薄膜電晶體具有第一端Ta、第二端Tb、控制端Tc及半導體圖案Td，下一畫素列Rn+1之畫素結構SPX的薄膜電晶體的第一端Ta及第二端Tb分別電性連接至下一畫素列Rn+1之畫素結構SPX的薄膜電晶體的半導體圖案Td的不同兩區，下一畫素列Rn+1之畫素結構SPX的薄膜電晶體的第一端Ta電性連接至資料線DL，下一畫素列Rn+1之畫素結構SPX的薄膜電晶體的控制端Tc電性連接至對應的另一閘極線GL。

具體而言，在本實施例中，轉接線gl具有多個非直線段glb，多個非直線段glb分別重疊於畫素列Rn之畫素結構SPX的薄膜電晶體的半導體圖案Td及下一畫素列Rn+1之畫素結構SPX的薄膜電晶體的半導體圖案Td，且多個非直線段glb分別位於資料線DL的相對兩側。在本實施例中，轉接線gl的多個非直線段glb可分別繞過畫素列Rn之畫素結構SPX的薄膜電晶體的第一端Ta及下一畫素列Rn之畫素結構SPX的薄膜電晶體的第一端Ta。在本實施例中，轉接線gl的多個非直線段glb可分別跨過畫素列Rn之畫素結構SPX的薄膜電晶體的第二端Tb及下一畫素列Rn+1之畫素結構SPX的薄膜電晶體的第二端Tb。

100、100A、100B:畫素陣列基板 100a:主動區 100a-1:第一區域 100a-2:第二區域 110:基底 120:第一絕緣層 122、132、142:接觸窗 130:第一平坦層 140:第二絕緣層 150:第二平坦層 160:共用電極 170:第三絕緣層 180:畫素電極 182:橋接元件 B:藍色濾光圖案 CF:彩色濾光圖案層 DL:資料線 d1:第一方向 d2:第二方向 d3:第三方向 G:綠色濾光圖案 GL:閘極線 GI:閘絕緣層 gl:轉接線 gla:轉接線的一部分 glb:非直線段 R:紅色濾光圖案 R1、R2、R3、r1、r3:局部區域 Rn、Rn+1:畫素列 S:堆疊層 SPX:畫素結構 T:主動元件 Ta:第一端 Tb:第二端 Tc:控制端 Td:半導體圖案 T120、T130:膜厚 TL:觸控訊號線 I-I’、II-II’、III-III’:剖線

圖1為本發明一實施例之畫素陣列基板100的俯視示意圖。 圖2示意性地繪出彩色濾光圖案CF及本發明一實施例之畫素陣列基板100的資料線DL、閘極線GL、薄膜電晶體的第一端Ta和轉接線gl。 圖3為本發明一實施例之畫素陣列基板100之局部區域r1的俯視示意圖。 圖4為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖5示意性地繪出彩色濾光圖案CF及本發明一實施例之畫素陣列基板100的資料線DL、閘極線GL、薄膜電晶體的第一端Ta、觸控訊號線TL和共用電極160。 圖6為本發明一實施例之畫素陣列基板100的剖面示意圖。 圖7為本發明一實施例之畫素陣列基板100A的俯視示意圖。 圖8示意性地繪出彩色濾光圖案CF及本發明一實施例之畫素陣列基板100A的資料線DL、閘極線GL、薄膜電晶體的第一端Ta、轉接線gl、共用電極160和觸控訊號線TL。 圖9為本發明一實施例之畫素陣列基板100A之局部區域r3的俯視示意圖。 圖10為本發明一實施例之畫素陣列基板100A的剖面示意圖。 圖11為本發明一實施例之畫素陣列基板100B之局部的俯視示意圖。

100:畫素陣列基板

160:共用電極

180:畫素電極

DL:資料線

d1:第一方向

d2:第二方向

d3:第三方向

GL:閘極線

gl:轉接線

gla:轉接線的一部分

r1:局部區域

Rn、Rn+1:畫素列

SPX:畫素結構

Ta:第一端

Tb:第二端

Tc:控制端

Td:半導體圖案

I-I’:剖線

Claims (10)

1. 一種畫素陣列基板，包括： 一基底； 多條資料線，設置於該基底上，且在一第一方向上排列； 多條閘極線，設置於該基底上，且在一第二方向上排列，其中該第一方向與該第二方向交錯； 多個畫素結構，設置於該基底上，其中每一該畫素結構包括一主動元件及一畫素電極，該主動元件電性連接至對應的一該資料線及對應的一該閘極線，該畫素電極電性連接至該主動元件； 多條轉接線，設置於該基底上，在該第一方向上排列，且電性連接至該些閘極線；以及 一第一絕緣層，設置於該些畫素結構的多個主動元件與該些轉接線之間，其中該第一絕緣層具有多個接觸窗，且該些轉接線透過該第一絕緣層的該些接觸窗電性連接至該些閘極線； 該些畫素結構排成多個畫素列，每一該畫素列的多個畫素結構在該第一方向上排列，且該些畫素列在該第二方向上排列； 一該畫素列的一該畫素結構與下一該畫素列的一該畫素結構電性連接至同一該資料線且分別位於同一該資料線的相對兩側， 其中該畫素列的該畫素結構的該主動元件包括一薄膜電晶體，該薄膜電晶體具有一第一端、一第二端、一控制端及一半導體圖案，該第一端及該第二端分別電性連接至該半導體圖案的不同兩區，該第一端電性連接至同一該資料線，該控制端電性連接至對應的一該閘極線，且該第二端電性連接至該畫素列之該畫素結構的該畫素電極；一該轉接線跨越該畫素列之該畫素結構之該薄膜電晶體的該第二端。
2. 如請求項1所述的畫素陣列基板，其中該轉接線更跨越該畫素列之該畫素結構之該薄膜電晶體的該半導體圖案。
3. 如請求項1所述的畫素陣列基板，其中該轉接線繞過該畫素列之該畫素結構的該薄膜電晶體的該第一端。
4. 如請求項1所述的畫素陣列基板，其中該轉接線與同一該資料線不相重疊。
5. 如請求項1所述的畫素陣列基板，其中下一該畫素列之該畫素結構的該主動元件包括一薄膜電晶體，下一該畫素列之該畫素結構的該薄膜電晶體具有一第一端、一第二端、一控制端及一半導體圖案，下一該畫素列之該畫素結構的該薄膜電晶體的該第一端及該第二端分別電性連接至下一該畫素列之該畫素結構的該薄膜電晶體的該半導體圖案的不同兩區，下一該畫素列之該畫素結構的該薄膜電晶體的該第一端電性連接至同一該資料線，下一該畫素列之該畫素結構的該薄膜電晶體的該控制端電性連接至對應的另一該閘極線，且下一該畫素列之該畫素結構的該薄膜電晶體的該第二端電性連接至下一該畫素列之該畫素結構的該薄膜電晶體的該畫素電極；該轉接線具有多個非直線段，分別重疊於該畫素列之該畫素結構的該薄膜電晶體的該半導體圖案及下一該畫素列之該畫素結構的該薄膜電晶體的該半導體圖案，且該些非直線段分別位於同一該資料線的相對兩側。
6. 如請求項1所述的畫素陣列基板，其中該些轉接線設置於該第一絕緣層上，該畫素陣列基板更包括： 一第一平坦層，設置於該第一絕緣層及該些轉接線上，其中該些轉接線位於該第一平坦層與該第一絕緣層之間。
7. 如請求項1所述的畫素陣列基板，更包括： 多個共用電極，重疊於該些畫素結構的多個畫素電極；以及 多條觸控訊號線，分別電性連接至該些共用電極； 其中，該第一絕緣層更設置於該些觸控訊號線與該些畫素結構的該些主動元件之間。
8. 如請求項7所述的畫素陣列基板，其中該些觸控訊號線與該些轉接線屬於同一膜層。
9. 如請求項7所述的畫素陣列基板，其中該基底具有一主動區，該主動區包括一第一區域及該第一區域外的一第二區域；該些轉接線設置於該主動區的該第一區域，且該些觸控訊號線設置於該主動區的該第二區域。
10. 如請求項7所述的畫素陣列基板，其中該些轉接線及該些觸控訊號線在該第一方向上交替排列。

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