KR102524242B1 - 디스플레이 장치 - Google Patents

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민체 리
훙치아 리아오
지아홍 왕
핑웬 첸
유에훙 충
얄링 수
첸시엔 리아오
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Abstract

디스플레이 장치에 있어서, 복수의 데이터 라인, 복수의 제 1 게이트 라인, 복수의 픽셀 구조, 복수의 제 2 게이트 라인 및 복수의 제 1 공통 라인을 포함한다. 복수의 데이터 라인은 제 1 방향으로 배열된다. 복수의 제 1 게이트 라인은 제 2 방향으로 배열된다. 복수의 픽셀 구조는 복수의 데이터 라인과 복수의 제 1 게이트 라인을 전기적으로 연결한다. 복수의 데이터 라인 및 복수의 제 2 게이트 라인은 제 1 방향으로 배열되며, 복수의 제 2 게이트 라인은 복수의 제 1 게이트 라인에 전기적으로 연결된다. 복수의 픽셀 구조는 복수의 픽셀 열로 배열되며, 복수의 픽셀 열은 제 1 방향으로 배열된다. 각 제 1 공통 라인과 대응하는 제 2 게이트 라인은 서로 인접하는 2개의 픽셀 열 사이에 설치된다. 각 제 1 공통 라인 및 대응하는 제 2 게이트 라인은 각각 대응하는 제 2 게이트 라인에 전기적으로 연결되는 제 1 게이트 라인의 대향하는 양측에 설치되며, 각 제 1 공통 라인은 대응하는 제 2 게이트 라인과 구조적으로 서로 분리된다.

Description

디스플레이 장치
본 발명은 전자장치에 관한 것으로, 특히, 디스플레이 장치에 관한 것이다.
디스플레이 과학 기술이 발달함에 따라 사람들이 디스플레이 장치에 대한 요구는 더 이상 고해상도, 고대비, 광시야각과 같은 광학적 특성에 만족하지 않고 디스플레이 장치가 우아한 외관을 갖기를 더 기대한다. 예를 들어, 사람들은 디스플레이 장치의 베젤이 좁거나 베젤이 없을 것을 기대한다.
일반적으로, 디스플레이 장치는 디스플레이 영역에 설치된 복수의 픽셀 구조, 디스플레이 영역 아래에 설치된 데이터 구동 회로 및 디스플레이 영역의 좌측, 우측 또는 좌우 양측에 설치된 게이트 구동 회로를 포함한다. 디스플레이 장치의 베젤의 좌우 양측의 폭을 줄이기 위해 게이트 구동 회로와 데이터 구동 회로를 모두 디스플레이 영역의 하부에 설치할 수 있다. 게이트 구동 회로가 디스플레이 영역의 하부에 설치될 경우, 수평 게이트 라인에서 수직 게이트 라인을 통해서야만 게이트 구동 회로에 전기적으로 연결될 수 있다. 그러나 수직 게이트 라인의 게이트 온 펄스 신호는 아직 일부 픽셀 구조에 있는 전위에 영향을 주어 디스플레이 이상을 초래하게 된다.
본 발명은 성능이 좋은 디스플레이 장치를 제공한다.
본 발명은 성능도 좋은 다른 디스플레이 장치를 제공한다.
본 발명의 디스플레이 장치는, 제 1 기판, 복수의 데이터 라인, 복수의 제 1 게이트 라인, 복수의 픽셀 구조, 복수의 제 2 게이트 라인, 복수의 제 1 공통 라인, 제 2 기판 및 디스플레이 매체를 포함한다. 복수의 데이터 라인은 제 1 기판 상에 설치되고, 제 1 방향으로 배열된다. 복수의 제 1 게이트 라인은 제 1 기판 상에 설치되고, 제 2 방향으로 배열되며, 여기서 제 1 방향과 제 2 방향은 서로 교차되게 설치된다. 복수의 픽셀 구조는 제 1 기판 상에 설치되고, 복수의 데이터 라인과 복수의 제 1 게이트 라인을 전기적으로 연결한다. 복수의 제 2 게이트 라인은 제 1 기판 상에 설치되고, 복수의 데이터 라인 및 복수의 제 2 게이트 라인은 제 1 방향으로 배열되며, 복수의 제 2 게이트 라인은 복수의 제 1 게이트 라인에 전기적으로 연결된다. 복수의 제 1 공통 라인은 제 1 기판 상에 설치되고, 복수의 픽셀 구조는 복수의 픽셀 열로 배열되며, 복수의 픽셀 열은 제 1 방향으로 배열되고, 각 제 1 공통 라인과 대응하는 제 2 게이트 라인은 복수의 픽셀 열의 서로 인접하는 2개 사이에 설치되고, 제 1 공통 라인 및 대응하는 제 2 게이트 라인은 각각 제 2 게이트 라인에 전기적으로 연결되는 제 1 게이트 라인의 대향하는 양측에 설치되며, 제 1 공통 라인은 대응하는 제 2 게이트 라인과 구조적으로 서로 분리된다. 제 2 기판은 제 1 기판과 대향되게 설치된다. 디스플레이 매체는 제 1 기판과 제 2 기판 사이에 설치된다.
본 발명의 디스플레이 장치는, 제 1 기판, 복수의 데이터 라인, 복수의 제 1 게이트 라인, 복수의 픽셀 구조, 복수의 제 2 게이트 라인, 제 2 기판 및 디스플레이 매체를 포함한다. 복수의 데이터 라인은 제 1 기판 상에 설치되고, 제 1 방향으로 배열된다. 복수의 제 1 게이트 라인은 제 1 기판 상에 설치되고, 제 2 방향으로 배열되며, 여기서 제 1 방향과 제 2 방향은 서로 교차되게 설치된다. 복수의 픽셀 구조는 제 1 기판 상에 설치되고, 복수의 데이터 라인과 복수의 제 1 게이트 라인을 전기적으로 연결하고, x개 픽셀 열 및 y개 픽셀 행으로 배열된다. x개 픽셀 열은 제 1 방향으로 배열되고, y개 픽셀 행은 제 2 방향으로 배열되며, x 및 y는 2보다 큰 양의 정수이다. 픽셀 구조는 제 1 방향 및 제 2 방향에서 각각 제 1 폭(a1) 및 제 2 폭(a2)을 가진다. 복수의 제 2 게이트 라인은 제 1 기판 상에 설치되고, 데이터 라인 및 제 2 게이트 라인은 제 1 방향으로 배열되고, 제 2 게이트 라인은 제 1 게이트 라인에 전기적으로 연결된다. 제 2 기판은 제 1 기판에 대향되게 설치된다. 디스플레이 매체는 제 1 기판과 제 2 기판 사이에 설치된다. 각 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결된다.(a1·x + a2·y) < 2000000, n = 2; 또는 2000000 <(a1·x + a2·y) < 2400000, n = 3; 또는 2400000 <(a1·x + a2·y) < 3000000, n = 4; 또는 (a1·x + a2·y) > 3000000, n = 5.
본 발명의 일 실시예에서, 상술한 제 1 공통 라인의 신호는 제 2 게이트 라인의 게이트 오프 신호와 실질적으로 동일하다.
본 발명의 일 실시예에서, 상술한 각 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결되고, n은 양의 정수이며, 각 제 1 게이트 라인과 n개의 제 2 게이트 라인은 제 1 방향에서 차례로 배열된 제 1 내지 제 n의 연결점을 가지고, 복수의 제 2 게이트 라인은 제 1 방향으로 차례로 배열된 제 1 내지 제 n의 제 2 게이트 라인 그룹을 포함하며, 제 1 내지 제 n의 제 2 게이트 라인 그룹의 m번째 제 2 게이트 라인 그룹의 복수의 제 2 게이트 라인은 대응하는 복수의 제 1 게이트 라인과 제 1 내지 제 n의 연결점의 m번째 연결점을 가지며, m은 양의 정수이고, n≥m≥1이다. 디스플레이 장치는 공통 전극, 복수의 공통 패드 그룹, 복수의 제 1 전환 소자, n개의 제 2 공통 패드 및 n개의 제 2 전환 소자를 더 포함한다. 공통 전극은 제 2 기판 상에 설치되고, 제 2 기판과 디스플레이 매체 사이에 위치한다. 복수의 공통 패드 그룹은 제 1 기판 상에 설치되고, 각각 제 1 내지 제 n의 제 2 게이트 라인 그룹에 대응되게 설치되며, 복수의 픽셀 구조는 서로 대향하는 제 1 측 및 제 2 측을 가지고, 복수의 공통 패드 그룹은 복수의 픽셀 구조의 제 2 측에 설치되며, 각 공통 패드 그룹은 복수의 제 1 공통 패드를 포함한다. 복수의 제 1 전환 소자는 각각 복수의 공통 패드 그룹의 복수의 제 1 공통 패드 상에 설치되고, 복수의 공통 패드 그룹의 복수의 제 1 공통 패드 및 공통 전극에 전기적으로 연결된다. n개의 제 2 공통 패드는 제 1 기판 상에 설치되고, 각각 제 1 내지 제 n의 제 2 게이트 라인 그룹에 대응되게 설치되면서 복수의 픽셀 구조의 제 1 측에 위치한다. n개의 제 2 전환 소자는 각각 n개의 제 2 공통 패드 상에 설치되면서, n개의 제 2 공통 패드 및 공통 전극에 전기적으로 연결된다. 하나의 공통 패드 그룹과 하나의 제 2 공통 패드는 동일한 제 2 게이트 라인 그룹에 대응하고, 제 2 공통 패드의 전위는 공통 패드 그룹의 복수의 제 1 공통 패드의 전위보다 크다.
본 발명의 일 실시예에서, 상술한 디스플레이 장치는, 제 1 기판 상에 설치되면서 복수의 픽셀 구조의 제 1 측에 위치하는 제 3 공통 패드를 더 포함한다. 제 3 공통 패드와 복수의 제 2 공통 패드는 제 1 방향으로 차례로 배열되면서 구조적으로 서로 분리되며, 제 3 공통 패드는 제 1 내지 제 n의 제 2 게이트 라인 그룹의 제 1의 제 2 게이트 라인 그룹에 대응되게 설치되며, 제 3 공통 패드의 전위는 대응하는 복수의 제 2 공통 패드의 전위보다 크다.
본 발명의 일 실시예에서, 상술한 디스플레이 장치는, 복수의 제 2 공통 라인, 제 1 주변 배선 및 제 2 주변 배선을 더 포함한다. 복수의 제 2 공통 라인은 제 1 기판 상에 설치되고, 복수의 제 2 게이트 라인 및 복수의 제 2 공통 라인은 제 1 방향으로 배열되고, 각 제 2 공통 라인은 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치된다. 제 1 주변 배선은 제 1 기판 상에 설치되면서 복수의 픽셀 구조의 제 1 측에 위치하며, 그 중, 복수의 제 1 공통 라인은 제 1 주변 배선에 전기적으로 연결된다. 제 2 주변 배선은 제 1 기판 상에 설치되면서 복수의 픽셀 구조의 제 2 측에 위치하며, 그 중, 각 제 2 공통 라인의 양단은 각각 제 1 주변 배선 및 제 2 주변 배선에 전기적으로 연결된다.
본 발명의 일 실시예에서, 상술한 복수의 제 1 게이트 라인은 홀수의 제 1 게이트 라인 및 짝수의 제 1 게이트 라인을 포함하고, 홀수의 제 1 게이트 라인은 제 (1 + 2·K)의 제 1 게이트 라인을 포함하고, K = 0, 1, ..., p, p는 2 이상의 양의 정수이고, 짝수의 제 1 게이트 라인은 제 2L의 제 1 게이트 라인을 포함하고, L = 1, 2, ... , q, q는 3 이상의 양의 정수이다. 복수의 제 2 게이트 라인은 제 1 방향으로 차례로 배열된 제 1 내지 제 (p + 1)의 제 2 게이트 라인 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인을 포함한다. 제 1 내지 제 (p + 1)의 제 2 게이트 라인은 제 (1 + 2·K)의 제 1 게이트 라인에 전기적으로 연결되고, 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인은 제 2L의 제 1 게이트 라인에 전기적으로 연결된다.
본 발명의 일 실시예에서, 상술한 제 1 내지 제 (p + 1)의 제 2 게이트 라인과 제 (1 + 2·K)의 제 1 게이트 라인의 복수의 연결점 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인과 제 2L의 복수의 연결점은 대략 서로 평행하는 복수의 사선을 따라 분포된다.
본 발명의 일 실시예에서, 상술한 제 1 내지 제 (p + 1)의 제 2 게이트 라인과 제 (1 + 2·K)의 제 1 게이트 라인의 복수의 연결점 및 제 (p + 2) 내지 제(p+q+1)의 제 2 게이트 라인과 제 2L의 복수의 연결점은 대략 V 자형으로 분포된다.
본 발명의 일 실시예에서, 상술한 디스플레이 장치는, 제 1 기판 상에 설치되는 복수의 제 1 공통 라인을 더 포함한다. 각 제 1 공통 라인과 대응하는 제 2 게이트 라인은 x개의 픽셀 열의 서로 인접하는 두개의 사이에 설치되고, 제 1 공통 라인 및 대응하는 제 2 게이트 라인은 각각 제 2 게이트 라인에 전기적으로 연결되는 제 1 게이트 라인의 서로 대향하는 양측에 설치되고, 제 1 공통 라인과 대응하는 제 2 게이트 라인은 구조적으로 서로 분리된다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(10)를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100), 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)를 나타내는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 대향 기판(200), 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)를 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100A), 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100B) 및 제 1 전환 소자(T1)를 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100C) 및 제 1 전환 소자(T1)를 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100D) 및 제 1 전환 소자(T1)를 나타내는 평면도이다.
이하, 본 발명의 예시적인 실시예에 대해 상세하게 설명하며, 예시적인 실시예의 실예는 도면에 도시되어 있다. 동일한 참조 부호는 도면 및 설명에서 가능한 한 동일하거나 유사한 부분을 설명하는데 사용된다.
층, 필름, 영역 또는 기판과 같은 소자가 다른 소자 "위" 또는 다른 소자에 "연결"된 것으로 언급되는 경우, 직접 다른 소자 위에 위치하거나 또는 다른 소자에 연결될 수 있으며, 또는 중간에 다른 소자가 있을 수 있음을 이해해야 한다. 반대로, 소자가 "직접 다른 소자 위에 있거나" 또는 다른 소자에 "직접 연결"된 것으로 언급되는 경우, 중간 소자가 존재하지 않는다. 본 명세서에서 사용되는 "연결"은 물리적 및/또는 전기적 연결을 의미할 수 있다. 또한, "전기적 연결" 또는 "결합"은 두 소자 사이에 다른 소자가 있음을 의미할 수 있다.
본 명세서에 사용된 "약", "유사" 또는 "실질적으로"는 해당 값 및 본 기술분야의 기술자가 특정한 특정 값의 허용 가능한 편차 범위 내의 평균 값, 및 거론된 측정 및 측정과 관련된 오차를 고려한 특정 수량(즉 측정 시스템의 제한)을 포함한다. 예를 들어, "약"은 해당 값의 하나 이상의 표준 편차 내 또는 ±30%, ±20%, ±10%, ±5% 이내를 의미할 수 있다. 또한, 본 명세서에서 사용된 "약", "유사" 또는 "실질적으로"는 광학 성질, 에칭 성질 또는 기타 성질에 따라 허용 가능한 편차 범위 또는 표준 편차를 선택할 수 있으며, 하나의 편차로 전부 성질을 적용하지 않아도 된다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 및 본 발명의 맥락에서의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 정의하지 않는 한, 이상적이거나 과도하게 공식적인 의미로 해석되어서는 안된다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(10)를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 디스플레이 장치(10)는 픽셀 어레이 기판(100), 대향 기판(200) 및 디스플레이 매체(300)를 포함하며, 그 중, 디스플레이 매체(300)는 픽셀 어레이 기판(100)과 대향 기판(200) 사이에 설치된다. 픽셀 어레이 기판(100)은 제 1 기판(110) 및 소자 층(120)을 포함하며, 그 중, 소자 층(120)은 제 1 기판(110) 상에 설치되고 디스플레이 매체(300)와 제 1 기판(110) 사이에 위치한다. 대향 기판(200)은 제 2 기판(210)을 포함하고, 제 2 기판(210)은 제 1 기판(110)과 대향되게 설치되며, 디스플레이 매체(300)는 제 1 기판(110)과 제 2 기판(210) 사이에 위치한다.
본 실시예에서, 제 1 기판(110)의 재료는 유리, 석영, 유기 폴리머 또는 기타 적용 가능한 재료일 수 있다. 제 2 기판(210)의 재료는 유리, 석영, 유기 폴리머 또는 기타 적용 가능한 재료일 수 있다.
본 실시예에서, 디스플레이 매체(300)는 예를 들어 액정이다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서 디스플레이 매체(300)는 유기전계발광층 또는 다른 적용 가능한 재료일 수도 있다.
도 2는 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100), 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)를 나타내는 평면도이다.
도 1 및 도 2를 참조하면, 픽셀 어레이 기판(100)의 소자 층(120)은 복수의 데이터 라인(DL), 복수의 제 1 게이트 라인(HG), 복수의 픽셀 구조(PX) 및 복수의 제 2 게이트 라인(VG)을 포함한다.
도 2를 참조하면, 복수의 데이터 라인(DL)은 제 1 기판(110) 상에 설치되고 제 1 방향(D1)으로 배열된다. 복수의 제 1 게이트 라인(HG)은 제 1 기판(110) 상에 설치되고 제 2 방향(D2)으로 배열되며, 그 중, 제 1 방향(D1)은 제 2 방향(D2)과 서로 교차한다. 예를 들어, 본 실시예에서 제 1 방향(D1)은 제 2 방향(D2)과 실질적으로 수직일 수 있으나, 본 발명은 이에 한정되지 않는다.
본 실시예에서, 데이터 라인(DL)과 제 1 게이트 라인(HG)은 서로 다른 필름층에 속한다. 예를 들어, 본 실시예에서, 제 1 게이트 라인(HG)은 제 1 금속층에 속하고, 데이터 라인(DL)은 제 2 금속층에 속할 수 있으나, 본 발명은 이에 한정되지 않는다. 본 실시예에서는 전도성을 고려하여 데이터 라인(DL)과 제 1 게이트 라인(HG)을 금속 재료를 사용하나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 데이터 라인(DL) 및/또는 제 1 게이트 라인(HG)라인은 합금, 금속 재료의 질화물, 금속 재료의 산화물, 금속 재료의 질산화물 또는 금속 재료와 기타 전도성 재료의 적층층과 같은 다른 전도성 재료를 사용할 수도 있다.
복수의 픽셀 구조(PX)는 제 1 기판(110) 상에 설치되며, 복수의 데이터 라인(DL)과 복수의 제 1 게이트 라인(HG)을 전기적으로 연결한다. 구체적으로, 본 실시예에서, 각 픽셀 구조(PX)는 박막 트랜지스터(도시하지 않음) 및 픽셀 전극(도시하지 않음)을 포함할 수 있으며, 그 중, 상기 박막 트랜지스터는 제 1 단, 제 2 단 및 제어단을 갖는다. 상기 박막 트랜지스터의 제 1 단은 대응하는 하나의 데이터 라인(DL)에 전기적으로 연결되고, 상기 박막 트랜지스터의 제어단은 대응하는 하나의 제 1 게이트 라인(HG)에 전기적으로 연결되며, 상기 박막 트랜지스터의 제 2 단은 상기 픽셀 전극에 전기적으로 연결된다.
복수의 제 2 게이트 라인(VG)은 제 1 기판(110) 상에 설치되고, 그 중, 복수의 데이터 라인(DL) 및 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 배열되고, 복수의 제 2 게이트 라인(VG)은 복수의 제 1 게이트 라인(HG)에 전기적으로 연결된다.
구체적으로, 본 실시예에서, 복수의 픽셀 구조(PX)는 복수의 픽셀 열(Cpx) 및 복수의 픽셀 행(Rpx)으로 배열되고, 복수의 픽셀 열(Cpx)은 제 1 방향(D1)으로 배열되고, 각 픽셀 열(Cpx)은 복수의 픽셀(PX)은 제 2 방향(D2)으로 배열되며, 복수의 픽셀 행(Rpx)은 제 2 방향(D2)으로 배열되고, 각 픽셀 행(Rpx)의 복수의 픽셀(PX)은 제 1 방향(D1)으로 배열된다. 픽셀 어레이 기판(100)의 평면도에서, 각 제 2 게이트 라인(VG)은 서로 인접하는 2개의 픽셀 열(Cpx) 사이에 설치된다. 즉, 복수의 제 2 게이트 라인(VG)은 픽셀 어레이 기판(100)의 활성 영역(active area)에 삽입되어 있고, 각 제 2 게이트 라인(VG)은 상기 활성 영역 내에서 대응하는 적어도 하나의 제 1 게이트 라인(VG)에 전기적으로 연결된다.
예를 들어, 본 실시예에서, 복수의 제 1 게이트 라인(HG)은 제 2 방향(D2)으로 차례로 배열된 제 1 게이트 라인(HG1), 제 1 게이트 라인(HG2), 제 1 게이트 라인(HG3), 제 1 게이트 라인(HG4), 제 1 게이트 라인(HG5) 및 제 1 게이트 라인(HG6)을 포함하고, 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 2 게이트 라인(VG1), 제 2 게이트 라인(VG2), 제 2 게이트 라인(VG3), 제 2 게이트 라인(VG4), 제 2 게이트 라인(VG5) 및 제 2 게이트 라인(VG6)을 포함하며, 제 2 게이트 라인(VG1), 제 2 게이트 라인(VG2), 제 2 게이트 라인(VG3), 제 2 게이트 라인(VG4), 제 2 게이트 라인(VG5) 및 제 2 게이트 라인(VG6)은 각각 제 1 게이트 라인(HG1), 제 1 게이트 라인(HG2), 제 1 게이트 라인(HG3), 제 1 게이트 라인(HG4), 제 1 게이트 라인(HG5) 및 제 1 게이트 라인(HG6)에 전기적으로 연결된다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서 복수의 제 2 게이트 라인(VG)과 복수의 제 1 게이트 라인(HG)은 다른 방식으로 서로 연결될 수도 있다.
특히, 도 1 및 도 2를 참조하면, 픽셀 어레이 기판(100)의 소자 층(120)은 복수의 제 1 공통 라인(CL1)을 더 포함한다. 도 2를 참조하면, 복수의 제 1 공통 라인(CL1)은 제 1 기판(110) 상에 설치된다. 픽셀 어레이 기판(100)의 평면도에서, 각 제 1 공통 라인(CL1)과 대응하는 제 2 게이트 라인(VG)은 서로 인접하는 2개의 픽셀 열(Cpx) 사이에 설치되고, 각 제 1 공통 라인(CL1) 및 대응하는 하나의 제 2 게이트 라인(VG)은 각각 제 2 게이트 라인(VG)에 전기적으로 연결된 제 1 게이트 라인(HG)의 대향하는 양측에 설치되고, 각 제 1 공통 라인(CL1)과 대응하는 하나의 제 2 게이트 라인(VG)은 구조적으로 서로 분리된다.
예를 들어, 본 실시예에서 복수의 제 2 게이트 라인(VG)은 각각 제 1 게이트 라인(HG1), 제 1 게이트 라인(HG2), 제 1 게이트 라인(HG3), 제 1 게이트 라인(HG4), 제 1 게이트 라인(HG5) 및 제 1 게이트 라인(HG6)에 전기적으로 연결된 제 2 게이트 라인(VG1), 제 2 게이트 라인(VG2), 제 2 게이트 라인(VG3), 제 2 게이트 라인(VG4), 제 2 게이트 라인(VG5) 및 제 2 게이트 라인(HG6)을 포함한다. 복수의 제 1 공통 라인(CL1)은 각각 제 2 게이트 라인(VG1), 제 2 게이트 라인(VG2), 제 2 게이트 라인(VG3), 제 2 게이트 라인(VG4), 제 2 게이트 라인(VG5), 제 2 게이트 라인(VG6)과 대응하는 제 1 공통 라인(CL11), 제 1 공통 라인(CL12), 제 1 공통 라인(CL13), 제 1 공통 라인 라인(CL14), 제 1 공통 라인(CL15) 및 제 1 공통 라인(CL16)을 포함한다. 픽셀 어레이 기판(100)의 평면도에서, 제 1 공통 라인(CL11)과 제 2 게이트 라인(VG1)은 각각 제 2 게이트 라인(VG1)과 전기적으로 연결되는 제 1 게이트 라인(HG1)의 대향하는 양측에 설치되고, 제 1 공통 라인(CL11)과 제 2 게이트 라인(VG1)은 구조적으로 서로 분리된다. 제 1 공통 라인(CL12)과 제 2 게이트 라인(VG2)은 각각 제 2 게이트 라인(VG2)과 전기적으로 연결되는 제 1 게이트 라인(HG2)의 대향하는 양측에 설치되고, 제 1 공통 라인(CL12)과 제 2 게이트 라인(VG2)은 구조적으로 서로 분리된다. 제 1 공통 라인(CL13)과 제 2 게이트 라인(VG3)은 제 2 게이트 라인(VG3)과 전기적으로 연결되는 제 1 게이트 라인(HG3)의 대향하는 양측에 설치되고, 제 1 공통 라인(CL13)과 제 2 게이트 라인(VG3)은 구조적으로 서로 분리된다. 제 1 공통 라인(CL14)과 제 2 게이트 라인(VG4)은 각각 제 2 게이트 라인(VG4)에 전기적으로 연결되는 제 1 게이트 라인(HG4)의 대향하는 양측에 설치되고, 제 1 공통 라인(CL14)과 제 2 게이트 라인(VG4)은 구조적으로 서로 분리된다. 제 1 공통 라인(CL15)과 제 2 게이트 라인(VG5)은 각각 제 2 게이트 라인(VG5)에 전기적으로 연결되는 제 1 게이트 라인(HG5)의 대향하는 양측에 연결되고, 제 1 공통 라인(CL15)과 제 2 게이트 라인(VG5)은 구조적으로 서로 분리된다. 제 1 공통 라인(CL16)과 제 2 게이트 라인(VG6)은 각각 제 2 게이트 라인(VG6)에 전기적으로 연결되는 제 1 게이트 라인(HG6)의 대향하는 양측에 설치되고, 제 1 공통 라인(CL16)과 제 2 게이트 라인(VG6)은 구조적으로 서로 분리된다.
특히, 제 1 공통 라인(CL1)을 설치함으로써, 픽셀 구조(PX) 옆에 제 2 게이트 라인(VG)이 설치되어 있는지 여부에 관계없이 복수의 픽셀 구조(PX)는 동일하거나 유사한 전계 분포를 느낄 수 있어 디스플레이 품질을 더 향상시킬 수 있다.
본 실시예에서, 제 1 공통 라인(CL1)의 신호는 제 2 게이트 라인(VG)의 게이트 오프 신호와 실질적으로 동일하다. 구체적으로, 본 실시예에서, 제 2 게이트 라인(VG)의 신호가 게이트 오프 신호이든 게이트 온 신호이든, 제 1 공통 라인(CL1)의 신호는 모두 상기 게이트 오프 신호로 고정될 수 있다. 예를 들어,본 실시예에서, 상기 게이트 오프 신호는 9볼트 내지 10볼트 사이의 DC 신호일 수 있지만, 본 발명은 이에 한정되지 않는다.
본 실시예에서, 제 1 공통 라인(CL1)과 제 1 게이트 라인(HG)은 서로 다른 필름층에 속한다. 예를 들어, 본 실시예에서 제 1 게이트 라인(HG)은 제 1 금속층에 속하고, 제 1 공통 라인(CL1)은 제 2 금속층에 속할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 전도성을 고려하여 본 실시예에서 제 1 공통 라인(CL1)은 금속 재료를 사용한다. 그러나, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 제 1 공통 라인(CL1)은 합금, 금속 재료의 질화물, 금속 재료의 산화물, 금속 재료의 질산화물, 또는 금속 재료와 기타 전도성 재료의 적층층과 같은 다른 전도성 재료를 사용할 수도 있다.
도 1 및 도 2를 참조하면, 본 실시예에서, 픽셀 어레이 기판(100)의 소자 층(120)은 제 1 주변 배선(L1)을 더 포함한다. 도 2를 참조하면, 제 1 주변 배선(L1)은 제 1 기판(110) 상에 설치되고 복수의 픽셀 구조(PX)의 제 1 측(S1)에 위치한다. 복수의 제 1 공통 라인(CL1)은 제 1 주변 배선(L1)에 전기적으로 연결된다.
도 1 및 도 2를 참조하면, 본 실시예에서 픽셀 어레이 기판(100)의 소자 층(120)은 복수의 제 2 공통 라인(CL2)을 더 포함한다. 도 2를 참조하면, 복수의 제 2 공통 라인(CL2)은 제 1 기판(110) 상에 설치되고, 복수의 제 2 게이트 라인(VG) 및 복수의 제 2 공통 라인(CL2)은 제 1 방향(D1)으로 배열되고, 각 제 2 공통 라인(CL2)은 서로 인접하는 2개의 픽셀 열(Cpx) 사이에 설치된다. 구체적으로, 복수의 픽셀 열(Cpx) 사이에는 복수의 레이아웃 면적이 있고, 제 2 공통 라인(CL2)은 제 2 게이트 라인(VG) 및 제 1 공통 라인(CL1)이 설치되지 않는 상기 레이아웃 면적에 설치된다.
본 실시예에서 제 2 공통 라인(CL2)과 제 1 게이트 라인(HG)은 서로 다른 필름층에 속한다. 예를 들어, 본 실시예에서 제 1 게이트 라인(HG)은 제 1 금속층에 속하고, 제 2 공통 라인(CL2)은 제 2 금속층에 속할 수 있으나, 본 발명은 이에 한정되지 않는다. 전도성을 고려하여 본 실시예에서 제 2 공통 라인(CL2)은 금속 재료를 사용한다. 그러나, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 제 2 공통 라인(CL2)은 합금, 금속 재료의 질화물, 금속 재료의 산화물, 금속 재료의 질산화물, 또는 금속 재료와 기타 전도성 재료의 적층층과 같은 다른 전도성 재료를 사용할 수도 있다.
도 1 및 도 2를 참조하면, 본 실시예에서, 픽셀 어레이 기판(100)의 소자 층(120)은 제 2 주변 배선(L2)을 더 포함한다. 도 2를 참조하면, 제 2 주변 배선(L2)은 제 1 기판(110) 상에 설치되고 복수의 픽셀 구조(PX)의 제 2 측(S2)에 위치하며, 복수의 제 2 공통 라인(CL2)은 제 2 주변 배선(L2)에 전기적으로 연결된다.
본 실시예에서, 제 2 주변 배선(L2)에 가까운 각 제 2 공통 라인(CL2)의 일단은 제 2 주변 배선(L2)에 전기적으로 연결되고, 제 2 주변 배선(L2)으로부터 떨어진 각 제 2 공통 라인(CL2)의 타단은 제 1 주변 배선(L1)과 선택적으로 분리될 수 있지만, 본 발명은 이에 한정되지 않는다.
도 2를 참조하면, 각 제 1 게이트 라인(HG)은 n개의 제 2 게이트 라인(VG)에 전기적으로 연결되고, n은 양의 정수이다. 각 제 1 게이트 라인(HG) 및 n개의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 n의 연결점(또는 접촉점)(C)을 갖는다, 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 n의 제 2 게이트 라인 그룹(Gvg)을 포함하며, 제 1 내지 제 n의 제 2 게이트 라인 그룹(Gvg)의 m번째 제 2 게이트 라인 그룹(Gvg)의 복수의 제 2 게이트 라인(VG)은 대응하는 복수의 제 1 게이트 라인(HG)과 제 1 내지 제 n의 연결점(C)의 m번째 연결점(C)을 가지며, m은 양의 정수이고, n≥m≥1이다.
예를 들어,본 실시예에서, n = 3, 각 제 1 게이트 라인(HG)은 대응하는 3개의 제 2 게이트 라인(VG)에 전기적으로 연결되고, 각 제 1 게이트 라인(HG)은 대응하는 3개의 제 2 게이트 라인(VG)과 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 3의 연결점(C1, C2, C3)을 가지며, 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 3의 제 2 게이트 라인 그룹(Gvg1, Gvg2, Gvg3)을 포함하며, 제 1의 제 2 게이트 라인 그룹(Gvg1)의 복수의 제 2 게이트 라인(VG1 ~ VG6)은 대응하는 복수의 제 1 게이트 라인(HG1 ~ HL6)과 복수의 제 1 연결점(C1)을 가지고, 제 2의 제 2 게이트 라인 그룹(Gvg2)의 복수의 제 2 게이트 라인(VG1 ~ VG6)은 대응하는 복수의 제 1 게이트 라인(HG1 ~ HG6)과 복수의 제 2 연결점(C2)을 가지고, 제 3의 제 2 게이트 라인 그룹(Gvg3)의 복수의 제 2 게이트 라인(VG1 ~ VG6)은 대응하는 복수의 제 1 게이트 라인(HG1 ~ HG6)과 복수의 제 3 연결점(C3)을 갖는다.
도 3은 본 발명의 일 실시예에 따른 대향 기판(200), 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)를 나타내는 평면도이다.
도 1 및 도 3을 참조하면, 본 실시예에서 디스플레이 장치(10)의 대향 기판(200)은 선택적으로 공통 전극(220)을 포함할 수 있으며, 공통 전극(220)은 제 2 기판(210) 상에 설치되고 제 2 기판(210)과 디스플레이 매체(300) 사이에 위치한다. 도 2 및 도 3을 참조하면, 본 실시예에서 공통 전극(220)은 전체면 전극이고 모든 픽셀 구조(PX)와 중첩되지만, 본 발명은 이에 제한되지 않는다.
본 실시예에서, 공통 전극(220)은 예를 들어, 인듐 주석 산화물, 인듐 아연 산화물, 알루미늄 주석 산화물, 알루미늄 아연 산화물, 인듐 게르마늄 아연 산화물, 또는 기타 적합한 산화물 또는 상기 적어도 2종의 적층층과 같은 금속 산화물을 포함하는 투명 전도층이지만, 본 발명은 이에 제한되지 않는다.
도 1 및 도 2를 참조하면, 본 실시예에서, 픽셀 어레이 기판(100)의 소자 층(120)은 복수의 공통 패드 그룹(Gp1a, Gp1b, Gp1c) 및 n개의 제 2 공통 패드(p2a, p2b, p2c)을 더 포함한다. 도 2를 참조하면, 복수의 공통 패드 그룹(Gp1a, Gp1b, Gp1c)는 제 1 기판(110) 상에 설치되고, 각각 제 1 내지 제 n의 제 2 게이트 라인 그룹(Gvg1, Gvgl2, Gvgl3)에 대응되게 설치되며 복수의 픽셀 구조(PX)의 제 2 측(S2)에 위치한다. 각 공통 패드 그룹(Gp1a, Gp1b, Gp1c)은 구조적으로 분리된 복수의 제 1 공통 패드(p1a, p1b, p1c)를 포함한다. n개의 제 2 공통 패드(p2a, p2b, p2c)는 제 1 기판(110) 상에 설치되고, 각각 제 1 내지 제 n의 제 2 게이트 라인 그룹(Gvg1, Gvgl2, Gvgl3)에 대응되게 설치되며 복수의 픽셀 구조(PX)의 제 1 측(S1)에 위치한다.
예를 들어, 본 실시예에서, n = 3, 픽셀 어레이 기판(100)은 3개의 공통 패드 그룹(Gp1a, Gp1b, Gp1c) 및 3개의 제 2 공통 패드(p2a, p2b, p2c)를 포함한다. 3개의 공통 패드 그룹(Gp1a, Gp1b, Gp1c)은 각각 제 1 내지 제 3의 제 2 게이트 라인 그룹(Gvg1, Gvg2, Gvg3)에 대응되게 설치되고, 복수의 픽셀 구조(PX)의 제 2 측(S2)에 위치한다. 3개의 제 2 공통 패드(p2a, p2b, p2c)는 제 1 기판(110) 상에 설치되고, 각각 제 1 내지 제 3의 제 2 게이트 라인 그룹(Gvg1, Gvg2, Gvg3)에 대응되게 설치되며, 복수의 픽셀 구조(PX)의 제 1 측(S1)에 위치한다.
본 실시예에서, 동일한 공통 패드 그룹(Gp1a)의 복수의 제 1 공통 패드(p1a)는 대응하는 제 2 게이트 라인 그룹(Gvg1)의 복수의 제 2 게이트 라인(VG1-VG6)의 일측에 분산되고, 제 2 게이트 라인 그룹(Gvg1)에 대응하는 제 2 공통 패드(p2a)는 제 2 게이트 라인 그룹(Gvg1)의 복수의 제 2 게이트 라인(VG1 ~ VG6)의 타측에 설치되고, 제 2 공통 패드(p2a)는 제 2 게이트 라인 그룹(Gvg1)에서 가장 긴 제 2 게이트 라인(VG6) 옆에 위치할 수 있다.
도 1, 2 및 3을 참조하면, 본 실시예에서 디스플레이 장치(10)는 픽셀 어레이 기판(100)의 소자 층(120)과 대향 기판(200)의 공통 전극(220) 사이에 설치되는 복수의 제 1 전환 소자(T1)를 더 포함한다. 복수의 제 1 전환 소자(T1)는 각각 복수의 공통 패드 그룹(Gp1a, Gp1b, Gp1c)의 복수의 제 1 공통 패드(p1a, p1b, p1c) 상에 설치되고, 복수의 제 1 공통 패드(p1a, p1b, p1c) 및 공통 전극(220)의 제 1 부(221)에 전기적으로 연결된다.
본 실시예에서, 디스플레이 장치(10)는 픽셀 어레이 기판(100)의 소자 층(120)과 대향 기판(200)의 공통 전극(220) 사이에 설치되는 n개의 제 2 전환 소자(T2)를 더 포함한다. n개의 제 2 전환 소자(T2)는 각각 n개의 제 2 공통 패드(p2a, p2b, p2c) 상에 설치되고, n개의 제 2 공통 패드(p2a, p2b, p2c) 및 공통 전극(220)의 제 2 부(222)에 전기적으로 연결된다.
본 실시예에서 공통 패드 그룹(Gp1a) 및 제 2 공통 패드(p2a)는 동일한 제 2 게이트 라인 그룹(Gvg1)에 대응하고, 제 2 공통 패드(p2a)의 전위는 공통 패드 그룹(Gp1a)의 복수의 제 1 공통 패드(p1a)의 전위보다 크다. 따라서, 제 1 공통 패드(p1a)에 설치된 제 1 전환 소자(T1)와 제 2 공통 패드(p2a)에 설치된 제 2 전환 소자(T2)에 각각 전기적으로 연결된 공통 전극(220)의 제 1 부(221)와 제 2 부(222) 사이에는 전위 분포가 형성되게 되고, 상기 전위 분포는 제 2 게이트 라인 그룹(Gvg1)의 복수의 제 2 게이트 라인(VG1 ~ VG6)의 저항이 상이하여 발생하는 휘도의 차이를 보상할 수 있다.
본 실시예에서, 복수의 제 1 공통 패드(p1a, p1b, p1c)는 각각 복수의 배선(Lp1a, Lp1b, Lp1c)을 통해 구동 소자(도시하지 않음)에 전기적으로 연결되고, 복수의 제 2 공통 패드(p2a, p2b, P2c)는 각각 복수의 배선(Lp2a, Lp2b, Lp2c)을 통해 구동 소자(도시하지 않음)에 전기적으로 연결되며, 복수의 배선(Lp1a, Lp1b, Lp1c, Lp2a, Lp2b, Lp2c)은 구조적으로 서로 분리되어 있다. 즉, 복수의 제 1 공통 패드(p1a, p1b, p1c) 및 복수의 제 2 공통 패드(p2a, p2b, p2c)의 복수의 전위는 독립적으로 제어될 수 있으며, 복수의 제 1 공통 패드(p1a, p1b, p1c) 및 복수의 제 2 공통 패드(p2a, p2b, p2c)의 전위 크기는 실제 수요에 따라 조절될 수 있다.
도 1 및 도 2를 참조하면, 본 실시예에서, 픽셀 어레이 기판(100)의 소자 층(120)은 제 3 공통 패드(p3)를 더 포함한다. 도 2를 참조하면, 제 3 공통 패드(p3)는 제 1 기판(110) 상에 설치되고 복수의 픽셀 구조(PX)의 제 1 측(S1)에 위치한다. 제 3 공통 패드(p3)와 복수의 제 2 공통 패드(p2a, p2b, p2c)는 제 1 방향(D1)으로 차례로 배열되고, 구조적으로 서로 분리된다. 제 3 공통 패드(p3)는 제 1의 제 2 게이트 라인 그룹(Gvg1)에 대응되게 설치되고, 제 3 공통 패드(p3)의 전위는 복수의 제 2 공통 패드(p2a, p2b, p2c)의 전위보다 크다. 본 실시예에서, 제 3 공통 패드(p3)의 전위도 제 1 공통 패드(p1a, p1b, p1c)의 전위보다 크다. 예를 들어, 제 3 공통 패드(p3)와 제 1 공통 패드(p1a, p1b, p1c) 중의 어느 하나의 전위차는 1볼트 이상일 수 있지만, 본 발명은 이에 한정되지 않는다.
도 1, 2 및 3을 참조하면, 본 실시예에서 디스플레이 장치(10)는 픽셀 어레이 기판(100)의 소자 층(120)과 대향 기판(200)의 공통 전극(220) 사이에 설치된 제 3 전환 소자(T3)를 더 포함한다. 제 3 전환 소자(T3)는 제 3 공통 패드(p3) 상에 설치되며, 제 3 공통 패드(p3) 및 공통 전극(220)의 제 3 부(223)에 전기적으로 연결된다.
본 실시예에서, 제 3 공통 패드(p3)는 배선(Lp3)을 통해 상기 구동 소자에 전기적으로 연결되고, 배선(Lp3)과 제 1 공통 패드(p1a, p1b, p1c) 및 제 2 공통 패드(p2a, p2b, p2c)에 전기적으로 연결된 복수의 배선(Lp1a, Lp1b, Lp1c, Lp2a, Lp2b, Lp2c)는 구조적으로 서로 분리되어 있다. 즉, 제 3 공통 패드(p3)의 전위는 독립적으로 제어될 수 있으며, 제 3 공통 패드(p3)의 전위 크기는 실제 수요에 따라 조절될 수 있다.
본 실시예에서, 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)는 전도성 볼(예를 들어, 금 볼)을 포함하지만, 본 발명은 이에 제한되지 않는다.
이하의 실시예는 상술한 실시예의 소자 부호 및 내용의 일부를 사용하고, 동일한 부호는 동일하거나 유사한 소자를 나타내기 위해 사용되며, 동일한 기술 내용에 대한 설명은 생략된다는 점에 유의해야 한다. 생략된 부분에 대한 설명은 상술한 실시예를 참조할 수 있으며, 이하의 실시예에서는 반복하지 않는다.
도 4는 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100A), 제 1 전환 소자(T1), 제 2 전환 소자(T2) 및 제 3 전환 소자(T3)를 나타내는 평면도이다.
도 4의 픽셀 어레이 기판(100A)은 도 2의 픽셀 어레이 기판(100)과 유사하며, 둘 사이의 차이점은 도 4의 실시예에서, 각 제 2 공통 라인(CL2)의 양단이 제 1 주변 배선(L1) 및 제 2 주변 배선(L2)에 전기적으로 연결될 수 있다는 점에 있다.
도 4에 도시된 바와 같이, 본 실시예에서, 제 1 주변 배선(L1)에 입력되는 신호 및 제 2 주변 배선(L2)에 입력되는 신호는 독립적으로 제어될 수 있다. 구체적으로는, 제 1 주변 배선(L1) 및 제 2 주변 배선(L2)은 각자의 배선(L11) 및 배선(L12)을 통해 상기 구동 소자에 전기적으로 연결되고, 배선(L11) 및 배선(L12)은 구조적으로 서로 분리된다. 예를 들어, 본 실시예에서, 제 1 주변 배선(L1)에 입력된 신호와 제 2 주변 배선(L2)에 입력된 신호는 선택적으로 동일할 수 있다. 예를 들어, 제 1 주변 배선(L1)에 입력된 신호와 제 2 주변 배선(L2)에 입력된 신호는 모두 제 2 게이트 라인(VG)의 게이트 오프 신호와 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 제 1 주변 배선(L1)에 입력된 신호와 제 2 주변 배선(L2)에 입력된 신호도 서로 다를 수도 있다.
도 5는 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100B) 및 제 1 전환 소자(T1)를 나타내는 평면도이다.
도 5의 픽셀 어레이 기판(100B)은 도 2의 픽셀 어레이 기판(100)과 유사하며, 둘 사이의 차이점은 도 2의 실시예에서 n은 3이고, 즉 각 제 1 게이트 라인(HG)이 3개의 게이트 라인(VG)에 전기적으로 연결되지만, 도 5의 실시예에서 n은 4이며, 즉 각 제 1 게이트 라인(HG)이 4개의 제 2 게이트 라인(VG)에 전기적으로 연결되는 점에 있다. 그러나 본 발명은 이에 한정되지 않고, 각 제 1 게이트 라인(HG)에 전기적으로 연결되는 제 2 게이트 라인(VG)의 개수(즉, n)는 실제 수요에 따라 결정될 수 있다.
구체적으로, 복수의 픽셀 구조(PX)는 x개의 픽셀 열(Cpx) 및 y개의 픽셀 행(Rpx)으로 배열되고, 그 중, x개의 픽셀 열(Cpx)은 제 1 방향(D1)으로 배열되고, y개의 픽셀 행(Rpx)은 제 2 방향(D2)으로 배열되며, x 및 y는 2보다 큰 양의 정수이다. 각 픽셀 구조(PX)는 제 1 방향(D1) 및 제 2 방향(D2)에서 각각 제 1 폭(a1) 및 제 2 폭(a2)을 갖는다. 제 1 폭(a1)은 동일한 픽셀 구조(PX)의 좌우 양측에 각각 위치하면서 서로 인접하는 2개의 제 2 게이트 라인(VG) 사이의 거리를 의미할 수 있고, 제 1 폭(a1)은 동일한 픽셀 구조(PX)의 좌우 양측에 각각 위치하면서 서로 인접하는 제 2 게이트 라인(VG)과 제 1 공통 라인(CL1) 사이의 거리를 의미할 수 있으며, 제 1 폭(a1)은 동일한 픽셀 구조(PX)의 좌우 양측에 각각 위치하면서 서로 인접하는 2개의 제 1 공통 라인(CL1) 사이의 거리를 의미할 수 있고, 제 1 폭(a1)은 동일한 픽셀 구조(PX)의 좌우 양측에 각각 위치하면서 서로 인접하는 제 1 공통 라인(CL1)과 제 2 공통 라인(CL2) 사이의 거리를 의미할 수 있다. 또는 제 1 폭(a1)은 동일한 픽셀 구조(PX)의 양측에 각각 위치하면서 서로 인접하는 제 2 게이트 라인(VG)과 제 2 공통 라인(CL2) 사이의 거리를 의미할 수 있다. 제 2 폭(a2)은 동일한 픽셀 구조(PX)의 상하 양측에 각각 위치하면서 서로 인접하는 2개의 제 1 게이트 라인(HG) 사이의 거리를 의미할 수 있다. (a1·x + a2·y) < 2000000이면, n은 2인 것이 바람직하다. 2000000 < (a1·x + a2·y) < 2400000이면, n은 3인 것이 바람직하다. 2400000 < (a1·x + a2·y) < 3000000이면, n은 4인 것이 바람직하다. (a1·x + a2·y) > 3000000이면, n은 5인 것이 바람직하다.
도 6은 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100C) 및 제 1 전환 소자(T1)를 나타내는 평면도이다.
도 6의 픽셀 어레이 기판(100C)은 도 2의 픽셀 어레이 기판(100)과 유사하며, 둘의 차이점은 복수의 제 2 게이트 라인(VG)과 복수의 제 1 게이트 라인(HG)의 연결 방식이 다른 점에 있다.
도 6을 참조하면, 구체적으로는 본 실시예에서는 복수의 제 1 게이트 라인(HG)이 제 2 방향(D2)으로 차례로 배열되고, 복수의 제 1 게이트 라인(HG)은 홀수의 제 1 게이트 라인(HG) 및 짝수의 제 1 게이트 라인(HG)을 포함한다. 홀수의 제 1 게이트 라인(HG)은 제(1 + 2·K)의 제 1 게이트 라인(HG)을 포함하며, K = 0, 1, ..., p, p는 2 이상의 양의 정수이다. 짝수의 제 1 게이트 라인(HG)은 제 2L의 제 1 게이트 라인(HG)을 포함하고, L = 1, 2, ..., q, q는 3 이상의 양의 정수이다. 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1) 으로 차례로 배열된 제 1 내지 제(p + 1)의 제 2 게이트 라인(VG) 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인(VG)을 포함한다. 제 1 내지 제 (p + 1)의 제 2 게이트 라인(VG)은 각각 제 (1 + 2·K)의 제 1 게이트 라인(HG)에 전기적으로 연결되고, 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인(VG)은 각각 제 2L의 제 1 게이트 라인(HG)에 전기적으로 연결된다.
예를 들어, 본 실시예에서, p = 2, K = 0, 1, 2 및 홀수의 제 1 게이트 라인(HG)은 제 1, 제 3, 제 5의 제 1 게이트 라인(HG1, HG3, HG5)을 포함하고, q = 3, L = 1, 2, 3, 짝수의 제 1 게이트 라인(HG)은 제 2, 제 4, 제 6의 제 1 게이트 라인(HG2, HG4, HG6)을 포함한다. 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 3의 제 2 게이트 라인(VG1 ~ VG3) 및 제 4 내지 제 6의 제 2 게이트 라인(VG4 ~ VG6)을 포함한다. 제 1 내지 제 3의 제 2 게이트 라인(VG1 ~ VG3)은 각각 제 1, 제 3, 제 5의 제 1 게이트 라인(HG1, HG3, HG5)에 전기적으로 연결되고, 제 4 내지 제 6의 제 2 게이트 라인(VG4 ~ VG6)은 각각 제 2, 제 4, 제 6의 제 1 게이트 라인(HG2, HG4, HG6))에 전기적으로 연결된다. 다시 말해서, 본 실시예에서 동일한 제 2 게이트 라인 그룹(Gvg)의 복수의 제 2 게이트 라인(VG)과 복수의 제 1 게이트 라인(HG)의 복수의 연결점(C)(예를 들어, 제 1 내지 제 3의 제 2 게이트 라인(VG1 ~ VG3)과 제 1, 제 3, 제 5의 제 1 게이트 라인(HG1, HG3, HG5)의 복수의 연결점(C) 및 제 4 내지 제 6의 제 2 게이트 라인(VG4 ~ VG6)과 제 2, 제 4, 제 6의 제 1 게이트 라인(HG2, HG4, HG6)의 복수의 연결점(C))은 대략 서로 평행하는 복수의 사선(K)을 따라 분포될 수 있다.
도 7은 본 발명의 일 실시예에 따른 픽셀 어레이 기판(100D) 및 제 1 전환 소자(T1)를 나타내는 평면도이다.
도 7의 픽셀 어레이 기판(100D)은 도 2의 픽셀 어레이 기판(100)과 유사하며, 이 둘의 차이점은 복수의 제 2 게이트 라인(VG)과 복수의 제 1 게이트 라인(HG)의 연결 방식이 다른 점에 있다.
도 7을 참조하면, 구체적으로, 본 실시예에서는 복수의 제 1 게이트 라인(HG)이 제 2 방향(D2)으로 차례로 배열되고, 복수의 제 1 게이트 라인(HG)은 홀수의 제 1 게이트 라인(HG) 및 짝수의 제 1 게이트 라인(HG)을 포함한다. 홀수의 제 1 게이트 라인(HG)은 제(1 + 2·K)의 제 1 게이트 라인(HG)을 포함하며, K = 0, 1, ..., p, p는 2 이상의 양의 정수이다. 짝수의 제 1 게이트 라인(HG)은 제 2L의 제 1 게이트 라인(HG)을 포함하고, L = 1, 2, ..., q, q는 3 이상의 양의 정수이다. 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 (p + 1)의 제 2 게이트 라인(VG) 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인(VG)을 포함한다. 제 1 내지 제 (p + 1)의 제 2 게이트 라인(VG)은 각각 제 (1 + 2·K)의 제 1 게이트 라인(HG)에 전기적으로 연결되고, 제 (p + q + 1) 내지 제 (p + 2)의 제 2 게이트 라인(VG)은 각각 제 2L의 제 1 게이트 라인(HG)에 전기적으로 연결된다.
예를 들어, 본 실시예에서, p = 2, K = 0, 1, 2, 홀수의 제 1 게이트 라인(HG)은 제 1, 제 3, 제 5의 제 1 게이트 라인(HG1, HG3, HG5)을 포함하고, q = 3, L = 1, 2, 3, 짝수의 제 1 게이트 라인(HG)은 제 2, 제 4, 제 6의 제 1 게이트 라인(HG2, HG4, HG6)을 포함한다. 복수의 제 2 게이트 라인(VG)은 제 1 방향(D1)으로 차례로 배열된 제 1 내지 제 3의 제 2 게이트 라인(VG1 ~ VG3) 및 제 4 ~ 6의 제 2 게이트 라인(VG4 ~ VG6)을 포함한다. 제 1 내지 제 3의 제 2 게이트 라인(VG1 ~ VG3)은 각각 제 1, 제 3, 제 5의 제 1 게이트 라인(HG1, HG3, HG5)에 전기적으로 연결되고, 제 6 내지 제 4의 제 2 게이트 라인(VG6 ~ VG4)은 각각 제 2, 제 4, 제 6의 제 1 게이트 라인(HG2, HG4, HG6)에 전기적으로 연결된다. 즉, 본 실시예에서, 동일한 제 2 게이트 라인 그룹(Gvg)의 복수의 제 2 게이트 라인(VG)과 복수의 제 1 게이트 라인(HG)의 복수의 연결점(C)(예를 들어, 제 1 내지 제 3의 제 2 게이트 라인(VG1 ~ VG3)과 제 1, 제 3, 제 5의 제 1 게이트 라인(HG1, HG3, HG5)의 복수의 연결점(C) 및 제 6 내지 제 4의 제 2 게이트 라인(VG4 ~ VG6)과 제 2, 제 4, 제 6의 제 1 게이트 라인(HG2, HG4, HG6)의 복수의 연결점(C))은 대략 V 자형으로 분포된다.
10 : 디스플레이 장치
100, 100A, 100B, 100C, 100D : 픽셀 어레이 기판
110 : 제 1 기판
120 : 소자 층
200 : 대향 기판
210 : 제 2 기판
220 : 공통 전극
221 : 제 1 부
222 : 제 2 부
223 : 제 3 부
300 : 디스플레이 매체
a1 : 제 1 폭
a2 : 제 2 폭
Cpx : 픽셀 열
C, C1, C2, C3 : 연결점
CL1, CL11, CL12, CL13, CL14, CL15, CL16 : 제 1 공통 라인
CL2 : 제 2 공통 라인
D1 : 제 1 방향
D2 : 제 2 방향
DL : 데이터 라인
Gvg, Gvg1, Gvg2, Gvg3 : 제 2 게이트 라인 그룹
Gp1a, Gp1b, Gp1c : 공통 패드 그룹
HG, HG1, HG2, HG3, HG4, HG5, HG6 : 제 1 게이트 라인
K : 사선
L1 : 제 1 주변 배선
L2 : 제 2 주변 배선
Lp1a, Lp1b, Lp1c, Lp2a, Lp2b, Lp2c, Lp3, Ll1, Ll2 : 배선
PX : 픽셀 구조
p1a, p1b, p1c : 제 1 공통 패드
p2a, p2b, p2c : 제 2 공통 패드
p3 : 제 3 공통 패드
Rpx : 픽셀 행
S1 : 제 1 측
S2 : 제 2 측
T1 : 제 1 전환 소자
T2 : 제 2 전환 소자
T3 : 제 3 전환 소자
VG, VG1, VG2, VG3, VG4, VG5, VG6 : 제 2 게이트 라인

Claims (17)

  1. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    복수의 제 1 공통 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 픽셀 구조는 복수의 픽셀 열로 배열되며, 상기 복수의 픽셀 열은 상기 제 1 방향으로 배열되고, 각 상기 제 1 공통 라인과 대응하는 상기 제 2 게이트 라인은 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되며, 상기 제 1 공통 라인 및 대응하는 상기 제 2 게이트 라인은 각각 상기 제 2 게이트 라인에 전기적으로 연결되는 상기 제 1 게이트 라인의 대향하는 양측에 설치되며, 대응하는 상기 제 2 게이트 라인과 구조적으로 서로 분리되는 복수의 제 1 공통 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체를 포함하고,
    상기 복수의 제 1 게이트 라인과 상기 복수의 제 2 게이트 라인의 각각의 연결점들은 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되고,
    상기 복수의 제 1 공통 라인 각각은, 상기 복수의 제 2 게이트 라인의 인접하는 두 개의 제 2 게이트 라인들 사이에 위치하지 않는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 공통 라인의 신호는 상기 제 2 게이트 라인의 게이트 오프 신호와 실질적으로 동일한 디스플레이 장치.
  3. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    복수의 제 1 공통 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 픽셀 구조는 복수의 픽셀 열로 배열되며, 상기 복수의 픽셀 열은 상기 제 1 방향으로 배열되고, 각 상기 제 1 공통 라인과 대응하는 상기 제 2 게이트 라인은 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되며, 상기 제 1 공통 라인 및 대응하는 상기 제 2 게이트 라인은 각각 상기 제 2 게이트 라인에 전기적으로 연결되는 상기 제 1 게이트 라인의 대향하는 양측에 설치되며, 대응하는 상기 제 2 게이트 라인과 구조적으로 서로 분리되는 복수의 제 1 공통 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체를 포함하고,
    각 상기 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결되고, n은 양의 정수이며, 각 상기 제 1 게이트 라인과 상기 n개의 제 2 게이트 라인은 상기 제 1 방향에서 차례로 배열된 제 1 내지 제 n의 연결점을 가지고, 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 n의 제 2 게이트 라인 그룹을 포함하며, 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹의 m번째 제 2 게이트 라인 그룹의 복수의 제 2 게이트 라인은 대응하는 복수의 제 1 게이트 라인과 상기 제 1 내지 제 n의 연결점의 m번째 연결점을 가지며, m은 양의 정수이고, n≥m≥1이며,
    상기 제 2 기판 상에 설치되면서 상기 제 2 기판과 상기 디스플레이 매체 사이에 위치하는 공통 전극과,
    상기 제 1 기판 상에 설치되고, 각각 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹에 대응되게 설치되며, 상기 복수의 픽셀 구조는 서로 대향하는 제 1 측 및 제 2 측을 가지고, 상기 복수의 픽셀 구조의 제 2 측에 설치되며, 복수의 제 1 공통 패드를 포함하는 복수의 공통 패드 그룹과,
    각각 상기 복수의 공통 패드 그룹의 상기 복수의 제 1 공통 패드 상에 설치되고, 상기 복수의 공통 패드 그룹의 상기 복수의 제 1 공통 패드 및 상기 공통 전극에 전기적으로 연결되는 복수의 제 1 전환 소자와,
    상기 제 1 기판 상에 설치되고, 각각 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹에 대응되게 설치되면서 상기 복수의 픽셀 구조의 제 1 측에 위치하는 n개의 제 2 공통 패드와,
    각각 상기 n개의 제 2 공통 패드 상에 설치되면서, 상기 n개의 제 2 공통 패드 및 상기 공통 전극에 전기적으로 연결되는 n개의 제 2 전환 소자를 더 포함하며,
    상기 복수의 공통 패드 그룹 중의 하나의 공통 패드 그룹과 상기 n개의 제 2 공통 패드 중의 하나의 제 2 공통 패드는 동일한 제 2 게이트 라인 그룹에 대응하고, 상기 제 2 공통 패드의 전위는 상기 공통 패드 그룹의 상기 복수의 제 1 공통 패드의 전위보다 큰 디스플레이 장치.
  4. 제 3 항에 있어서,
    제 3 공통 패드로서, 상기 제 3 공통 패드는 상기 제 1 기판 상에 설치되면서 상기 복수의 픽셀 구조의 상기 제 1 측에 위치하며, 상기 제 3 공통 패드와 상기 복수의 제 2 공통 패드는 상기 제 1 방향으로 차례로 배열되면서 구조적으로 서로 분리되며, 상기 제 3 공통 패드는 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹의 상기 제 1의 제 2 게이트 라인 그룹에 대응되게 설치되며, 상기 제 3 공통 패드의 전위는 대응하는 상기 복수의 제 2 공통 패드의 전위보다 큰 제 3 공통 패드와,
    상기 제 3 공통 패드 상에 설치되며, 상기 제 3 공통 패드와 상기 공통 전극을 전기적으로 연결하는 제 3 전환 소자를 더 포함하는 디스플레이 장치.
  5. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    복수의 제 1 공통 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 픽셀 구조는 복수의 픽셀 열로 배열되며, 상기 복수의 픽셀 열은 상기 제 1 방향으로 배열되고, 각 상기 제 1 공통 라인과 대응하는 상기 제 2 게이트 라인은 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되며, 상기 제 1 공통 라인 및 대응하는 상기 제 2 게이트 라인은 각각 상기 제 2 게이트 라인에 전기적으로 연결되는 상기 제 1 게이트 라인의 대향하는 양측에 설치되며, 대응하는 상기 제 2 게이트 라인과 구조적으로 서로 분리되는 복수의 제 1 공통 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체와,
    복수의 제 2 공통 라인으로서, 상기 제 1 기판 상에 설치되며, 상기 복수의 제 2 게이트 라인 및 상기 복수의 제 2 공통 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되는 복수의 제 2 공통 라인과,
    상기 제 1 기판 상에 설치되면서 상기 복수의 픽셀 구조의 제 1 측에 위치하며, 그 중, 상기 복수의 제 1 공통 라인과 전기적으로 연결되는 제 1 주변 배선과,
    제 2 주변 배선으로서, 상기 제 1 기판 상에 설치되면서 상기 복수의 픽셀 구조의 제 2 측에 위치하며, 각 상기 제 2 공통 라인의 양단이 각각 제 1 주변 배선 및 제 2 주변 배선에 전기적으로 연결되는 제 2 주변 배선을 포함하는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 복수의 제 1 게이트 라인은 홀수의 제 1 게이트 라인 및 짝수의 제 1 게이트 라인을 포함하고, 상기 홀수의 제 1 게이트 라인은 제 (1 + 2·K)의 제 1 게이트 라인을 포함하고, K = 0, 1, ..., p, p는 2 이상의 양의 정수이고, 상기 짝수의 제 1 게이트 라인은 제 2L의 제 1 게이트 라인을 포함하고, L = 1, 2, ... , q, q는 3 이상의 양의 정수이며, 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 (p + 1)의 제 2 게이트 라인 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인을 포함하고, 상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인은 상기 제 (1 + 2·K)의 제 1 게이트 라인에 전기적으로 연결되고, 상기 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인은 상기 제 2L의 제 1 게이트 라인에 전기적으로 연결되는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인과 상기 제 (1 + 2·K)의 제 1 게이트 라인의 복수의 연결점 및 상기 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인과 상기 제 2L의 복수의 연결점은 대략 서로 평행하는 복수의 사선을 따라 분포되는 디스플레이 장치.
  8. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    복수의 제 1 공통 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 픽셀 구조는 복수의 픽셀 열로 배열되며, 상기 복수의 픽셀 열은 상기 제 1 방향으로 배열되고, 각 상기 제 1 공통 라인과 대응하는 상기 제 2 게이트 라인은 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되며, 상기 제 1 공통 라인 및 대응하는 상기 제 2 게이트 라인은 각각 상기 제 2 게이트 라인에 전기적으로 연결되는 상기 제 1 게이트 라인의 대향하는 양측에 설치되며, 대응하는 상기 제 2 게이트 라인과 구조적으로 서로 분리되는 복수의 제 1 공통 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체
    를 포함하고,
    상기 복수의 제 1 게이트 라인은 홀수의 제 1 게이트 라인 및 짝수의 제 1 게이트 라인을 포함하고, 상기 홀수의 제 1 게이트 라인은 제 (1 + 2·K)의 제 1 게이트 라인을 포함하고, K = 0, 1, ..., p, p는 2 이상의 양의 정수이고, 상기 짝수의 제 1 게이트 라인은 제 2L의 제 1 게이트 라인을 포함하고, L = 1, 2, ... , q, q는 3 이상의 양의 정수이며, 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 (p + 1)의 제 2 게이트 라인 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인을 포함하고, 상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인은 상기 제 (1 + 2·K)의 제 1 게이트 라인에 전기적으로 연결되고, 상기 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인은 상기 제 2L의 제 1 게이트 라인에 전기적으로 연결되고,
    상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인과 상기 제 (1 + 2·K)의 제 1 게이트 라인의 복수의 연결점 및 상기 제 (p + 2) 내지 제(p+q+1)의 제 2 게이트 라인과 상기 제 2L의 복수의 연결점은 대략 V 자형으로 분포되는 디스플레이 장치.
  9. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하며, x개 픽셀 열 및 y개 픽셀 행으로 배열되고, 상기 x개 픽셀 열은 상기 제 1 방향으로 배열되고, 상기 y개 픽셀 행은 상기 제 2 방향으로 배열되며, x 및 y는 2보다 큰 양의 정수이고, 상기 제 1 방향 및 상기 제 2 방향에서 각각 제 1 폭(a1) 및 제 2 폭(a2)을 가지는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    복수의 제 1 공통 라인으로서, 상기 복수의 제 1 공통 라인은 상기 제 1 기판 상에 설치되고, 각 상기 제 1 공통 라인과 대응하는 상기 제 2 게이트 라인은 상기 x개 픽셀 열의 서로 인접하는 두개 사이에 설치되며, 상기 제 1 공통 라인 및 대응하는 상기 제 2 게이트 라인은 각각 상기 제 2 게이트 라인에 전기적으로 연결되는 상기 제 1 게이트 라인의 대향하는 양측에 설치되며, 상기 제 1 공통 라인은 대응하는 상기 제 2 게이트 라인과 구조적으로 서로 분리되는 복수의 제1 공통 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체를 포함하고,
    각 상기 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결되는 디스플레이 장치;
    (a1·x + a2·y) < 2000000, n = 2; 또는
    2000000 <(a1·x + a2·y) < 2400000, n = 3; 또는
    2400000 <(a1·x + a2·y) < 3000000, n = 4; 또는
    (a1·x + a2·y) > 3000000, n = 5.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 제 1 공통 라인의 신호는 상기 제 2 게이트 라인의 게이트 오프 신호와 실질적으로 동일한 디스플레이 장치.
  12. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하며, x개 픽셀 열 및 y개 픽셀 행으로 배열되고, 상기 x개 픽셀 열은 상기 제 1 방향으로 배열되고, 상기 y개 픽셀 행은 상기 제 2 방향으로 배열되며, x 및 y는 2보다 큰 양의 정수이고, 상기 제 1 방향 및 상기 제 2 방향에서 각각 제 1 폭(a1) 및 제 2 폭(a2)을 가지는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체를 포함하고,
    각 상기 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결되고,
    각 상기 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결되고, n은 양의 정수이며, 각 상기 제 1 게이트 라인과 상기 n개의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 n의 연결점을 가지고, 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 n의 제 2 게이트 라인 그룹을 포함하며, 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹의 m번째 제 2 게이트 라인 그룹의 복수의 제 2 게이트 라인은 대응하는 복수의 제 1 게이트 라인과 상기 제 1 내지 제 n의 연결점의 m번째 연결점을 가지며, m은 양의 정수이고, n≥m≥1이며,
    상기 제 2 기판 상에 설치되면서 상기 제 2 기판과 상기 디스플레이 매체 사이에 위치하는 공통 전극과,
    상기 제 1 기판 상에 설치되고, 각각 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹에 대응되게 설치되며, 상기 복수의 픽셀 구조는 서로 대향하는 제 1 측 및 제 2 측을 가지고, 상기 복수의 픽셀 구조의 제 2 측에 설치되며, 복수의 제 1 공통 패드를 포함하는 복수의 공통 패드 그룹과,
    각각 상기 복수의 공통 패드 그룹의 상기 복수의 제 1 공통 패드 상에 설치되고, 상기 복수의 공통 패드 그룹의 상기 복수의 제 1 공통 패드 및 상기 공통 전극에 전기적으로 연결되는 복수의 제 1 전환 소자와,
    상기 제 1 기판 상에 설치되고, 각각 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹에 대응되게 설치되면서 상기 복수의 픽셀 구조의 제 1 측에 위치하는 n개의 제 2 공통 패드와,
    각각 상기 n개의 제 2 공통 패드 상에 설치되면서, 상기 n개의 제 2 공통 패드 및 상기 공통 전극에 전기적으로 연결되는 n개의 제 2 전환 소자를 더 포함하며,
    상기 복수의 공통 패드 그룹 중의 하나의 공통 패드 그룹과 상기 n개의 제 2 공통 패드 중의 하나의 제 2 공통 패드는 동일한 제 2 게이트 라인 그룹에 대응하고, 상기 제 2 공통 패드의 전위는 상기 공통 패드 그룹의 상기 복수의 제 1 공통 패드의 전위보다 큰 디스플레이 장치;
    (a1·x + a2·y) < 2000000, n = 2; 또는
    2000000 <(a1·x + a2·y) < 2400000, n = 3; 또는
    2400000 <(a1·x + a2·y) < 3000000, n = 4; 또는
    (a1·x + a2·y) > 3000000, n = 5.
  13. 제 12 항에 있어서,
    제 3 공통 패드로서, 상기 제 3 공통 패드는 상기 제 1 기판 상에 설치되면서 상기 복수의 픽셀 구조의 상기 제 1 측에 위치하며, 상기 제 3 공통 패드와 상기 복수의 제 2 공통 패드는 상기 제 1 방향으로 차례로 배열되면서 구조적으로 서로 분리되며, 상기 제 3 공통 패드는 상기 제 1 내지 제 n의 제 2 게이트 라인 그룹의 상기 제 1의 제 2 게이트 라인 그룹에 대응되게 설치되며, 상기 제 3 공통 패드의 전위는 대응하는 상기 복수의 제 2 공통 패드의 전위보다 큰 제 3 공통 패드와,
    상기 제 3 공통 패드 상에 설치되며, 상기 제 3 공통 패드와 상기 공통 전극을 전기적으로 연결하는 제 3 전환 소자를 더 포함하는 디스플레이 장치.
  14. 제 9 항에 있어서,
    복수의 제 2 공통 라인으로서, 상기 제 1 기판 상에 설치되며, 상기 복수의 제 2 게이트 라인 및 상기 복수의 제 2 공통 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 픽셀 열의 서로 인접하는 두개 사이에 설치되는 복수의 제 2 공통 라인과,
    상기 제 1 기판 상에 설치되면서 상기 복수의 픽셀 구조의 제 1 측에 위치하며, 그 중, 상기 복수의 제 1 공통 라인과 전기적으로 연결되는 제 1 주변 배선과,
    제 2 주변 배선으로서, 상기 제 1 기판 상에 설치되면서 상기 복수의 픽셀 구조의 제 2 측에 위치하며, 각 상기 제 2 공통 라인의 양단이 각각 제 1 주변 배선 및 제 2 주변 배선에 전기적으로 연결되는 제 2 주변 배선을 더 포함하는 디스플레이 장치.
  15. 제 9 항에 있어서,
    상기 복수의 제 1 게이트 라인은 홀수의 제 1 게이트 라인 및 짝수의 제 1 게이트 라인을 포함하고, 상기 홀수의 제 1 게이트 라인은 제 (1 + 2·K)의 제 1 게이트 라인을 포함하고, K = 0, 1, ..., p, p는 2 이상의 양의 정수이고, 상기 짝수의 제 1 게이트 라인은 제 2L의 제 1 게이트 라인을 포함하고, L = 1, 2, ... , q, q는 3 이상의 양의 정수이며, 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 (p + 1)의 제 2 게이트 라인 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인을 포함하고, 상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인은 상기 제 (1 + 2·K)의 제 1 게이트 라인에 전기적으로 연결되고, 상기 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인은 상기 제 2L의 제 1 게이트 라인에 전기적으로 연결되는 디스플레이 장치.
  16. 제 15 항에 있어서,
    상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인과 상기 제 (1 + 2·K)의 제 1 게이트 라인의 복수의 연결점 및 상기 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인과 상기 제 2L의 복수의 연결점은 대략 서로 평행하는 복수의 사선을 따라 분포되는 디스플레이 장치.
  17. 제 1 기판과,
    상기 제 1 기판 상에 설치되고, 제 1 방향으로 배열되는 복수의 데이터 라인과,
    상기 제 1 기판 상에 설치되고, 상기 제 1 방향과 교차되는 제 2 방향으로 배열되는 복수의 제 1 게이트 라인과,
    상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인과 상기 복수의 제 1 게이트 라인을 전기적으로 연결하며, x개 픽셀 열 및 y개 픽셀 행으로 배열되고, 상기 x개 픽셀 열은 상기 제 1 방향으로 배열되고, 상기 y개 픽셀 행은 상기 제 2 방향으로 배열되며, x 및 y는 2보다 큰 양의 정수이고, 상기 제 1 방향 및 상기 제 2 방향에서 각각 제 1 폭(a1) 및 제 2 폭(a2)을 가지는 복수의 픽셀 구조와,
    복수의 제 2 게이트 라인으로서, 상기 제 1 기판 상에 설치되고, 상기 복수의 데이터 라인 및 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 배열되고, 상기 복수의 제 1 게이트 라인에 전기적으로 연결되는 복수의 제 2 게이트 라인과,
    상기 제 1 기판과 대향되게 설치되는 제 2 기판과,
    상기 제 1 기판과 상기 제 2 기판 사이에 설치되는 디스플레이 매체를 포함하고,
    각 상기 제 1 게이트 라인은 n개의 제 2 게이트 라인에 전기적으로 연결되고,
    상기 복수의 제 1 게이트 라인은 홀수의 제 1 게이트 라인 및 짝수의 제 1 게이트 라인을 포함하고, 상기 홀수의 제 1 게이트 라인은 제 (1 + 2·K)의 제 1 게이트 라인을 포함하고, K = 0, 1, ..., p, p는 2 이상의 양의 정수이고, 상기 짝수의 제 1 게이트 라인은 제 2L의 제 1 게이트 라인을 포함하고, L = 1, 2, ... , q, q는 3 이상의 양의 정수이며, 상기 복수의 제 2 게이트 라인은 상기 제 1 방향으로 차례로 배열된 제 1 내지 제 (p + 1)의 제 2 게이트 라인 및 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인을 포함하고, 상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인은 상기 제 (1 + 2·K)의 제 1 게이트 라인에 전기적으로 연결되고, 상기 제 (p + 2) 내지 제 (p + q + 1)의 제 2 게이트 라인은 상기 제 2L의 제 1 게이트 라인에 전기적으로 연결되고,
    상기 제 1 내지 제 (p + 1)의 제 2 게이트 라인과 상기 제 (1 + 2·K)의 제 1 게이트 라인의 복수의 연결점 및 상기 제 (p + 2) 내지 제(p+q+1)의 제 2 게이트 라인과 상기 제 2L의 복수의 연결점은 대략 V 자형으로 분포되는 디스플레이 장치;
    (a1·x + a2·y) < 2000000, n = 2; 또는
    2000000 <(a1·x + a2·y) < 2400000, n = 3; 또는
    2400000 <(a1·x + a2·y) < 3000000, n = 4; 또는
    (a1·x + a2·y) > 3000000, n = 5.
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