CN112415824B - 显示装置 - Google Patents

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Abstract

一种显示装置，包括多条数据线、多条第一栅极线、多个像素结构、多条第二栅极线及多条第一共用线。多条数据线在第一方向上排列。多条第一栅极线在第二方向上排列。多个像素结构电性连接多条数据线及多条第一栅极线。多条数据线及多条第二栅极线在第一方向上排列，且多条第二栅极线电性连接至多条第一栅极线。多个像素结构排成多个像素列，多个像素列在第一方向上排列。每一第一共用线与对应的一第二栅极线设置于相邻两像素列之间。每一第一共用线及对应的第二栅极线分别设置于与对应的第二栅极线电性连接的第一栅极线的相对两侧，且每一第一共用线与对应的第二栅极线于结构上分离。

Description

显示装置
技术领域
本发明涉及一种电子装置，且特别涉及一种显示装置。
背景技术
随着显示科技的发达，人们对显示装置的需求，不再满足于高分辨率、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们期待显示装置的边框窄，甚至无边框。
一般而言，显示装置包括设置于显示区的多个像素结构、设置于显示区的下方的数据驱动电路以及设置于显示区的左侧、右侧或左右两侧的栅极驱动电路。为减少显示装置的边框的左右两侧的宽度，可将栅极驱动电路与数据驱动电路均设置于显示区的下侧。当栅极驱动电路设置于显示区的下侧时，在水平栅极线须通过垂直栅极线方能电性连接至栅极驱动电路。然而，垂直栅极线的栅极开启脉冲信号会影响还在部分像素结构的电位，进而造成显示异常。
发明内容
本发明提供一种显示装置，性能佳。
本发明提供另一种显示装置，性能也佳。
本发明的一种显示装置，包括第一基板、多条数据线、多条第一栅极线、多个像素结构、多条第二栅极线、多条第一共用线、第二基板以及显示介质。多条数据线设置于第一基板上，且在第一方向上排列。多条第一栅极线设置于第一基板上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素结构设置于第一基板上，且电性连接多条数据线及多条第一栅极线。多条第二栅极线设置于第一基板上，其中多条数据线及多条第二栅极线在第一方向上排列，且多条第二栅极线电性连接至多条第一栅极线。多条第一共用线设置于第一基板上，其中多个像素结构排成多个像素列，多个像素列在第一方向上排列，每一第一共用线与对应的一第二栅极线设置于多个像素列的相邻两者之间，第一共用线及对应的第二栅极线分别设置于与第二栅极线电性连接的一第一栅极线的相对两侧，且第一共用线与对应的第二栅极线于结构上分离。第二基板设置于第一基板的对向。显示介质设置于第一基板与第二基板之间。
本发明的一种显示装置，包括第一基板、多条数据线、多条第一栅极线、多个像素结构、多条第二栅极线、第二基板及显示介质。多条数据线设置于第一基板上，且在第一方向上排列。多条第一栅极线设置于第一基板上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素结构设置于第一基板上，电性连接多条数据线及多条第一栅极线，且在排成x个像素列及y个像素行。x个像素列在第一方向上排列，y个像素行在第二方向上排列，x及y为大于2的正整数，一像素结构在第一方向及第二方向上分别具有第一宽度a1及第二宽度a2。多条第二栅极线设置于第一基板上，其中数据线及第二栅极线在第一方向上排列，且第二栅极线电性连接至第一栅极线。第二基板设置于第一基板的对向。显示介质设置于第一基板与第二基板之间。每一第一栅极线与n条第二栅极线电性连接。(a1·x+a2·y)<2000000，且n＝2；或2000000<(a1·x+a2·y)<2400000，且n＝3；或2400000<(a1·x+a2·y)<3000000，且n＝4；或(a1·x+a2·y)>3000000，且n＝5。
在本发明的一实施例中，上述的一第一共用线的信号与一第二栅极线的一栅极关闭信号实质上相同。
在本发明的一实施例中，上述的每一第一栅极线与n条第二栅极线电性连接，n为正整数，每一第一栅极线与n条第二栅极线具有在第一方向上依序排列的第1～n个连接点，多条第二栅极线包括在第一方向上依序排列的第1～n个第二栅极线群，第1～n个第二栅极线群的第m个第二栅极线群的多条第二栅极线与对应的多条第一栅极线具有第1～n个连接点的第m个连接点，m为正整数，n≥m≥1。显示装置还包括共用电极、多个共用垫组、多个第一转接元件、n个第二共用垫以及n个第二转接元件。共用电极设置于第二基板上，且位于第二基板与显示介质之间。多个共用垫组设置于第一基板上，且分别对应第1～n个第二栅极线群设置，其中多个像素结构具有相对的第一侧及第二侧，多个共用垫组设置于多个像素结构的第二侧，且每一共用垫组包括多个第一共用垫。多个第一转接元件分别设置于多个共用垫组的多个第一共用垫上，且电性连接至多个共用垫组的多个第一共用垫及共用电极。n个第二共用垫设置于第一基板上，分别对应第1～n个第二栅极线群设置，且位于多个像素结构的第一侧。n个第二转接元件分别设置于n个第二共用垫上，且电性连接至n个第二共用垫及共用电极。一共用垫组及一第二共用垫对应同一个第二栅极线群，且第二共用垫的电位大于共用垫组的多个第一共用垫的电位。
在本发明的一实施例中，上述的显示装置，还包括第三共用垫，设置于第一基板上，且位于多个像素结构的第一侧。第三共用垫及多个第二共用垫在第一方向上依序排列且于结构上彼此分离，第三共用垫对应第1～n个第二栅极线群的第1个第二栅极线群设置，而第三共用垫的电位大于对应多个第二共用垫的电位。
在本发明的一实施例中，上述的显示装置还包括多条第二共用线、第一周边走线以及第二周边走线。多条第二共用线设置于第一基板上，多条第二栅极线及多条第二共用线在第一方向上排列，其中每一第二共用线设置于多个像素列的相邻两者之间。第一周边走线设置于第一基板上且位于多个像素结构的一第一侧，其中多条第一共用线电性连接至第一周边走线。第二周边走线设置于第一基板上且位于多个像素结构的第二侧，其中每一第二共用线的两端分别电性连接至第一周边走线及第二周边走线。
在本发明的一实施例中，上述的多条第一栅极线包括奇数条第一栅极线及偶数条第一栅极线，奇数条第一栅极线包括第(1+2·K)条第一栅极线，K＝0,1,…,p，p为大于或等于2的正整数，偶数条第一栅极线包括第2L条第一栅极线，L＝1,2,…,q，q为大于或等于3的正整数；多条第二栅极线包括在第一方向上依序排列的第1～(p+1)条第二栅极线及第(p+2)～(p+q+1)条第二栅极线；第1～(p+1)条第二栅极线电性连接至第(1+2·K)条第一栅极线，且第(p+2)～(p+q+1)条第二栅极线电性连接至第2L条第一栅极线。
在本发明的一实施例中，上述的第1～(p+1)条第二栅极线与第(1+2K)条第一栅极线的多个连接点以及第(p+2)～(p+q+1)条第二栅极线与第2L条的多个连接点大致上沿着互相平行的多条斜线分布。
在本发明的一实施例中，上述的第1～(p+1)条第二栅极线与第(1+2K)条第一栅极线的多个连接点以及第(p+2)～(p+q+1)条第二栅极线与第2L条的多个连接点大致上呈V字型分布。
在本发明的一实施例中，上述的显示装置还包括多条第一共用线，设置于第一基板上。每一第一共用线与对应的一第二栅极线设置于x个像素列的相邻两者之间，第一共用线及对应的第二栅极线分别设置于与第二栅极线电性连接的一第一栅极线的相对两侧，且第一共用线与对应的第二栅极线于结构上分离。
附图说明
图1为本发明一实施例的显示装置10的剖面示意图。
图2为本发明一实施例的像素阵列基板100、第一转接元件T1、第二转接元件T2及第三转接元件T3的俯视示意图。
图3为本发明一实施例的对向基板200、第一转接元件T1、第二转接元件T2及第三转接元件T3的俯视示意图。
图4为本发明一实施例的像素阵列基板100A、第一转接元件T1、第二转接元件T2及第三转接元件T3的俯视示意图。
图5为本发明一实施例的像素阵列基板100B及第一转接元件T1的俯视的上视示意图。
图6为本发明一实施例的像素阵列基板100C及第一转接元件T1的俯视示意图。
图7为本发明一实施例的像素阵列基板100D及第一转接元件T1的俯视示意图。
附图标记说明：
10：显示装置
100、100A、100B、100C、100D：像素阵列基板
110：第一基板
120：元件层
200：对向基板
210：第二基板
220：共用电极
221：第一部
222：第二部
223：第三部
300：显示介质
a1：第一宽度
a2：第二宽度
Cpx：像素列
C、C1、C2、C3：连接点
CL1、CL11、CL12、CL13、CL14、CL15、CL16：第一共用线
CL2：第二共用线
D1：第一方向
D2：第二方向
DL：数据线
Gvg、Gvg1、Gvg2、Gvg3：第二栅极线群
Gp1a、Gp1b、Gp1c：共用垫组
HG、HG1、HG2、HG3、HG4、HG5、HG6：第一栅极线
K：斜线
L1：第一周边走线
L2：第二周边走线
Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c、Lp3、Ll1、Ll2：导线
PX：像素结构
p1a、p1b、p1c：第一共用垫
p2a、p2b、p2c：第二共用垫
p3：第三共用垫
Rpx：像素行
S1：第一侧
S2：第二侧
T1：第一转接元件
T2：第二转接元件
T3：第三转接元件
VG、VG1、VG2、VG3、VG4、VG5、VG6：第二栅极线
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的显示装置10的剖面示意图。
请参照图1，显示装置10包括像素阵列基板100、对向基板200及显示介质300，其中显示介质300设置于像素阵列基板100与对向基板200之间。像素阵列基板100包括第一基板110及元件层120，其中元件层120设置于第一基板110上且位于显示介质300与第一基板110之间。对向基板200包括第二基板210，其中第二基板210设置于第一基板110的对向，且显示介质300位于第一基板110与第二基板210之间。
在本实施例中，第一基板110的材质可为玻璃、石英、有机聚合物、或是其它可适用的材料；第二基板210的材质可为玻璃、石英、有机聚合物、或是其它可适用的材料。
在本实施例中，显示介质300例如是液晶。然而，本发明不限于此，在其它实施例中，显示介质300也可以是有机电致发光层或其它可适用的材料。
图2为本发明一实施例的像素阵列基板100、第一转接元件T1、第二转接元件T2及第三转接元件T3的俯视示意图。
请参照图1及图2，像素阵列基板100的元件层120包括多条数据线DL、多条第一栅极线HG、多个像素结构PX及多条第二栅极线VG。
请参照图2，多条数据线DL设置于第一基板110上且在第一方向D1上排列。多条第一栅极线HG设置于第一基板110上且在第二方向D2上排列，其中第一方向D1与第二方向D2交错。举例而言，在本实施例中，第一方向D1与第二方向D2实质上可垂直，但本发明不以此为限。
在本实施例中，数据线DL与第一栅极线HG是属于不同的膜层。举例而言，在本实施例中，第一栅极线HG可属于第一金属层，数据线DL可属于第二金属层，但本发明不以此为限。基于导电性的考量，在本实施例中，数据线DL与第一栅极线HG是使用金属材料；但本发明不限于此，在其他实施例中，数据线DL及/或第一栅极线HG也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
多个像素结构PX设置于第一基板110上，且电性连接多条数据线DL及多条第一栅极线HG。具体而言，在本实施例中，每一像素结构PX可包括一薄膜晶体管(未示出)和一像素电极(未示出)，其中所述薄膜晶体管具有第一端、第二端及控制端，所述薄膜晶体管的第一端电性连接至对应的一条数据线DL，所述薄膜晶体管的控制端电性连接至对应的一第一栅极线HG，且所述薄膜晶体管的第二端电性连接至所述像素电极。
多条第二栅极线VG设置于第一基板110上，其中多条数据线DL及多条第二栅极线VG在第一方向D1上排列，且多条第二栅极线VG电性连接至多条第一栅极线HG。
具体而言，在本实施例中，多个像素结构PX排成多个像素列Cpx及多个像素行Rpx，多个像素列Cpx在第一方向D1上排列，每一像素列Cpx的多个像素PX在第二方向D2上排列，多个像素行Rpx在第二方向D2上排列，每一像素行Rpx的多个像素PX在第一方向D1上排列；在像素阵列基板100的俯视图中，每一第二栅极线VG是设置于相邻两像素列Cpx之间。也就是说，多条第二栅极线VG是穿插在像素阵列基板100的主动区(active area)内，且每一第二栅极线VG是在所述主动区内与对应的至少一条第一栅极线HG电性连接。
举例而言，在本实施例中，多条第一栅极线HG包括在第二方向D2上依序排列的第一栅极线HG1、第一栅极线HG2、第一栅极线HG3、第一栅极线HG4、第一栅极线HG5及第一栅极线HG6，多条第二栅极线VG包括在第一方向D1上依序排列的第二栅极线VG1、第二栅极线VG2、第二栅极线VG3、第二栅极线VG4、第二栅极线VG5及第二栅极线VG6，第二栅极线VG1、第二栅极线VG2、第二栅极线VG3、第二栅极线VG4、第二栅极线VG5及第二栅极线VG6可分别与第一栅极线HG1、第一栅极线HG2、第一栅极线HG3、第一栅极线HG4、第一栅极线HG5及第一栅极线HG6电性连接。然而，本发明不限于此，在其它实施例中，多条第二栅极线VG与多条第一栅极线HG也可利用其它方式彼此连接。
请参照图1及图2，值得注意的是，像素阵列基板100的元件层120还包括多条第一共用线CL1。请参照图2，多条第一共用线CL1设置于第一基板110上。在像素阵列基板100的俯视图中，每一第一共用线CL1与对应的一条第二栅极线VG设置于相邻的两像素列Cpx之间，每一第一共用线CL1及对应的一条第二栅极线VG分别设置于与第二栅极线VG电性连接的一第一栅极线HG的相对两侧，且每一第一共用线CL1与对应的一条第二栅极线VG于结构上分离。
举例而言，在本实施例中，多条第二栅极线VG包括分别与第一栅极线HG1、第一栅极线HG2、第一栅极线HG3、第一栅极线HG4、第一栅极线HG5及第一栅极线HG6电性连接的第二栅极线VG1、第二栅极线VG2、第二栅极线VG3、第二栅极线VG4、第二栅极线VG5及第二栅极线VG6；多条第一共用线CL1包括分别与第二栅极线VG1、第二栅极线VG2、第二栅极线VG3、第二栅极线VG4、第二栅极线VG5及第二栅极线VG6对应的第一共用线CL11、第一共用线CL12、第一共用线CL13、第一共用线CL14、第一共用线CL15及第一共用线CL16；在像素阵列基板100的俯视图中，第一共用线CL11及第二栅极线VG1分别设置于与第二栅极线VG1电性连接的第一栅极线HG1的相对两侧，且第一共用线CL11与第二栅极线VG1于结构上分离；第一共用线CL12及第二栅极线VG2分别设置于与第二栅极线VG2电性连接的第一栅极线HG2的相对两侧，且第一共用线CL12与第二栅极线VG2于结构上分离；第一共用线CL13及第二栅极线VG3分别设置于与第二栅极线VG3电性连接的第一栅极线HG3的相对两侧，且第一共用线CL13与第二栅极线VG3于结构上分离；第一共用线CL14及第二栅极线VG4分别设置于与第二栅极线VG4电性连接的第一栅极线HG4的相对两侧，且第一共用线CL14与第二栅极线VG4于结构上分离；第一共用线CL15及第二栅极线VG5分别设置于与第二栅极线VG5电性连接的第一栅极线HG5的相对两侧，且第一共用线CL15与第二栅极线VG5于结构上分离；第一共用线CL16及第二栅极线VG6分别设置于与第二栅极线VG6电性连接的第一栅极线HG6的相对两侧，且第一共用线CL16与第二栅极线VG6于结构上分离。
值得一提的是，通过第一共用线CL1的设置，无论像素结构PX旁是否设有第二栅极线VG，多个像素结构PX可感受到相同或相近的电场分布，进而能提升显示品质。
在本实施例中，第一共用线CL1的信号与第二栅极线VG的栅极关闭信号实质上相同。具体而言，在本实施例中，无论是在第二栅极线VG的信号为栅极关闭信号或栅极开启信号时，第一共用线CL1的信号都可固定为所述栅极关闭信号。举例而言，在本实施例中，所述栅极关闭信号可是-9伏特～-10伏特之间的一直流电信号，但本发明不以此为限。
在本实施例中，第一共用线CL1与第一栅极线HG属于不同的膜层。举例而言，在本实施例中，第一栅极线HG可属于第一金属层，第一共用线CL1可属于第二金属层，但本发明不以此为限。基于导电性的考量，在本实施例中，第一共用线CL1是使用金属材料。但本发明不限于此，在其他实施例中，第一共用线CL1也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
请参照图1及图2，在本实施例中，像素阵列基板100的元件层120还包括一第一周边走线L1。请参照图2，第一周边走线L1设置于第一基板110上且位于多个像素结构PX的第一侧S1。多条第一共用线CL1电性连接至第一周边走线L1。
请参照图1及图2，在本实施例中，像素阵列基板100的元件层120还包括多条第二共用线CL2。请参照图2，多条第二共用线CL2设置于第一基板110上，多个第二栅极线VG及多条第二共用线CL2在第一方向D1上排列，且每一第二共用线CL2设置于相邻两像素列Cpx之间。具体而言，多个像素列Cpx之间具有多个布局面积，而第二共用线CL2是设置于未设有第二栅极线VG及第一共用线CL1的所述布局面积上。
在本实施例中，第二共用线CL2与第一栅极线HG属于不同的膜层。举例而言，在本实施例中，第一栅极线HG可属于第一金属层，第二共用线CL2可属于第二金属层，但本发明不以此为限。基于导电性的考量，在本实施例中，第二共用线CL2是使用金属材料。但本发明不限于此，在其他实施例中，第二共用线CL2也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
请参照图1及图2，在本实施例中，像素阵列基板100的元件层120还包括一第二周边走线L2。请参照图2，第二周边走线L2设置于第一基板110上且位于多个像素结构PX的第二侧S2，多条第二共用线CL2电性连接至第二周边走线L2。
在本实施例中，每一第二共用线CL2的靠近第二周边走线L2的一端是电性连接至第二周边走线L2，而每一第二共用线CL2的远离第二周边走线L2的另一端可选择性地与第一周边走线L1分离，但本发明不以此为限。
请参照图2，每一第一栅极线HG与n条第二栅极线VG电性连接，n为正整数，每一第一栅极线HG与n条第二栅极线VG具有在第一方向D1上依序排列的第1～n个连接点(或称接触点)C，多条第二栅极线VG包括在第一方向D1上依序排列的第1～n个第二栅极线群Gvg，第1～n个第二栅极线群Gvg的第m个第二栅极线群Gvg的多条第二栅极线VG与对应的多条第一栅极线HG具有第1～n个连接点C的第m个连接点C，m为正整数，且n≥m≥1。
举例而言，在本实施例中，n＝3，每一第一栅极线HG与对应的3条第二栅极线VG电性连接，每一第一栅极线HG与对应的3条第二栅极线VG具有在第一方向D1上依序排列的第1～3个连接点C1、C2、C3，多条第二栅极线VG包括在第一方向D1上依序排列的第1～3个第二栅极线群Gvg1、Gvg2、Gvg3，第1个第二栅极线群Gvg1的多条第二栅极线VG1～VG6与对应的多条第一栅极线HG1～HL6具有多个第1个连接点C1，第2个第二栅极线群Gvg2的多条第二栅极线VG1～VG6与对应的多条第一栅极线HG1～HG6具有多个第2个连接点C2，且第3个第二栅极线群Gvg3的多条第二栅极线VG1～VG6与对应的多条第一栅极线HG1～HG6具有多个第3个连接点C3。
图3为本发明一实施例的对向基板200、第一转接元件T1、第二转接元件T2及第三转接元件T3的俯视示意图。
请参照图1及图3，在本实施例中，显示装置10的对向基板200可选择性地包括共用电极220，其中共用电极220设置于第二基板210上且位于第二基板210与显示介质300之间。请参照图2及图3，在本实施例中，共用电极220是一整面电极，且重叠于所有的像素结构PX，但本发明不以此为限。
在本实施例中，共用电极220例如是透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。
请参照图1及图2，在本实施例中，像素阵列基板100的元件层120还包括多个共用垫组Gp1a、Gp1b、Gp1c及n个第二共用垫p2a、p2b、p2c。请参照图2，多个共用垫组Gp1a、Gp1b、Gp1c设置于第一基板110上，分别对应第1～n个第二栅极线群Gvg1、Gvgl2、Gvgl3设置，且位于多个像素结构PX的第二侧S2。每一共用垫组Gp1a、Gp1b、Gp1c包括于结构上分离的多个第一共用垫p1a、p1b、p1c。n个第二共用垫p2a、p2b、p2c设置于第一基板110上，分别对应第1～n个第二栅极线群Gvg1、Gvgl2、Gvgl3设置，且位于多个像素结构PX的第一侧S1。
举例而言，在本实施例中，n＝3，像素阵列基板100包括3个共用垫组Gp1a、Gp1b、Gp1c及3个第二共用垫p2a、p2b、p2c。3个共用垫组Gp1a、Gp1b、Gp1c分别对应第1～3个第二栅极线群Gvg1、Gvg2、Gvg3设置，且位于多个像素结构PX的第二侧S2。3个第二共用垫p2a、p2b、p2c设置于第一基板110上，分别对应第1～3个第二栅极线群Gvg1、Gvg2、Gvg3设置，且位于多个像素结构PX的第一侧S1。
在本实施例中，同一共用垫组Gp1a的多个第一共用垫p1a分散在对应的一第二栅极线群Gvg1的多条第二栅极线VG1～VG6的一侧，与第二栅极线群Gvg1对应的一第二共用垫p2a设置在第二栅极线群Gvg1的多条第二栅极线VG1～VG6的另一侧，且第二共用垫p2a可位于第二栅极线群Gvg1中最长的一条第二栅极线VG6旁。
请参照图1、图2及图3，在本实施例中，显示装置10还包括多个第一转接元件T1，设置于像素阵列基板100的元件层120与对向基板200的共用电极220之间。多个第一转接元件T1分别设置于多个共用垫组Gp1a、Gp1b、Gp1c的多个第一共用垫p1a、p1b、p1c上，且电性连接至多个第一共用垫p1a、p1b、p1c及共用电极220的第一部221。
在本实施例中，显示装置10还包括n个第二转接元件T2，设置于像素阵列基板100的元件层120与对向基板200的共用电极220之间。n个第二转接元件T2分别设置于n个第二共用垫p2a、p2b、p2c上，且电性连接至n个第二共用垫p2a、p2b、p2c及共用电极220的第二部222。
在本实施例中，一共用垫组Gp1a及一第二共用垫p2a对应同一个第二栅极线群Gvg1，且第二共用垫p2a的电位大于共用垫组Gp1a的多个第一共用垫p1a的电位。因此，分别与设置于第一共用垫p1a上的第一转接元件T1及设置于第二共用垫p2a上的第二转接元件T2电性连接的共用电极220的第一部221与第二部222之间会形成一电位分布，所述电位分布能补偿因第二栅极线群Gvg1的多条第二栅极线VG1～VG6的阻抗不一所造成的亮度差异。
在本实施例中，多个第一共用垫p1a、p1b、p1c是分别通过多条导线Lp1a、Lp1b、Lp1c电性连接至一驱动元件(未示出)，多个第二共用垫p2a、p2b、p2c是分别通过多条导线Lp2a、Lp2b、Lp2c电性连接至一驱动元件(未示出)，且多条导线Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c于结构上彼此分离。换言之，多个第一共用垫p1a、p1b、p1c及多个第二共用垫p2a、p2b、p2c的多个电位可被独立控制，多个第一共用垫p1a、p1b、p1c及多个第二共用垫p2a、p2b、p2c的电位大小可视实际需求调整之。
请参照图1及图2，在本实施例中，像素阵列基板100的元件层120还包括第三共用垫p3。请参照图2，第三共用垫p3设置于第一基板110上，且位于多个像素结构PX的第一侧S1。第三共用垫p3及多个第二共用垫p2a、p2b、p2c在第一方向D1上依序排列且于结构上彼此分离，第三共用垫p3对应第1个第二栅极线群Gvg1设置，而第三共用垫p3的电位大于多个第二共用垫p2a、p2b、p2c的电位。在本实施例中，第三共用垫p3的电位也大于第一共用垫p1a、p1b、p1c的电位；举例而言，第三共用垫p3与第一共用垫p1a、p1b、p1c的任一者的电位差可相差1伏特或1伏特以上，但本发明不以此为限。
请参照图1、图2及图3，在本实施例中，显示装置10还包括第三转接元件T3，设置于像素阵列基板100的元件层120与对向基板200的共用电极220之间。第三转接元件T3设置于第三共用垫p3上，且电性连接至第三共用垫p3及共用电极220的第三部223。
在本实施例中，第三共用垫p3是通过导线Lp3电性连接至所述驱动元件，且导线Lp3和与第一共用垫p1a、p1b、p1c及第二共用垫p2a、p2b、p2c电性连接的多条导线Lp1a、Lp1b、Lp1c、Lp2a、Lp2b、Lp2c于结构上彼此分离。换言之，第三共用垫p3的电位可被独立控制，第三共用垫p3的电位大小可视实际需求调整之。
在本实施例中，第一转接元件T1、第二转接元件T2及第三转接元件T3包括导电球(例如：金球)，但本发明不以此为限。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图4为本发明一实施例的像素阵列基板100A、第一转接元件T1、第二转接元件T2及第三转接元件T3的俯视示意图。
图4的像素阵列基板100A与图2的像素阵列基板100类似，两者的差异在于：在图4的实施例中，每一第二共用线CL2的两端可分别电性连接至第一周边走线L1及第二周边走线L2。
请参照图4，在本实施例中，输入至第一周边走线L1的信号及输入至第二周边走线L2的信号可被独立控制。具体而言，第一周边走线L1及第二周边走线L2是分别通过各自的导线Ll1及导线Ll2电性连接至所述驱动元件，且导线Ll1及导线Ll2于结构上彼此分离。举例而言，在本实施例中，输入至第一周边走线L1的信号及输入至第二周边走线L2的信号可以选择性地相同。举例而言，输入至第一周边走线L1的信号及输入至第二周边走线L2的信号可皆与第二栅极线VG的栅极关闭信号相同。然而，本发明不限于此，在其它实施例中，输入至第一周边走线L1的信号及输入至第二周边走线L2的信号也可不同。
图5为本发明一实施例的像素阵列基板100B及第一转接元件T1的俯视的上视示意图。
图5的像素阵列基板100B与图2的像素阵列基板100类似，两者的差异在于：在图2的实施例中，n为3，亦即，每一第一栅极线HG与3条第二栅极线VG电性连接；但在图5的实施例中，n为4，亦即，每一第一栅极线HG与4条第二栅极线VG电性连接。然而，本发明不限于此，与每一第一栅极线HG电性连接的第二栅极线VG的数量(即n)可视实际需求而定。
具体而言，多个像素结构PX排成x个像素列Cpx及y个像素行Rpx，其中x个像素列Cpx在第一方向D1上排列，y个像素行Rpx在第二方向D2上排列，x及y为大于2的正整数。每一像素结构PX在第一方向D1及第二方向D2上分别具有第一宽度a1及第二宽度a2。第一宽度a1可指分别位于同一像素结构PX的左右两侧且相邻的两第二栅极线VG的距离，第一宽度a1可指分别位于同一像素结构PX的左右两侧且相邻的一第二栅极线VG及一第一共用线CL1的距离，第一宽度a1可指分别位于同一像素结构PX的左右两侧且相邻的两第一共用线CL1的距离，第一宽度a1可指分别位于同一像素结构PX的左右两侧且相邻的一第一共用线CL1及一第二共用线CL2的距离，或者第一宽度a1可指分别位于同一像素结构PX的两侧且相邻的一第二栅极线VG及一第二共用线CL2的距离。第二宽度a2可指位于同一像素结构PX的上下两侧且相邻的两第一栅极线HG的距离。若(a1·x+a2·y)<2000000，则n以等于2为佳。若2000000<(a1·x+a2·y)<2400000，则n以等于3为佳。若2400000<(a1·x+a2·y)<3000000，则n以等于4为佳。若(a1·x+a2·y)>3000000，则n以等于5为佳。
图6为本发明一实施例的像素阵列基板100C及第一转接元件T1的俯视示意图。
图6的像素阵列基板100C与图2的像素阵列基板100类似，两者的差异在于：多条第二栅极线VG与多条第一栅极线HG的连接方式不同。
请参照图6，具体而言，在本实施例中，多条第一栅极线HG在第二方向D2上依序排列，且多条第一栅极线HG包括奇数条第一栅极线HG及偶数条第一栅极线HG。奇数条第一栅极线HG包括第(1+2·K)条第一栅极线HG，K＝0,1,…,p，p为大于或等于2的正整数。偶数条第一栅极线HG包括第2L条第一栅极线HG，L＝1,2,…,q，q为大于或等于3的正整数。多条第二栅极线VG包括在第一方向D1上依序排列的第1～(p+1)条第二栅极线VG及第(p+2)～(p+q+1)条第二栅极线VG。第1～(p+1)条第二栅极线VG分别电性连接至第(1+2·K)条第一栅极线HG，且第(p+2)～(p+q+1)条第二栅极线VG分别电性连接至第2L条第一栅极线HG。
举例而言，在本实施例中，p＝2，K＝0,1,2，奇数条第一栅极线HG包括第1、3、5条第一栅极线HG1、HG3、HG5；q＝3，L＝1,2,3，偶数条第一栅极线HG包括第2、4、6条第一栅极线HG2、HG4、HG6；多条第二栅极线VG包括在第一方向D1上依序排列的第1～3条第二栅极线VG1～VG3及第4～6条第二栅极线VG4～VG6；第1～3条第二栅极线VG1～VG3分别电性连接至第1、3、5条第一栅极线HG1、HG3、HG5，且第4～6条第二栅极线VG4～VG6分别电性连接至第2、4、6条第一栅极线HG2、HG4、HG6。换言之，在本实施例中，同一第二栅极线群Gvg的多条第二栅极线VG与多条第一栅极线HG的多个连接点C(例如：第1～3条第二栅极线VG1～VG3与第1、3、5条第一栅极线HG1、HG3、HG5的多个连接点C及第4～6条第二栅极线VG4～VG6与第2、4、6条第一栅极线HG2、HG4、HG6的多个连接点C)大致上可沿着互相平行的多条斜线K分布。
图7为本发明一实施例的像素阵列基板100D及第一转接元件T1的俯视示意图。
图7的像素阵列基板100D与图2的像素阵列基板100类似，两者的差异在于：多条第二栅极线VG与多条第一栅极线HG的连接方式不同。
请参照图7，具体而言，具体而言，在本实施例中，多条第一栅极线HG在第二方向D2上依序排列，且多条第一栅极线HG包括奇数条第一栅极线HG及偶数条第一栅极线HG。奇数条第一栅极线HG包括第(1+2·K)条第一栅极线HG，K＝0,1,…,p，p为大于或等于2的正整数。偶数条第一栅极线HG包括第2L条第一栅极线HG，L＝1,2,…,q，q为大于或等于3的正整数。多条第二栅极线VG包括在第一方向D1上依序排列的第1～(p+1)条第二栅极线VG及第(p+2)～(p+q+1)条第二栅极线VG。第1～(p+1)条第二栅极线VG分别电性连接至第(1+2·K)条第一栅极线HG，且第(p+q+1)～(p+2)条第二栅极线VG分别电性连接至第2L条第一栅极线HG。
举例而言，在本实施例中，p＝2，K＝0,1,2，奇数条第一栅极线HG包括第1、3、5条第一栅极线HG1、HG3、HG5；q＝3，L＝1,2,3，偶数条第一栅极线HG包括第2、4、6条第一栅极线HG2、HG4、HG6；多条第二栅极线VG包括在第一方向D1上依序排列的第1～3条第二栅极线VG1～VG3及第4～6条第二栅极线VG4～VG6；第1～3条第二栅极线VG1～VG3分别电性连接至第1、3、5条第一栅极线HG1、HG3、HG5，且第6～4条第二栅极线VG6～VG4分别电性连接至第2、4、6条第一栅极线HG2、HG4、HG6。换言之，在本实施例中，同一第二栅极线群Gvg的多条第二栅极线VG与多条第一栅极线HG的多个连接点C(例如：第1～3条第二栅极线VG1～VG3与第1、3、5条第一栅极线HG1、HG3、HG5的多个连接点C及第6～4条第二栅极线VG4～VG6与第2、4、6条第一栅极线HG2、HG4、HG6的多个连接点C)大致上呈V字型分布。

Claims (16)

1.一种显示装置，包括：
一第一基板；
多条数据线，设置于该第一基板上，且在一第一方向上排列；
多条第一栅极线，设置于该第一基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；
多个像素结构，设置于该第一基板上，且电性连接该些数据线及该些第一栅极线；
多条第二栅极线，设置于该第一基板上，其中该些数据线及该些第二栅极线在该第一方向上排列，且该些第二栅极线电性连接至该些第一栅极线；
多条第一共用线，设置于该第一基板上，其中该些像素结构排成多个像素列，该些像素列在该第一方向上排列，每一该第一共用线与对应的一该第二栅极线设置于该些像素列的相邻两者之间，该第一共用线及对应的该第二栅极线分别设置于与该第二栅极线电性连接的一该第一栅极线的相对两侧，且该第一共用线与对应的该第二栅极线于结构上分离；
一第二基板，设置于该第一基板的对向；以及
一显示介质，设置于该第一基板与该第二基板之间。
2.如权利要求1所述的显示装置，其中一该第一共用线的信号与一该第二栅极线的一栅极关闭信号实质上相同。
3.如权利要求1所述的显示装置，其中每一该第一栅极线与n条第二栅极线电性连接，n为正整数，每一该第一栅极线与该n条第二栅极线具有在该第一方向上依序排列的第1～n个连接点，该些第二栅极线包括在该第一方向上依序排列的第1～n个第二栅极线群，该第1～n个第二栅极线群的第m个第二栅极线群的多条第二栅极线与对应的多条第一栅极线具有该第1～n个连接点的第m个连接点，m为正整数，n≥m≥1，且该显示装置还包括：
一共用电极，设置于该第二基板上，且位于该第二基板与该显示介质之间；
多个共用垫组，设置于该第一基板上，且分别对应该第1～n个第二栅极线群设置，其中该些像素结构具有相对的一第一侧及一第二侧，该些共用垫组设置于该些像素结构的该第二侧，且每一该共用垫组包括多个第一共用垫；
多个第一转接元件，分别设置于该些共用垫组的该些第一共用垫上，且电性连接至该些共用垫组的该些第一共用垫及该共用电极；
n个第二共用垫，设置于该第一基板上，分别对应该第1～n个第二栅极线群设置，且位于该些像素结构的该第一侧；以及
n个第二转接元件，分别设置于该n个第二共用垫上，且电性连接至该n个第二共用垫及该共用电极；
其中该些共用垫组的一共用垫组及该n个第二共用垫的一第二共用垫对应同一个第二栅极线群，且该第二共用垫的电位大于该共用垫组的该些第一共用垫的电位。
4.如权利要求3所述的显示装置，还包括：
一第三共用垫，设置于该第一基板上，且位于该些像素结构的该第一侧，其中该第三共用垫及该些第二共用垫在该第一方向上依序排列且于结构上彼此分离，该第三共用垫对应该第1～n个第二栅极线群的第1个第二栅极线群设置，而该第三共用垫的电位大于对应该些第二共用垫的电位；以及
一第三转接元件，设置于该第三共用垫上，且电性连接至该第三共用垫及该共用电极。
5.如权利要求1所述的显示装置，还包括：
多条第二共用线，设置于该第一基板上，该些第二栅极线及该些第二共用线在该第一方向上排列，其中每一该第二共用线设置于该些像素列的相邻两者之间；
一第一周边走线，设置于该第一基板上且位于该些像素结构的一第一侧，其中该些第一共用线电性连接至该第一周边走线；以及
一第二周边走线，设置于该第一基板上且位于该些像素结构的一第二侧，其中每一该第二共用线的两端分别电性连接至该第一周边走线及该第二周边走线。
6.如权利要求1所述的显示装置，其中该些第一栅极线包括奇数条第一栅极线及偶数条第一栅极线，该奇数条第一栅极线包括第(1+2·K)条第一栅极线，K＝0,1,…,p，p为大于或等于2的正整数，该偶数条第一栅极线包括第2L条第一栅极线，L＝1,2,…,q，q为大于或等于3的正整数；该些第二栅极线包括在该第一方向上依序排列的第1～(p+1)条第二栅极线及第(p+2)～(p+q+1)条第二栅极线；该第1～(p+1)条第二栅极线电性连接至该第(1+2·K)条第一栅极线，且该第(p+2)～(p+q+1)条第二栅极线电性连接至该第2L条第一栅极线。
7.如权利要求6所述的显示装置，其中该第1～(p+1)条第二栅极线与该第(1+2·K)条第一栅极线的多个连接点以及该第(p+2)～(p+q+1)条第二栅极线与该第2L条的多个连接点大致上沿着互相平行的多条斜线分布。
8.如权利要求6所述的显示装置，其中该第1～(p+1)条第二栅极线与该第(1+2·K)条第一栅极线的多个连接点以及该第(p+2)～(p+q+1)条第二栅极线与该第2L条的多个连接点大致上呈V字型分布。
9.一种显示装置，包括：
一第一基板；
多条数据线，设置于该第一基板上，且在一第一方向上排列；
多条第一栅极线，设置于该第一基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；
多个像素结构，设置于该第一基板上，电性连接该些数据线及该些第一栅极线，且在排成x个像素列及y个像素行，其中该x个像素列在该第一方向上排列，该y个像素行在该第二方向上排列，x及y为大于2的正整数，一该像素结构在该第一方向及该第二方向上分别具有一第一宽度a1及一第二宽度a2；
多条第二栅极线，设置于该第一基板上，其中该些数据线及该些第二栅极线在该第一方向上排列，且该些第二栅极线电性连接至该些第一栅极线；
多条第一共用线，设置于该第一基板上，其中每一该第一共用线与对应的一该第二栅极线设置于该x个像素列的相邻两者之间，该第一共用线及对应的该第二栅极线分别设置于与该第二栅极线电性连接的一该第一栅极线的相对两侧，且该第一共用线与对应的该第二栅极线于结构上分离；
一第二基板，设置于该第一基板的对向；以及
一显示介质，设置于该第一基板与该第二基板之间；
其中，每一该第一栅极线与n条第二栅极线电性连接；
(a1·x+a2·y)<2000000，且n＝2；或
2000000<(a1·x+a2·y)<2400000，且n＝3；或
2400000<(a1·x+a2·y)<3000000，且n＝4；或
(a1·x+a2·y)>3000000，且n＝5。
10.如权利要求9所述的显示装置，其中一该第一共用线的信号与一该第二栅极线的一栅极关闭信号实质上相同。
11.如权利要求9所述的显示装置，其中每一该第一栅极线与n条第二栅极线电性连接，n为正整数，每一该第一栅极线与该n条第二栅极线具有在该第一方向上依序排列的第1～n个连接点，该些第二栅极线包括在该第一方向上依序排列的第1～n个第二栅极线群，该第1～n个第二栅极线群的第m个第二栅极线群的多条第二栅极线与对应的多条第一栅极线具有该第1～n个连接点的第m个连接点，m为正整数，n≥m≥1，且该显示装置还包括：
一共用电极，设置于该第二基板上，且位于该第二基板与该显示介质之间；
多个共用垫组，设置于该第一基板上，且分别对应该第1～n个第二栅极线群设置，其中该些像素结构具有相对的一第一侧及一第二侧，该些共用垫组设置于该些像素结构的该第二侧，且每一该共用垫组包括多个第一共用垫；
多个第一转接元件，分别设置于该些共用垫组的该些第一共用垫上，且电性连接至该些共用垫组的该些第一共用垫及该共用电极；
n个第二共用垫，设置于该第一基板上，分别对应该第1～n个第二栅极线群设置，且位于该些像素结构的该第一侧；以及
n个第二转接元件，分别设置于该n个第二共用垫上，且电性连接至该n个第二共用垫及该共用电极；
其中该些共用垫组的一共用垫组及该n个第二共用垫的一第二共用垫对应同一个第二栅极线群，且该第二共用垫的电位大于该共用垫组的该些第一共用垫的电位。
12.如权利要求11所述的显示装置，还包括：
一第三共用垫，设置于该第一基板上，且位于该些像素结构的该第一侧，其中该第三共用垫及该些第二共用垫在该第一方向上依序排列且于结构上彼此分离，该第三共用垫对应该第1～n个第二栅极线群的该第1个第二栅极线群设置，而该第三共用垫的电位大于对应该些第二共用垫的电位；以及
一第三转接元件，分别设置于该第三共用垫上，且电性连接至该第三共用垫及该共用电极。
13.如权利要求9所述的显示装置，还包括：
多条第二共用线，设置于该第一基板上，该些第二栅极线及该些第二共用线在该第一方向上排列，其中每一该第二共用线设置于该些像素列的相邻两者之间；
一第一周边走线，设置于该第一基板上且位于该些像素结构的一第一侧，其中该些第一共用线电性连接至该第一周边走线；以及
一第二周边走线，设置于该第一基板上且位于该些像素结构的一第二侧，其中每一该第二共用线的两端分别电性连接至该第一周边走线及该第二周边走线。
14.如权利要求9所述的显示装置，其中该些第一栅极线包括奇数条第一栅极线及偶数条第一栅极线，该奇数条第一栅极线包括第(1+2·K)条第一栅极线，K＝0,1,…,p，p为大于或等于2的正整数，该偶数条第一栅极线包括第2L条第一栅极线，L＝1,2,…,q，q为大于或等于3的正整数；该些第二栅极线包括在该第一方向上依序排列的第1～(p+1)条第二栅极线及第(p+2)～(p+q+1)条第二栅极线；该第1～(p+1)条第二栅极线电性连接至该第(1+2·K)条第一栅极线，且该第(p+2)～(p+q+1)条第二栅极线电性连接至该第2L条第一栅极线。
15.如权利要求14所述的显示装置，其中该第1～(p+1)条第二栅极线与该第(1+2·K)条第一栅极线的多个连接点以及该第(p+2)～(p+q+1)条第二栅极线与该第2L条的多个连接点大致上沿互相平行的多条斜线分布。
16.如权利要求14所述的显示装置，其中该第1～(p+1)条第二栅极线与该第(1+2·K)条第一栅极线的多个连接点以及该第(p+2)～(p+q+1)条第二栅极线与该第2L条的多个连接点大致上呈V字型分布。
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