CN111341771B - 像素阵列基板 - Google Patents

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Abstract

一种像素阵列基板，包括基板、多条数据线、多条栅极线、多个像素结构、多条转接线及静电防护电路。多条数据线在第一方向上排列。多条栅极线在第二方向上排列。多条转接线在第一方向上排列，且分别电性连接至多条栅极线。静电防护电路设置于基板的一边缘与多个像素结构之间。静电防护电路包括多个静电防护元件、多条数据接地线及至少一栅极接地线。多个静电防护元件包括多个第一静电防护元件及多个第二静电防护元件。多个第一静电防护元件电性连接于多条数据线与多条数据接地线之间。多个第二静电防护元件电性连接于多条转接线与至少一栅极接地线之间。至少一栅极接地线及多条数据接地线在第二方向上排列且互相隔开。

Description

像素阵列基板
技术领域
本发明涉及一种像素阵列基板。
背景技术
随着多媒体应用的普及，具有高分辨率及大可视范围的显示器已成为技术发展主流。随着显示器分辨率的提升，位于显示器的周边区的导线数目也随之增加。此外，为使显示器不易被静电击伤，显示器的像素阵列基板的周围还需设置静电防护电路。因此，现有像素阵列基板的周围需保留一定的空间，以容纳为数众多的导线及多种静电防护电路，造成显示器的边框无法进一步缩减。
发明内容
本发明提供一种像素阵列基板，静电防护效果佳。
本发明的像素阵列基板包括基板、多条数据线、多条栅极线、多个像素结构、多条转接线及静电防护电路。多条数据线设置于基板上，且在第一方向上排列。多条栅极线设置于基板上，且在第二方向上排列。第一方向与第二方向交错。多个像素结构设置于基板上。每一像素结构电性连接至一数据线及一栅极线。多条转接线设置于基板上，且在第一方向上排列。多条转接线分别电性连接至多条栅极线。静电防护电路设置于基板的一边缘与多个像素结构之间。静电防护电路包括多个静电防护元件、多条数据接地线及至少一栅极接地线。多个静电防护元件包括多个第一静电防护元件及多个第二静电防护元件。多个第一静电防护元件电性连接于多条数据线与多条数据接地线之间。多个第二静电防护元件电性连接于多条转接线与至少一栅极接地线之间。至少一栅极接地线及多条数据接地线在第二方向上排列且互相隔开。
在本发明的一实施例中，上述的多个静电防护元件设置于多条数据接地线及至少一栅极接地线的相对两侧。
在本发明的一实施例中，上述的每一静电防护元件包括一薄膜晶体管，薄膜晶体管具有一第一端、一第二端、一控制端及一半导体图案，第一端及第二端分别电性连接至半导体图案的不同两区，且第一端电性连接至控制端；一第一静电防护元件的薄膜晶体管具有一通道宽长比W1/L1，一第二静电防护元件的薄膜晶体管具有一通道宽长比W2/L2，且(W2/L2)<(W1/L1)。
在本发明的一实施例中，上述的多条栅极线包括多个奇数条栅极线及多个偶数条栅极线，且多条转接线包括电性连接至多个奇数条栅极线的多条第一转接线及电性连接至多个偶数条栅极线的多条第二转接线。静电防护电路的至少一栅极接地线包括一第一栅极接地线及一第二栅极接地线。多个第二静电防护元件的一部分电性连接于多条第一转接线与第一栅极接地线之间。多个第二静电防护元件的另一部分电性连接于多条第二转接线与第二栅极接地线之间。第一栅极接地线、第二栅极接地线及多条数据接地线在第二方向上排列且互相隔开。
在本发明的一实施例中，上述的像素阵列基板还包括一接垫组。接垫组包括多个接垫，其中多个接垫沿着基板的边缘设置且分别电性连接至多条数据线及多条转接线，且至少一栅极接地线、多条数据接地线及接垫组在第二方向上排列。
在本发明的一实施例中，上述的像素阵列基板还包括一扇出走线组。扇出走线组包括多条扇出走线，其中多条扇出走线分别电性连接至多条数据线及多条转接线，且至少一栅极接地线、多条数据接地线及扇出走线组在第二方向上排列。
附图说明
图1为本发明一实施例的像素阵列基板100的俯视示意图。
图2示出本发明一实施例的像素阵列基板100的数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl的布局(layout)。
图3为本发明另一实施例的像素阵列基板100A的俯视示意图。
图4示出本发明另一实施例的像素阵列基板100A的数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl的布局(layout)。
图5为本发明又一实施例的像素阵列基板100B的俯视示意图。
附图标记说明：
100、100A、100B：像素阵列基板
110：基板
110a、110b：边缘
120dl、120dlr、120dlg、120dlb、120gl：静电防护元件
130：扇出走线
140：接垫
150：驱动元件
CLdl、CLdlr、CLdlg、CLdlb：数据接地线
CLgl、CLgl1、CLgl2：栅极接地线
DL、DLR、DLG、DLB：数据线
ESDC：静电防护电路
GL、GL1、GL2：栅极线
G130：扇出走线组
G140：接垫组
gl、gl1、gl2：转接线
L1、L2：通道长
PX、PXR、PXG、PXB：像素结构
T1、T2：薄膜晶体管
T1a、T2a：第一端
T1b、T2b：第二端
T1c、T2c：控制端
T1d、T2d：半导体图案
W1、W2：通道宽
x：第一方向
y：第二方向
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的像素阵列基板100的俯视示意图。
图2示出本发明一实施例的像素阵列基板100的数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl的布局(layout)。
图1以电路符号代表数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl，其实际布局(layout)可参考图2。
请参照图1及图2，像素阵列基板100包括基板110。基板110主要是用以承载像素阵列基板100的元件。在本实施例中，基板110的材质可以是玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
像素阵列基板100包括多条数据线DL及多条栅极线GL。多条数据线DL设置于基板110上，且在第一方向x上排列。多条栅极线GL设置于基板110上，且在第二方向y上排列。第一方向x与第二方向y交错。举例而言，在本实施例中，第一方向x与第二方向y实质上可垂直，但本发明不以此为限。
举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，数据线DL可选择性地属于第二金属层，但本发明不以此为限。基于导电性的考量，在本实施例中，栅极线GL与数据线DL是使用金属材料。然而，本发明不限于此，根据其他实施例，栅极线GL与数据线DL也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
像素阵列基板100还包括多个像素结构PX。多个像素结构PX设置于基板110上。每一像素结构PX电性连接至对应的一条数据线DL及对应的一条栅极线GL。具体而言，在本实施例中，每一像素结构PX可包括薄膜晶体管(未示出)及像素电极(未示出)，其中薄膜晶体管的第一端电性连接至数据线DL，薄膜晶体管的控制端电性连接至栅极线GL，且薄膜晶体管的第二端电性连接至像素电极。
多个像素结构PX排成多个像素行。每一像素行的多个像素结构PX在数据线DL的延伸方向(例如：第二方向y)上排列。在本实施例中，同一像素行的相邻两像素结构PX可分别电性连接至位于像素行的左右两侧的两条数据线DL，且所述相邻两像素结构PX的多个薄膜晶体管可同时被开启。也就时说，在本实施例中，多个像素结构PX可采2DhG(two datalines and half gate line)的架构。然而，本发明不限于此，根据其它实施例，多个像素结构PX也可采2D1G(two data lines and one gate line)、1D1G(one data line and onegate line)或其它种类的架构。
像素阵列基板100包括多条转接线gl。多条转接线gl设置于基板110上，且在第一方向x上排列。也就是说，多条转接线gl与多条数据线DL是在同一方向上排列。多条转接线gl分别电性连接至多条栅极线GL。举例而言，在本实施例中，栅极线GL可属于第一金属层，转接线gl可属于第二金属层，绝缘层(未示出)设置于第一金属层与第二金属层之间，且每一转接线gl可通过绝缘层的接触窗(未示出)电性连接至对应的一条栅极线GL，但本发明不以此为限。
像素阵列基板100还包括静电防护电路ESDC。静电防护电路ESDC设置于基板110的一边缘110a与多个像素结构PX之间。也就是说，静电防护电路ESDC设置于基板110的一边缘110a与像素阵列基板100的主动区(active area；AA)之间。
在本实施例中，像素阵列基板100还包括接垫组G140，接垫组G140包括多个接垫140，其中多个接垫140沿着基板110的边缘110a设置且分别电性连接至多条数据线DL及多条转接线gl。像素阵列基板100还包括扇出走线组G130，扇出走线组G130包括多条扇出走线130，其中多条扇出走线130分别电性连接至多条数据线DL及多条转接线gl。
具体而言，在本实施例中，多条数据线DL及多条转接线gl电性连接至静电防护电路ESDC的静电防护元件120d1、120gl，静电防护电路ESDC的静电防护元件120d1、120gl、多条数据线DL及多条转接线gl电性连接至多条扇出走线130，多条扇出走线130电性连接至多个接垫140，且多个接垫140电性连接至用以驱动多个像素结构PX的驱动元件150。
举例而言，在本实施例中，驱动元件150可包括一芯片，所述芯片可通过晶粒-软片接合工艺(Chip On Film；COF)与像素阵列基板100接合。然而，本发明不限于此，在其它实施例中，所述芯片也可通过晶粒-玻璃接合工艺(Chip On Glass；COG)、晶粒-电路板接合工艺(Chip On Board，COB)、软片式晶粒接合(Tape Automated Bonding；TAB)或其它方式与像素阵列基板100接合。
静电防护电路ESDC包括多个静电防护元件120dl、120gl、多条数据接地线CLdl及至少一栅极接地线CLgl。多个静电防护元件120dl、120gl包括多个静电防护元件120dl及多个静电防护元件120gl。静电防护元件120dl电性连接于数据线DL与数据接地线CLdl之间。静电防护元件120gl电性连接于转接线gl与栅极接地线CLgl之间。
举例而言，在本实施例中，多个像素结构PX包括分别用以显示第一颜色、第二颜色及第三颜色的像素结构PXR、像素结构PXG及像素结构PXB，多条数据线DL包括分别电性连接至像素结构PXR、像素结构PXG及像素结构PXB的数据线DLR、数据线DLG及数据线DLB，多条数据接地线CLdl包括数据接地线CLdlr、数据接地线CLdlg及数据接地线CLdlb，多个静电防护元件120dlr电性连接于多条数据线DLR与数据接地线CLdlr之间，多个静电防护元件120dlg电性连接于多条数据线DLG与数据接地线CLdlg之间，多个静电防护元件120dlb电性连接于多条数据线DLB与数据接地线CLdlb之间。在本实施例中，第一颜色、第二颜色及第三颜色例如为红色、绿色及蓝色，但本发明不以此为限。
举例而言，在本实施例中，每一静电防护元件120d1、120gl包括多个薄膜晶体管T1、T2，每一薄膜晶体管T1、T2具有第一端T1a、T2a、第二端T1b、T2b、控制端T1c、T2c及半导体图案T1d、T2d，其中第一端T1a、T2a及第二端T1b、T2b分别电性连接至半导体图案T1d、T2d的不同两区，且第一端T1a、T2a电性连接至控制端T1c、T2c。
在本实施例中，每一静电防护元件120dl、120gl的多个薄膜晶体管T1、T2包括薄膜晶体管T1及薄膜晶体管T2，其中薄膜晶体管T1的第一端T1a及控制端T1c电性连接至薄膜晶体管T2的第二端T2b，薄膜晶体管T2的第一端T2a及控制端T2c电性连接至薄膜晶体管T1的第二端T1b。简言之，在本实施例中，每一静电防护元件120dl、120gl包括以背对背方式连接的一对薄膜晶体管，而每一静电防护元件120dl、120gl可以是二极管类型(diode type)。然而，本发明不限于此，在其它实施例中，静电防护元件120dl、120gl也可以是其它类型。
在本实施例中，多个静电防护元件120dl、120gl可设置于多条数据接地线CLdl及栅极接地线CLgl的相对两侧。也就是说，多个静电防护元件120dl、120gl的一部分可设置于多个像素结构PX与栅极接地线CLgl之间，而多个静电防护元件120dl、120gl的另一部分可设置于栅极接地线CLgl与基板110的边缘110a之间。但本发明不以此为限，在其它实施例中，多个静电防护元件120dl、120gl也可设置于多条数据接地线CLdl及栅极接地线CLgl的单侧。
值得注意的是，静电防护电路ESDC是设置于基板110的一边缘110a与多个像素结构PX之间。在本实施例中，静电防护电路ESDC的栅极接地线CLgl、数据接地线CLdlr、数据接地线CLdlg及数据接地线CLdlb、扇出走线组G130及接垫组G140是在第二方向y上排列且位于多个像素结构PX与基板110的一边缘110a之间。也就是说，与数据线DL及栅极线GL电性连接的多条扇出走线130、多个接垫140及静电防护电路ESDC是设置在像素阵列基板100的主动区的单一侧，使得基板110的其它边缘110b与主动区之间的距离可缩至非常小、甚至可为零，进而能实现窄边框的显示器。
更重要的是，静电防护电路ESDC的至少一栅极接地线CLgl及多条数据接地线CLdl是在第二方向y上排列且互相隔开。用以承载不同信号的栅极线GL(或者说，转接线gl)与数据线DL是各自通过静电保护元件120dl及栅极接地线CLgl与静电保护元件120gl及数据接地线CLdl来达到静电防护的目的。借此，不但能实现窄边框，像素阵列基板100的抗静电能力还能进一步提升。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图3为本发明另一实施例的像素阵列基板100A的俯视示意图。
图4示出本发明另一实施例的像素阵列基板100A的数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl的布局(layout)。
图3以电路符号代表数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl，其实际布局(layout)可参考图4。
请参照图1及图3，本实施例的像素阵列基板100A与前述的像素阵列基板100类似，两者的差异在于：在图3的实施例中，同一像素列的所有像素结构PX是与同一条数据线DL电性连接，且同一像素列的多个像素结构PX是分别电性连接于多条栅极线GL电性连接。也就时说，在图3的实施例中，多个像素结构PX是采1D1G(one data line and one gate line)的架构。
请参照图2及图4，此外，在前述的像素阵列基板100中，每一静电防护元件120dl、120gl的每一薄膜晶体管T1、T2可具有相同的通道宽长比。但在本实施例的像素阵列基板100A中，静电防护元件120dl、120gl可具有不同的通道宽长比。
请参照图3及图4，具体而言，在本实施例中，电性连接于数据线DL与数据接地线CLdl之间的静电防护元件120dl的每一薄膜晶体管T1、T2具有一通道宽W1及一通道长L1，静电防护元件120dl的每一薄膜晶体管T1、T2的通道宽长比为W1/L1；电性连接于转接线gl与栅极接地线CLgl之间的静电防护元件120gl的每一薄膜晶体管T1、T2具有一通道宽W2及一通道长L2，静电防护元件120gl的每一薄膜晶体管T1、T2的通道宽长比为W2/L2；特别是，(W2/L2)<(W1/L1)。
也就是说，在本实施例中，考量转接线gl(或者说，栅极线GL)的信号振幅与数据线DL的信号振幅不同，可将与转接线gl(或者说，栅极线GL)电性连接的静电防护元件120gl的通道宽长比W2/L2设计地较小，以达到分级防护的效果。
图5为本发明又一实施例的像素阵列基板100B的俯视示意图。
图5是以电路符号代表数据线DL、转接线gl、静电防护元件120dl、120gl、数据接地线CLdl及栅极接地线CLgl，其实际布局(layout)与图4的实施例类似，于此便不再示出。
图5的像素阵列基板100B与图3的像素阵列基板100A类似，两者的差异在于：在图3的实施例中，所有的第二静电防护元件120gl是电性连接至同一条栅极接地线CLgl；但在图5的实施例中，多个静电防护元件120gl是电性连接至彼此隔开的多条栅极接地线CLgl。
请参照图5，具体而言，在本实施例中，多条栅极线GL包括多个奇数条栅极线GL1及多个偶数条栅极线GL2，多条转接线gl包括电性连接至奇数条栅极线GL1的多条转接线gl1及电性连接至多条偶数条栅极线GL2的多条转接线gl2，静电防护电路ESDC的至少一栅极接地线CLgl包括栅极接地线CLgl1及栅极接地线CLgl2，多个静电防护元件120gl的一部分电性连接于转接线gl1与栅极接地线CLgl1之间，多个静电防护元件120gl的另一部分电性连接于转接线gl2与栅极接地线CLgl2之间，且栅极接地线CLgl1、栅极接地线CLgl2、数据接地线CLdlr、数据接地线CLdlg及数据接地线CLdlb在第二方向y上排列且互相隔开。

Claims (5)

1.一种像素阵列基板，包括：
一基板；
多条数据线，设置于该基板上，且在一第一方向上排列；
多条栅极线，设置于该基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；
多个像素结构，设置于该基板上，其中每一该像素结构电性连接至一该数据线及一该栅极线；
多条转接线，设置于该基板上，且在该第一方向上排列，其中所述多条转接线分别电性连接至所述多条栅极线；以及
一静电防护电路，设置于该基板的一边缘与所述多个像素结构之间，其中该静电防护电路包括：
多个静电防护元件，包括多个第一静电防护元件及多个第二静电防护元件；
多条数据接地线，所述多个第一静电防护元件电性连接于所述多条数据线与所述多条数据接地线之间；以及
至少一栅极接地线，所述多个第二静电防护元件电性连接于所述多条转接线与该至少一栅极接地线之间；
其中，该至少一栅极接地线及所述多条数据接地线在该第二方向上排列且互相隔开，
其中每一该静电防护元件包括一薄膜晶体管，该薄膜晶体管具有一第一端、一第二端、一控制端及一半导体图案，该第一端及该第二端分别电性连接至该半导体图案的不同两区，且该第一端电性连接至该控制端；一该第一静电防护元件的该薄膜晶体管具有一通道宽长比W1/L1，一该第二静电防护元件的该薄膜晶体管具有一通道宽长比W2/L2，且(W2/L2)<(W1/L1)。
2.如权利要求1所述的像素阵列基板，其中所述多个静电防护元件设置于所述多条数据接地线及该至少一栅极接地线的相对两侧。
3.如权利要求1所述的像素阵列基板，其中所述多条栅极线包括多个奇数条栅极线及多个偶数条栅极线，所述多条转接线包括电性连接至所述多个奇数条栅极线的多条第一转接线及电性连接至所述多个偶数条栅极线的多条第二转接线，该静电防护电路的该至少一栅极接地线包括：
一第一栅极接地线，所述多个第二静电防护元件的一部分电性连接于所述多条第一转接线与该第一栅极接地线之间；以及
一第二栅极接地线，所述多个第二静电防护元件的另一部分电性连接于所述多条第二转接线与该第二栅极接地线之间；
其中，该第一栅极接地线、该第二栅极接地线及所述多条数据接地线在该第二方向上排列且互相隔开。
4.如权利要求1所述的像素阵列基板，还包括：
一接垫组，包括多个接垫，其中所述多个接垫沿着该基板的该边缘设置且分别电性连接至所述多条数据线及所述多条转接线，且该至少一栅极接地线、所述多条数据接地线及该接垫组在该第二方向上排列。
5.如权利要求1所述的像素阵列基板，还包括：
一扇出走线组，包括多条扇出走线，其中所述多条扇出走线分别电性连接至所述多条数据线及所述多条转接线，且该至少一栅极接地线、所述多条数据接地线及该扇出走线组在该第二方向上排列。
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