TW202111407A - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板包括基板、多條資料線、多條閘極線、多個畫素結構、多條轉接線及靜電防護電路。多條資料線在第一方向上排列。多條閘極線在第二方向上排列。多條轉接線在第一方向上排列，且分別電性連接至多條閘極線。靜電防護電路設置於基板的一邊緣與多個畫素結構之間。靜電防護電路包括多個靜電防護元件、多條資料接地線及至少一閘極接地線。多個靜電防護元件包括多個第一靜電防護元件及多個第二靜電防護元件。多個第一靜電防護元件電性連接於多條資料線與多條資料接地線之間。多個第二靜電防護元件電性連接於多條轉接線與至少一閘極接地線之間。至少一閘極接地線及多條資料接地線在第二方向上排列且互相隔開。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板。
隨著多媒體應用的普及，具有高解析度及大可視範圍的顯示器已成為技術發展主流。隨著顯示器解析度的提升，位於顯示器之周邊區的導線數目也隨之增加。此外，為使顯示器不易被靜電擊傷，顯示器之畫素陣列基板的周圍還需設置靜電防護電路。因此，習知畫素陣列基板的周圍需保留一定的空間，以容納為數眾多的導線及多種靜電防護電路，造成顯示器的邊框無法進一步縮減。
本發明提供一種畫素陣列基板，靜電防護效果佳。
本發明的畫素陣列基板包括基板、多條資料線、多條閘極線、多個畫素結構、多條轉接線及靜電防護電路。多條資料線設置於基板上，且在第一方向上排列。多條閘極線設置於基板上，且在第二方向上排列。第一方向與第二方向交錯。多個畫素結構設置於基板上。每一畫素結構電性連接至一資料線及一閘極線。多條轉接線設置於基板上，且在第一方向上排列。多條轉接線分別電性連接至多條閘極線。靜電防護電路設置於基板的一邊緣與多個畫素結構之間。靜電防護電路包括多個靜電防護元件、多條資料接地線及至少一閘極接地線。多個靜電防護元件包括多個第一靜電防護元件及多個第二靜電防護元件。多個第一靜電防護元件電性連接於多條資料線與多條資料接地線之間。多個第二靜電防護元件電性連接於多條轉接線與至少一閘極接地線之間。至少一閘極接地線及多條資料接地線在第二方向上排列且互相隔開。
在本發明的一實施例中，上述的多個靜電防護元件設置於多條資料接地線及至少一閘極接地線的相對兩側。
在本發明的一實施例中，上述的每一靜電防護元件包括一薄膜電晶體，薄膜電晶體具有一第一端、一第二端、一控制端及一半導體圖案，第一端及第二端分別電性連接至半導體圖案的不同兩區，且第一端電性連接至控制端；一第一靜電防護元件的薄膜電晶體具有一通道寬長比W1/L1，一第二靜電防護元件的薄膜電晶體具有一通道寬長比W2/L2，且（W2/L2）>（W1/L1）。
在本發明的一實施例中，上述的多條閘極線包括多個奇數條閘極線及多個偶數條閘極線，且多條轉接線包括電性連接至多個奇數條閘極線的多條第一轉接線及電性連接至多個偶數條閘極線的多條第二轉接線。靜電防護電路的至少一閘極接地線包括一第一閘極接地線及一第二閘極接地線。多個第二靜電防護元件的一部分電性連接於多條第一轉接線與第一閘極接地線之間。多個第二靜電防護元件的另一部分電性連接於多條第二轉接線與第二閘極接地線之間。第一閘極接地線、第二閘極接地線及多條資料接地線在第二方向上排列且互相隔開。
在本發明的一實施例中，上述的畫素陣列基板更包括一接墊組。接墊組包括多個接墊，其中多個接墊沿著基板的邊緣設置且分別電性連接至多條資料線及多條轉接線，且至少一閘極接地線、多條資料接地線及接墊組在第二方向上排列。
在本發明的一實施例中，上述的畫素陣列基板更包括一扇出走線組。扇出走線組包括多條扇出走線，其中多條扇出走線分別電性連接至多條資料線及多條轉接線，且至少一閘極接地線、多條資料接地線及扇出走線組在第二方向上排列。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之畫素陣列基板100的俯視示意圖。
圖2示出本發明一實施例之畫素陣列基板100的資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl的佈局（layout）。
圖1以電路符號代表資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl，其實際佈局（layout）可參考圖2。
請參照圖1及圖2，畫素陣列基板100包括基板110。基板110主要是用以承載畫素陣列基板100的元件。在本實施例中，基板110的材質可以是玻璃、石英、有機聚合物、或是不透光/反射材料（例如：晶圓、陶瓷、或其它可適用的材料）、或是其它可適用的材料。
畫素陣列基板100包括多條資料線DL及多條閘極線GL。多條資料線DL設置於基板110上，且在第一方向x上排列。多條閘極線GL設置於基板110上，且在第二方向y上排列。第一方向x與第二方向y交錯。舉例而言，在本實施例中，第一方向x與第二方向y實質上可垂直，但本發明不以此為限。
舉例而言，在本實施例中，閘極線GL可選擇性地屬於第一金屬層，資料線DL可選擇性地屬於第二金屬層，但本發明不以此為限。基於導電性的考量，在本實施例中，閘極線GL與資料線DL是使用金屬材料。然而，本發明不限於此，根據其他實施例，閘極線GL與資料線DL也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導電材料的堆疊層。
畫素陣列基板100還包括多個畫素結構PX。多個畫素結構PX設置於基板110上。每一畫素結構PX電性連接至對應的一 條資料線DL及對應的一條閘極線GL。具體而言，在本實施例中，每一畫素結構PX可包括薄膜電晶體（未繪示）及畫素電極（未繪示），其中薄膜電晶體的第一端電性連接至資料線DL，薄膜電晶體的控制端電性連接至閘極線GL，且薄膜電晶體的第二端電性連接至畫素電極。
多個畫素結構PX排成多個畫素行。每一畫素行的多個畫素結構PX在資料線DL的延伸方向（例如：第二方向y）上排列。在本實施例中，同一畫素行的相鄰兩畫素結構PX可分別電性連接至位於畫素行之左右兩側的兩條資料線DL，且所述相鄰兩畫素結構PX的多個薄膜電晶體可同時被開啟。也就時說，在本實施例中，多個畫素結構PX可採2DhG（two data lines and half gate line）的架構。然而，本發明不限於此，根據其它實施例，多個畫素結構PX也可採2D1G（two data lines and one gate line）、1D1G（one data line and one gate line）或其它種類的架構。
畫素陣列基板100包括多條轉接線gl。多條轉接線gl設置於基板110上，且在第一方向x上排列。也就是說，多條轉接線gl與多條資料線DL是在同一方向上排列。多條轉接線gl分別電性連接至多條閘極線GL。舉例而言，在本實施例中，閘極線GL可屬於第一金屬層，轉接線gl可屬於第二金屬層，絕緣層（未繪示）設置於第一金屬層與第二金屬層之間，且每一轉接線gl可透過絕緣層的接觸窗（未繪示）電性連接至對應的一條閘極線GL，但本發明不以此為限。
畫素陣列基板100還包括靜電防護電路ESDC。靜電防護電路ESDC設置於基板110的一邊緣110a與多個畫素結構PX之間。也就是說，靜電防護電路ESDC設置於基板110的一邊緣110a與畫素陣列基板100的主動區（active area；AA）之間。
在本實施例中，畫素陣列基板100更包括接墊組G140，接墊組G140包括多個接墊140，其中多個接墊140沿著基板110的邊緣110a設置且分別電性連接至多條資料線DL及多條轉接線gl。畫素陣列基板100更包括扇出走線組G130，扇出走線組G130包括多條扇出走線130，其中多條扇出走線130分別電性連接至多條資料線DL及多條轉接線gl。
具體而言，在本實施例中，多條資料線DL及多條轉接線gl電性連接至靜電防護電路ESDC的靜電防護元件120d1、120gl，靜電防護電路ESDC的靜電防護元件120d1、120gl、多條資料線DL及多條轉接線gl電性連接至多條扇出走線130，多條扇出走線130電性連接至多個接墊140，且多個接墊140電性連接至用以驅動多個畫素結構PX的驅動元件150。
舉例而言，在本實施例中，驅動元件150可包括一晶片，所述晶片可藉由晶粒-軟片接合製程（Chip On Film；COF）與畫素陣列基板100接合。然而，本發明不限於此，在其它實施例中，所述晶片也可藉由晶粒-玻璃接合製程（Chip On Glass；COG）、晶粒-電路板接合製程（Chip On Board，COB）、軟片式晶粒接合（Tape Automated Bonding；TAB）或其它方式與畫素陣列基板100接合。
靜電防護電路ESDC包括多個靜電防護元件120dl、120gl、多條資料接地線CLdl及至少一閘極接地線CLgl。多個靜電防護元件120dl、120gl包括多個靜電防護元件120dl及多個靜電防護元件120gl。靜電防護元件120dl電性連接於資料線DL與資料接地線CLdl之間。靜電防護元件120gl電性連接於轉接線gl與閘極接地線CLgl之間。
舉例而言，在本實施例中，多個畫素結構PX包括分別用以顯示第一顏色、第二顏色及第三顏色的畫素結構PXR、畫素結構PXG及畫素結構PXB，多條資料線DL包括分別電性連接至畫素結構PXR、畫素結構PXG及畫素結構PXB的資料線DLR、資料線DLG及資料線DLB，多條資料接地線CLdl包括資料接地線CLdlr、資料接地線CLdlg及資料接地線CLdlb，多個靜電防護元件120dlr電性連接於多條資料線DLR與資料接地線CLdlr之間，多個靜電防護元件120dlg電性連接於多條資料線DLG與資料接地線CLdlg之間，多個靜電防護元件120dlb電性連接於多條資料線DLB與資料接地線CLdlb之間。在本實施例中，第一顏色、第二顏色及第三顏色例如為紅色、綠色及藍色，但本發明不以此為限。
舉例而言，在本實施例中，每一靜電防護元件120d1、120gl包括多個薄膜電晶體T1、T2，每一薄膜電晶體T1、T2具有第一端T1a、T2a、第二端T1b、T2b、控制端T1c、T2c及半導體圖案T1d、T2d，其中第一端T1a、T2a及第二端T1b、T2b分別電性連接至半導體圖案T1d、T2d的不同兩區，且第一端T1a、T2a電性連接至控制端T1c、T2c。
在本實施例中，每一靜電防護元件120dl、120gl的多個薄膜電晶體T1、T2包括薄膜電晶體T1及薄膜電晶體T2，其中薄膜電晶體T1的第一端T1a及控制端T1c電性連接至薄膜電晶體T2的第二端T2b，薄膜電晶體T2的第一端T2a及控制端T2c電性連接至薄膜電晶體T1的第二端T1b。簡言之，在本實施例中，每一靜電防護元件120dl、120gl 包括以背對背方式連接的一對薄膜電晶體，而每一靜電防護元件120dl、120gl 可以是二極體類型（diode type）。然而，本發明不限於此，在其它實施例中，靜電防護元件120dl、120gl 也可以是其它類型。
在本實施例中，多個靜電防護元件120dl、120gl可設置於多條資料接地線CLdl及閘極接地線CLgl的相對兩側。也就是說，多個靜電防護元件120dl、120gl的一部分可設置於多個畫素結構PX與閘極接地線CLgl之間，而多個靜電防護元件120dl、120gl的另一部分可設置於閘極接地線CLgl與基板110的邊緣110a之間。但本發明不以此為限，在其它實施例中，多個靜電防護元件120dl、120gl也可設置於多條資料接地線CLdl及閘極接地線CLgl的單側。
值得注意的是，靜電防護電路ESDC是設置於基板110的一邊緣110a與多個畫素結構PX之間。在本實施例中，靜電防護電路ESDC的閘極接地線CLgl、資料接地線CLdlr、資料接地線CLdlg及資料接地線CLdlb、扇出走線組G130及接墊組G140是在第二方向y上排列且位於多個畫素結構PX與基板110的一邊緣110a之間。也就是說，與資料線DL及閘極線GL電性連接的多條扇出走線130、多個接墊140及靜電防護電路ESDC是設置在畫素陣列基板100之主動區的單一側，使得基板110的其它邊緣110b與主動區之間的距離可縮至非常小、甚至可為零，進而能實現窄邊框的顯示器。
更重要的是，靜電防護電路ESDC的至少一閘極接地線CLgl及多條資料接地線CLdl是在第二方向y上排列且互相隔開。用以承載不同訊號的閘極線GL（或者說，轉接線gl）與資料線DL是各自透過靜電保護元件120dl及閘極接地線CLgl與靜電保護元件120gl及資料接地線CLdl來達到靜電防護的目的。藉此，不但能實現窄邊框，畫素陣列基板100的抗靜電能力還能進一步提升。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖3為本發明另一實施例之畫素陣列基板100A的俯視示意圖。
圖4示出本發明另一實施例之畫素陣列基板100A的資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl的佈局（layout）。
圖3以電路符號代表資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl，其實際佈局（layout）可參考圖4。
請參照圖1及圖3，本實施例的畫素陣列基板100A與前述的畫素陣列基板100類似，兩者的差異在於：在圖3的實施例中，同一畫素列的所有畫素結構PX是與同一條資料線DL電性連接，且同一畫素列的多個畫素結構PX是分別電性連接於多條閘極線GL電性連接。也就時說，在圖3的實施例中，多個畫素結構PX是採1D1G（one data line and one gate line）的架構。
請參照圖2及圖4，此外，在前述的畫素陣列基板100中，每一靜電防護元件120dl、120gl的每一薄膜電晶體T1、T2可具有相同的通道寬長比。但在本實施例的畫素陣列基板100A中，靜電防護元件120dl、120gl可具有不同的通道寬長比。
請參照圖3及圖4，具體而言，在本實施例中，電性連接於資料線DL與資料接地線CLdl之間的靜電防護元件120dl的每一薄膜電晶體T1、T2具有一通道寬W1及一通道長L1，靜電防護元件120dl之每一薄膜電晶體T1、T2的通道寬長比為W1/L1；電性連接於轉接線gl與閘極接地線CLgl之間的靜電防護元件120gl的每一薄膜電晶體T1、T2具有一通道寬W2及一通道長L2，靜電防護元件120gl之每一薄膜電晶體T1、T2的通道寬長比為W2/L2；特別是，（W2/L2）>（W1/L1）。
也就是說，在本實施例中，考量轉接線gl（或者說，閘極線GL）的訊號振幅與資料線DL的訊號振幅不同，可將與轉接線gl（或者說，閘極線GL）電性連接之靜電防護元件120gl的通道寬長比W2/L2設計地較小，以達到分級防護的效果。
圖5為本發明又一實施例之畫素陣列基板100B的俯視示意圖。
圖5是以電路符號代表資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl，其實際佈局（layout）與圖4的實施例類似，於此便不再繪示之。
圖5的畫素陣列基板100B與圖3的畫素陣列基板100A類似，兩者的差異在於：在圖3的實施例中，所有的第二靜電防護元件120gl是電性連接至同一條閘極接地線CLgl；但在圖5的實施例中，多個靜電防護元件120gl是電性連接至彼此隔開的多條閘極接地線CLgl。
請參照圖5，具體而言，在本實施例中，多條閘極線GL包括多個奇數條閘極線GL1及多個偶數條閘極線GL2，多條轉接線gl包括電性連接至奇數條閘極線GL1的多條轉接線gl1及電性連接至多條偶數條閘極線GL2的多條轉接線gl2，靜電防護電路ESDC的至少一閘極接地線CLgl包括閘極接地線CLgl1及閘極接地線CLgl2，多個靜電防護元件120gl的一部分電性連接於轉接線gl1與閘極接地線CLgl1之間，多個靜電防護元件120gl的另一部分電性連接於轉接線gl2與閘極接地線CLgl2之間，且閘極接地線CLgl1、閘極接地線CLgl2、資料接地線CLdlr、資料接地線CLdlg及資料接地線CLdlb在第二方向y上排列且互相隔開。
100、100A、100B:畫素陣列基板 110:基板 110a、110b:邊緣 120dl、120dlr、120dlg、120dlb、120gl:靜電防護元件 130:扇出走線 140:接墊 150:驅動元件 CLdl、CLdlr、CLdlg、CLdlb:資料接地線 CLgl、CLgl1、CLgl2:閘極接地線 DL、DLR、DLG、DLB:資料線 ESDC:靜電防護電路 GL、GL1、GL2:閘極線 G130:扇出走線組 G140:接墊組 gl、gl1、gl2:轉接線 L1、L2:通道長 PX、PXR、PXG、PXB:畫素結構 T1、T2:薄膜電晶體 T1a、T2a:第一端 T1b、T2b:第二端 T1c、T2c:控制端 T1d、T2d:半導體圖案 W1、W2:通道寬 x:第一方向 y:第二方向
圖1為本發明一實施例之畫素陣列基板100的俯視示意圖。 圖2示出本發明一實施例之畫素陣列基板100的資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl的佈局（layout）。 圖3為本發明另一實施例之畫素陣列基板100A的俯視示意圖。 圖4示出本發明另一實施例之畫素陣列基板100A的資料線DL、轉接線gl、靜電防護元件120dl、120gl、資料接地線CLdl及閘極接地線CLgl的佈局（layout）。 圖5為本發明又一實施例之畫素陣列基板100B的俯視示意圖。
100:畫素陣列基板
110:基板
110a、110b:邊緣
120dl、120dlr、120dlg、120dlb、120gl:靜電防護元件
130:扇出走線
140:接墊
150:驅動元件
CLdl、CLdlr、CLdlg、CLdlb:資料接地線
CLgl:閘極接地線
DL、DLR、DLG、DLB:資料線
ESDC:靜電防護電路
GL:閘極線
G130:扇出走線組
G140:接墊組
gl:轉接線
PX、PXR、PXG、PXB:畫素結構
x:第一方向
y:第二方向

Claims (6)

  1. 一種畫素陣列基板，包括： 一基板； 多條資料線，設置於該基板上，且在一第一方向上排列； 多條閘極線，設置於該基板上，且在一第二方向上排列，其中該第一方向與該第二方向交錯； 多個畫素結構，設置於該基板上，其中每一該畫素結構電性連接至一該資料線及一該閘極線； 多條轉接線，設置於該基板上，且在該第一方向上排列，其中該些轉接線分別電性連接至該些閘極線；以及 一靜電防護電路，設置於該基板的一邊緣與該些畫素結構之間，其中該靜電防護電路包括： 多個靜電防護元件，包括多個第一靜電防護元件及多個第二靜電防護元件； 多條資料接地線，該些第一靜電防護元件電性連接於該些資料線與該些資料接地線之間；以及 至少一閘極接地線，該些第二靜電防護元件電性連接於該些轉接線與該至少一閘極接地線之間； 其中，該至少一閘極接地線及該些資料接地線在該第二方向上排列且互相隔開。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中該些靜電防護元件設置於該些資料接地線及該至少一閘極接地線的相對兩側。
  3. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該靜電防護元件包括一薄膜電晶體，該薄膜電晶體具有一第一端、一第二端、一控制端及一半導體圖案，該第一端及該第二端分別電性連接至該半導體圖案的不同兩區，且該第一端電性連接至該控制端；一該第一靜電防護元件的該薄膜電晶體具有一通道寬長比W1/L1，一該第二靜電防護元件的該薄膜電晶體具有一通道寬長比W2/L2，且（W2/L2）>（W1/L1）。
  4. 如申請專利範圍第1項所述的畫素陣列基板，其中該些閘極線包括多個奇數條閘極線及多個偶數條閘極線，該些轉接線包括電性連接至該些奇數條閘極線的多條第一轉接線及電性連接至該些偶數條閘極線的多條第二轉接線，該靜電防護電路的該至少一閘極接地線包括： 一第一閘極接地線，該些第二靜電防護元件的一部分電性連接於該些第一轉接線與該第一閘極接地線之間；以及 一第二閘極接地線，該些第二靜電防護元件的另一部分電性連接於該些第二轉接線與該第二閘極接地線之間； 其中，該第一閘極接地線、該第二閘極接地線及該些資料接地線在該第二方向上排列且互相隔開。
  5. 如申請專利範圍第1項所述的畫素陣列基板，更包括： 一接墊組，包括多個接墊，其中該些接墊沿著該基板的該邊緣設置且分別電性連接至該些資料線及該些轉接線，且該至少一閘極接地線、該些資料接地線及該接墊組在該第二方向上排列。
  6. 如申請專利範圍第1項所述的畫素陣列基板，更包括： 一扇出走線組，包括多條扇出走線，其中該些扇出走線分別電性連接至該些資料線及該些轉接線，且該至少一閘極接地線、該些資料接地線及該扇出走線組在該第二方向上排列。
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