TWM575190U - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板包括基板、多條訊號線、接墊區與多條連接線。基板具有第一表面、第二表面、顯示區與周邊區。多條訊號線包括多條第一訊號線與多條第二訊號線，且位於顯示區的第一表面上交錯設置。接墊區包括多個接墊與多個第一貫孔，且位於周邊區的第一表面上。多條連接線包括多條第一連接線與多條第二連接線，分別位於周邊區的第一表面上與周邊區的第二表面上，其中多條第一連接線分別與多條第一訊號線及多條第二訊號線電性連接，多條第一連接線與多個接墊電性連接，多條第二連接線係透過多個第一貫孔與多個接墊電性連接。

Description

畫素陣列基板

本新型創作是有關於一種基板，且特別是有關於一種畫素陣列基板。

隨著科技的進步，顯示器的製作逐漸朝高解析、小型化的發展方向，以滿足外出使用顯示器時具有較佳的觀看品質以及攜帶便利之需求，例如外出行動時的影音娛樂與遊戲體驗等。目前，為了在小型化顯示器（例如：穿戴式顯示器）中達到高解析度之要求，需在顯示區內增加更多的畫素單元，因而需在非顯示區內佈置更多電路走線。然而，在小型化顯示器有限且侷促的佈線空間下，多條電路走線分布將更為密集且彼此距離更為窄小，極為容易發生電性干擾的現象，造成顯示產生雜訊、拖影、鬼影等影響顯示品質之問題。因此，如何在小型化的顯示器中保持良好的顯示效果，是本領域的技術人員目前努力的課題。

本新型創作提供一種畫素陣列基板，易實現高解析度且性能佳的畫素面板。

本新型創作的畫素陣列基板包括基板、多條訊號線、接墊區以及多條連接線。基板具有相對的第一表面與第二表面，且基板具有顯示區與周邊區，顯示區具有多個畫素單元。多條訊號線包括多條第一訊號線以及多條第二訊號線，多條第一訊號線與多條第二訊號線位於第一表面上且在顯示區交錯設置，其中多條第一訊號線電性絕緣於多條第二訊號線。接墊區位於周邊區且在第一表面上，接墊區包括多個接墊及多個第一貫孔，其中多個第一貫孔位於第一表面與第二表面之間。多條連接線包括多條第一連接線以及多條第二連接線，多條第一連接線位於第一表面之周邊區上，多條第二連接線位於第二表面之周邊區上。其中多條第一連接線的一部分與多條第一訊號線的至少一部分電性連接，多條第一連接線的另一部分與多條第二訊號線的至少一部分電性連接，多條第一連接線與多個接墊電性連接，多條第二連接線係透過多個第一貫孔與多個接墊電性連接。

本新型創作的一實施例中，上述的多條第一訊號線與多條第二訊號線自顯示區延伸至周邊區，其中多條第一訊號線於周邊區沿顯示區共形地排列且多條第一訊號線間不相交，多條第二訊號線於周邊區沿顯示區共形地排列且多條第二訊號線間不相交。

本新型創作的一實施例中，上述的多條第一連接線於基板的正投影與多條第二連接線於基板的正投影呈交替排列。

本新型創作的一實施例中，上述的連接線於第一表面的正投影位於接墊區與顯示區之間，多條第一連接線靠近顯示區的一端彼此對齊，多條第二連接線靠近顯示區的一端彼此對齊。

本新型創作的一實施例中，上述的多個第一貫孔的一部分位於多個接墊的正下方。

本新型創作的一實施例中，上述的周邊區具有多個第二貫孔，多個第一貫孔的每一個與多個第二貫孔的每一個分別位於多條第二訊號線的每一條的相對兩端。

本新型創作的一實施例中，上述的基板具有多個凹槽，其中多條第一連接線或/及多條第二連接線分別位於多個凹槽中。

本新型創作的一實施例中，上述的多條第二連接線的一部分係透過多個第二貫孔與多條第一訊號線的另一部分電性連接，多條第二連接線的另一部分係透過多個第二貫孔與多條第二訊號線的另一部分電性連接。

本新型創作的一實施例中，上述的多條訊號線還包括多條第三訊號線與多條第四訊號線，多條第三訊號線與多條第四訊號線位於第二表面上且在顯示區交錯設置，多條第三訊號線電性絕緣於多條第四訊號線，多條第一連接線的部分的每一條分別與多條第一訊號線的每一條電性連接，多條第一連接線的另一部分的每一條分別與多條第二訊號線的每一條電性連接，多條第二連接線的一部分的每一條與多條第三訊號線的每一條電性連接，多條第二連接線的另一部分的每一條與多條第四訊號線的每一條電性連接。

本新型創作的一實施例中，上述的多條第一訊號線為閘極線，多條第二訊號線為資料線。

本新型創作的一實施例中，上述的多條第三訊號線的每一條為閘極線，多條第四訊號線的每一條為資料線，多條第一訊號線的訊號相同於多條第三訊號線的訊號，多條第二訊號線的訊號相同於多條第四訊號線的訊號。

基於上述，本新型創作的一實施例的畫素陣列基板中，多條訊號線交錯設置於顯示區並電性連接於多個畫素單元，多條連接線配置於周邊區並連接於多條訊號線，以使提供畫素單元的驅動訊號可透過多條連接線進入畫素單元中。多條連接線包括多條第一連接線與多條第二連接線，其中多條第一連接線位於基板的第一表面，以及多條第二連接線位於基板的第二表面，且基板的第一表面與第二表面之間具有多個第一貫孔與多個第二貫孔。藉此，部分的驅動訊號可透過多個第一貫孔傳遞至位於第二表面的多條第二連接線，接著再透過多個第二貫孔傳遞至位於第一表面的多條訊號線。如此一來，位於第一表面上的多條第一連接線得以具有較多的設置空間，因而改善原先多條連接線過於密集造成的電性干擾之問題，以實現高解析度、高穩定度以及性能佳的顯示面板。

為讓本新型創作的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A是本新型創作的一實施例的畫素陣列基板在第一表面的俯視示意圖。圖1B是本新型創作的一實施例的畫素陣列基板在第二表面的俯視示意圖。圖1C是根據圖1A的畫素陣列基板中剖線I-I’、I-II’及III-III’的剖線示意圖。

請參見圖1A至1C，在本實施例中，畫素陣列基板100A包括基板110、多條訊號線120、接墊區130以及多條連接線140。基板110具有相對的第一表面110a與第二表面110b，且基板110具有顯示區AA與周邊區BD。在本實施例中，基板110的顯示區AA包括位於第一表面110a上的部分區域，或/及包括位於第二表面110b上的部分區域，然而本新型創作不以此為限。在本實施例中，基板110的形狀為非矩形。換言之，基板110的顯示區AA為非矩形。本實施例示意性地以圓弧性之輪廓112代表基板110的形狀，但本新型創作不限於此，根據其他實施例，基板110可呈矩形、三角形、梯型、六角形、弓形、橢圓形、圓形、鐘形、星形或其他欲實現的形狀。在本實施例中，基板110為可透光或不透光/反射基板。透光基板的材質可為玻璃、石英、有機聚合物或其他適當的材料。不透光/反射基板的材質可為導電材料、晶圓、陶瓷或其他適當的材料，但本新型創作不以此為限。

請參見圖1A，在本實施例中，多條訊號線120包括多條第一訊號線121以及多條第二訊號線122，多條第一訊號線121與多條第二訊號線122位於第一表面110a上且在顯示區AA交錯設置。多條第一訊號線121與多條第二訊號線122可分別位於不同的膜層，多條第一訊號線121與多條第二訊號線122之間可具有絕緣層（未標示），因而多條第一訊號線121與多條第二訊號線122電性絕緣。在本實施例中，多條第一訊號線121沿第一方向D1間隔排列，多條第二訊號線122沿第二方向D2間隔排列，以定義出多個畫素區（未標示）。舉例而言，多條第一訊號線121包括第一訊號線121-1、121-2、121-3及121-4，多條第二訊號線122包括第二訊號線122-1、122-2、122-3及122-4，其中第一訊號線121-1、121-2、121-3及121-4依序沿著第一方向D1間隔排列，第二訊號線122-1、122-2、122-3及122-4依序沿著第二方向D2間隔排列。在本實施例中，第一方向D1與第二方向D2彼此垂直，然而本新型創作不以此為限。

在本實施例中，畫素陣列基板100A還包括多個畫素單元PX與多個主動元件T，多個畫素單元PX分別位於多個畫素區內，多個畫素單元PX以陣列方式排列於基板110的顯示區AA上，但本新型創作不以此為限。在本實施例中，每一畫素單元PX透過對應的主動元件T與相鄰的第一訊號線121之一以及相鄰的第二訊號線122之一電性連接。主動元件T包括至少一薄膜電晶體，所述薄膜電晶體具有閘極（未標示）、與閘極重疊的通道（未標示）以及分別與通道的兩側電性連接的源極（未標示）與汲極（未標示）。在本實施例中，所述薄膜電晶體可為底部閘極型薄膜電晶體（bottom gate TFT）、頂部閘極型薄膜電晶體（top gate TFT）或其他適當型式的薄膜電晶體，本新型創作不特別以薄膜電晶體的型式加以限制。

在本實施例中，多條第一訊號線121可連接於主動元件T的閘極（例如做為閘極線），多條第二訊號線122可連接於主動元件T的源極（例如做為資料線），但本新型創作不以此為限。在其他實施例中，多條第一訊號線121也可作為資料線，多條第二訊號線122做為閘極線。基於導電性的考量，多條第一訊號線121與多條第二訊號線122一般是使用金屬材料，但本新型創作不限於此。在其他實施例中，多條第一訊號線121與多條第二訊號線122也可以使用其他導電材料，例如，合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其他導電材料的堆疊層。在本實施例中，多條第一訊號線121的數量可例如為n條，多條第二訊號線122的數量可例如為m條，其中n為大於或等於1的整數，m為大於或等於1的整數。換句話說，n條的第一訊號線121可例如為一條、二條或更多條，m條的第二訊號線122可例如為一條、二條或更多條。但本新型創作不以第一訊號線121或第二訊號線122的數量為限。使用者可依照實際需求選擇所需的第一訊號線121與第二訊號線122的數量。

在本實施例中，多條第一訊號線121與多條第二訊號線122自顯示區AA延伸至周邊區BD，其中多條第一訊號線121於周邊區BD沿顯示區AA共形地排列且多條第一訊號線121間不相交，多條第二訊號線122於周邊區BD沿顯示區AA共形地排列且多條第二訊號線122間不相交。

舉例而言，請參見圖1A，第一訊號線121-4可以靠近顯示區AA的輪廓112並沿著上述輪廓112的形狀設置。而相較於第一訊號線121-4，第一訊號線121-3遠離顯示區AA的輪廓112並沿著輪廓112以及第一訊號線121-4的形狀設置。第一訊號線121-2相較於第一訊號線121-3更遠離顯示區AA的輪廓112，並沿著輪廓112以及第一訊號線121-3形狀設置。第一訊號線121-1相較於第一訊號線121-2更遠離顯示區AA的輪廓112，並沿著輪廓112以及第一訊號線121-1形狀設置。

更進一步而言，第二訊號線122-4可以靠近顯示區AA的輪廓112並沿著上述輪廓112的形狀設置。而相較於第二訊號線122-4，第二訊號線122-3遠離顯示區AA的輪廓112並沿著輪廓112以及第二訊號線122-4的形狀設置。第二訊號線122-2相較於第二訊號線122-3更遠離顯示區AA的輪廓112，並沿著輪廓112以及第二訊號線122-3形狀設置。第二訊號線122-1相較於第二訊號線122-2更遠離顯示區AA的輪廓112，並沿著輪廓112以及第二訊號線122-2形狀設置。

在本實施例中，接墊區130位於周邊區BD且在第一表面110a上。換言之，驅動晶片（Driver IC）（未標示）可透過例如是薄膜覆晶（Chip on Film；COF）、捲帶式晶片載體封裝（Tape Carrier Package；TCP）或玻璃覆晶（Chip on Glass；COG）的方式接合於接墊區130上。在本實施例中，接墊區130包括多個接墊131，其中多個接墊131可以是所述驅動晶片的多個腳位（pin）。在本實施例中，多個接墊131的數量可例如為m+n條，其中n為大於或等於1的整數，m為大於或等於1的整數。換句話說，m+n個接墊131的數量總合可相等於n條第一訊號線121的數量與m條第二訊號線122的數量總合，但本新型創作不以此為限。使用者可依照實際驅動需求選擇所需的接墊131的數量。

請參見圖1A及圖1B，在本實施例中，多條連接線140可包括多條第一連接線141與多條第二連接線142，多條第一連接線141位於第一表面110a之周邊區BD上，多條第二連接線142位於第二表面110b之周邊區BD上，其中多條第一連接線141的一部分與多條第一訊號線121的一部分電性連接，多條第一連接線141的另一部分與多條第二訊號線122的一部分電性連接，多條第一連接線141與多個接墊131電性連接。在本實施例中，連接線140可為金屬材料或其他導電材料，而第一連接線141的材料與第二連接線142的材料可相同或不同，本新型創作不以此為限。

舉例而言，請參見圖1A，多條第一連接線141包括第一連接線141-1、141-2、141-3及141-4，其中第一連接線141-1與第一訊號線121-2電性連接，第一連接線141-2與第一訊號線121-4電性連接，第一連接線141-3與第二訊號線122-2電性連接，第一連接線141-4與第二訊號線122-4電性連接。第一連接線141-1、141-2、141-3及141-4分別與對應的多個接墊131電性連接。

請參見圖1A至1C，在本實施例中，基板110的周邊區BD還包括多個第一貫孔H1與多個第二貫孔H2，多個第一貫孔H1與多個第二貫孔H2設置於第一表面110a與第二表面110b之間，多個第一貫孔H1位於接墊區130之下方，且與多個第二連接線142的第一端E1對應設置。多個第二貫孔H2位於接墊區130之外且與多個第二連接線142的第二端E2對應設置。也就是說，多條第二連接線142的每一條具有第一端E1與第二端E2（標示於圖1C），其中第一端E1與第二端E2位於第二連接線142的相對兩端，第一貫孔H1與第二貫孔H2分別對應設置於第二訊號線122的第一端E1與第二端E2。具體來說，多個第一貫孔H1的一部分可位於多個接墊131的正下方，多個第一貴孔H1的另一部分可位於鄰近於接墊區130的邊緣旁，然而本新型創作不以此為限，在其他實施例中，多個第一貫孔H1可依照接墊131的型式所需設置於適當位置。在本實施例中，多個第二連接線142係透過多個第一貫孔H1與多個接墊131電性連接，多個第二連接線142的一部分係透過多個第二貫孔H2與多條第一訊號線121的另一部分電性連接，多條第二連接線142的另一部分係透過多個第二貫孔H2與多條第二訊號線122的另一部分電性連接。

舉例而言，請參見圖1A，多條第二連接線142包括第二連接線142-1、142-2、142-3及142-4，其中第二連接線142-1的第二端E2透過第二貫孔H2與第一訊號線121-1電性連接，第二連接線142-2的第二端E2透過第二貫孔H2與第一訊號線121-3電性連接，第二連接線142-3的第二端E2透過第二貫孔H2與第二訊號線122-1電性連接，第二連接線142-4的第二端E2透過第二貫孔H2與第二訊號線122-3電性連接。第二連接線142-1、142-2、142-3及142-4各自的第一端E1分別與對應的多個接墊131電性連接。

在本實施例中，多條第一連接線141於基板110的正投影與多條第二連接線142於基板110的正投影沿著第二方向D2交替排列，然而本新型創作不以此為限。在其他實施例中，多條第一連接線141於基板110的正投影與多條第二連接線142於基板110的正投影可沿第一方向D1交替排列，或沿第一方向D1及第二方向D2以外的方向交替排列。在本實施例中，多個第一連接線141的正投影與多條第二連接線142的正投影也可依照使用者實際需求配置，不限定為交替排列。舉例而言，可依序地在基板110上沿第二方向D2設置兩條第一連接線141，接著在上述的兩條第一連接線141之後再設置兩條第二連接線142，之後的排列方式以此類推，第一連接線141與第二連接線142的排列關係可依所需進行調整。在本實施例中，連接線140於第一表面110a的正投影位於接墊區130與顯示區AA之間，多條第一連接線141靠近顯示區AA的一端彼此對齊，多條第二連接線142靠近顯示區AA的一端彼此對齊。也就是說，每一條第一連接線141靠近顯示區AA的一端位於同一第一直線（未繪示）上，每一條第二連接線142的第二端E2位在同一第二直線（未繪示）上，且所述第一直線或/及第二直線平行於第二方向D2。然而本新型創作不以此為限，在其他實施例中，所述第一直線或/及第一直線也可平行於第一方向D1，或是平行於不同於第一方向D1與第二方向D2的其他方向，所述第一直線的正投影與所述第二直線的正投影可部分重合。在本實施例中，每一條第一連接線141靠近顯示區AA的一端與對應的訊號線120呈連續設置。也就是說，每一條第一連接線141與相連接的訊號線120為相同導電材料，且於同一製程中形成。然而，本新型創作不以此為限，在其他實施例中，第一連接線141與相連接的訊號線120可為不同導電材料，且於不同製程中形成。舉例而言，參見圖1A與圖1C中的剖線II-II’之剖線示意圖，第一連接線141與第一訊號線121呈連續設置，且彼此直接接觸。在本實施例中，畫素陣列基板100A還包括保護層150，保護層150覆蓋於多條第一連接線141與多條第二連接線142上，作為保護與絕緣之作用。

值得一提的是，在本新型創作中，將多條連接線140重新配置，部分的多條連接線140（例如是第一連接線141）設置於基板110的的第一表面110a上，另一部分的多條連接線140（例如是第二連接線142）設置於基板110的第二表面110b上。因此，因而改善原先多條連接線140密集分布於第一表面110a造成的電性干擾之問題，以實現高解析度、高穩定度以及性能佳的顯示面板。

圖2是本新型創作的一實施例中具有凹槽的畫素陣列基板的剖面示意圖。圖2的剖面示意圖可以是圖1A的剖線III-III’下的剖面示意圖。請參見圖2，基板110具有多個凹槽G，其中多條第一連接線141或/及多條第二連接線142分別位於多個凹槽G中。在本實施例中，多個凹槽G可採用黃光微影製程（Lithography）製得。因此，由於多條第一連接線141或/及多條第二連接線142設置於多個凹槽G內，可使基板110的第一表面110a與第二表面110b更為平坦，有利於後面堆疊的膜層易於製作。本實施例的多個凹槽G可用於前述的圖1A至圖1C的畫素陣列基板100A中，也可用於後述的圖3A與3B的畫素陣列基板100B以及圖4A與4B的畫素陣列基板100C中，然而本新型創作不以此為限。使用者可依實際製程需求決定是否設置凹槽G。

圖3A是本新型創作的另一實施例的畫素陣列基板在第一表面的俯視示意圖。圖3B是本新型創作的另一實施例的畫素陣列基板在第二表面的俯視示意圖。在本實施例的畫素陣列基板100B與圖1A至1C的畫素陣列基板100A類似，以下就圖3A及3B的畫素陣列基板100B與圖1A至1C的畫素陣列基板100A的差異處加以說明，便不再重述畫素陣列基板100B與畫素陣列基板100A相同或相似處。在本實施例中，畫素陣列基板100B的多條訊號線120並未由顯示區AA延伸至周邊區BD，而是多條第一連接線141與多條第二連接線142沿著顯示區AA的輪廓112共形地延伸至顯示區AA與周邊區BD之交界處。在本實施例中，多個第二貫孔H2的位置位在上述的交界處，多條第二連接線142透過位於上述的交界處的多個第二貫孔H2電性連接至對應的訊號線120。也就是說，設置第二貫孔H2的位置不加以限定需沿著特定方向進行設置，多條第二連接線142位於第二表面110b上的長度可依據實際需求進行調整。

圖4A是本新型創作的又一實施例的畫素陣列基板在第一表面的俯視示意圖。圖4B是本新型創作的又一實施例的畫素陣列基板在第二表面的俯視示意圖。在本實施例的畫素陣列基板100C與圖1A至1C的畫素陣列基板100A類似，以下就圖4A及4B的畫素陣列基板100C與圖1A至1C的畫素陣列基板100A的差異處加以說明，便不再重述畫素陣列基板100C與畫素陣列基板100A相同或相似處。

請參見圖4A及圖4B，在本實施例中，畫素陣列基板100C具有位於接墊區130之下方的第一貫孔H1，而不具有位於接墊區130之外的第二貫孔H2。在本實施例中，畫素陣列基板100C的多條訊號線120還包括多條第三訊號線123與多條第四訊號線124，多條第三訊號線123與多條第四訊號線124位於第二表面110b上且在顯示區AA交錯設置。多條第三訊號線123與多條第四訊號線124可分別位於不同的膜層，多條第三訊號線123與多條第四訊號線124之間可具有絕緣層（未標示），因而多條第三訊號線123與多條第四訊號線124電性絕緣。在本實施例中，多條第三訊號線123沿第一方向D1間隔排列，多條第四訊號線124沿第二方向D2間隔排列，以定義出多個畫素區（未標示）。舉例而言，第三訊號線123-1、123-2依序沿著第一方向D1間隔排列，第四訊號線124-1、124-2依序沿著第二方向D2間隔排列。在本實施例中，多條第一訊號線121可作為閘極線，多條第二訊號線122可作為資料線，但本新型創作不以此為限。在其他實施例中，多條第一訊號線121也可作為資料線，多條第二訊號線122作為閘極線。

也就是說，在本實施例中，多條第一訊號線121與多條第二訊號線122交錯設置於基板110的第一表面110a上，同時多條第三訊號線123與多條第四訊號線124交錯設置於基板110的第二表面110b上。

在本實施例中，多條第一連接線141的部分的每一條分別與多條第一訊號線121的每一條電性連接，多條第一連接線141的另一部分的每一條分別與多條第二訊號線122的每一條電性連接，多條第二連接線142的一部分的每一條與多條第三訊號線123的每一條電性連接，多條第二連接線142的另一部分的每一條與多條第四訊號線124的每一條電性連接。

舉例而言，請參見圖4A與圖4B，第一連接線141-1與第一訊號線121-1電性連接，第一連接線141-2與第一訊號線121-2電性連接，第一連接線141-3與第二訊號線122-1電性連接，第一連接線141-4與第二訊號線122-2電性連接。更進一步而言，第二連接線142-1與第三訊號線123-1電性連接，第二連接線142-2與第三訊號線123-2電性連接，第二連接線142-3與第四訊號線124-1電性連接，以及第二連接線142-4與第四訊號線124-2電性連接。

在本實施例中，多條第一訊號線121的訊號可相同於多條第三訊號線123的訊號，多條第二訊號線122的訊號可相同於多條第四訊號線124的訊號。換言之，進入第一訊號線121-1的訊號與進入第三訊號線123-1的訊號可以實質上相同，進入第一訊號線121-2的訊號與進入第三訊號線123-2的訊號可以實質上相同，進入第二訊號線122-1的訊號與進入第四訊號線124-1的訊號可以實質上相同，進入第二訊號線122-2的訊號與進入第四訊號線124-2的訊號可以實質上相同，因此第一表面110a上的多個畫素單元PX與第二表面110b的多個畫素單元PX可同時呈現出相同的顯示畫面，然而，本新型創作不以此為限。在其他實施例中，也可依照實際需求選擇欲傳遞的訊號。如此一來，畫素陣列基板100C可實現雙面的顯示面板，以提供更多樣的顯示場景。

綜上所述，本新型創作的一實施例的畫素陣列基板中，多條訊號線交錯設置於顯示區並電性連接於多個畫素單元，多條連接線配置於周邊區並連接於多條訊號線，以使提供畫素單元的驅動訊號可透過多條連接線進入畫素單元中。多條連接線包括多條第一連接線與多條第二連接線，其中多條第一連接線位於基板的第一表面，以及多條第二連接線位於基板的第二表面，且基板的第一表面與第二表面之間具有多個第一貫孔與多個第二貫孔。藉此，部分的驅動訊號可透過多個第一貫孔傳遞至位於第二表面的多條第二連接線，接著再透過多個第二貫孔傳遞至位於第一表面的多條訊號線。如此一來，位於第一表面上的多條第一連接線得以具有較多的設置空間，因而改善原先多條連接線過於密集造成的電性干擾之問題，以實現高解析度、高穩定度以及性能佳的顯示面板。

雖然本新型創作已以實施例揭露如上，然其並非用以限定本新型創作，任何所屬技術領域中具有通常知識者，在不脫離本新型創作的精神和範圍內，當可作些許的更動與潤飾，故本新型創作的保護範圍當視後附的申請專利範圍所界定者為準。

100A、100B、100C‧‧‧畫素陣列基板

110‧‧‧基板

110a‧‧‧第一表面

110b‧‧‧第二表面

112‧‧‧輪廓

120‧‧‧訊號線

121、121-1、121-2、121-3、121-4‧‧‧第一訊號線

122、122-1、122-2、122-3、122-4‧‧‧第二訊號線

123、123-1、123-2‧‧‧第三訊號線

124、124-1、124-2‧‧‧第四訊號線

130‧‧‧接墊區

131‧‧‧接墊

140‧‧‧連接線

141、141-1、141-2、141-3、141-4‧‧‧第一連接線

142、142-1、142-2、142-3、142-4‧‧‧第二連接線

150‧‧‧保護層

AA‧‧‧顯示區

BD‧‧‧周邊區

D1‧‧‧第一方向

D2‧‧‧第二方向

E1‧‧‧第一端

E2‧‧‧第二端

G‧‧‧凹槽

H1‧‧‧第一貫孔

H2‧‧‧第二貫孔

I-I’、II-II’、III-III’‧‧‧剖線

PX‧‧‧畫素單元

T‧‧‧主動元件

圖1A是本新型創作的一實施例的畫素陣列基板在第一表面的俯視示意圖。 圖1B是本新型創作的一實施例的畫素陣列基板在第二表面的俯視示意圖。 圖1C是根據圖1A的畫素陣列基板中剖線I-I’、I-II’及III-III’的剖線示意圖。 圖2是本新型創作的一實施例中具有凹槽的畫素陣列基板的剖面示意圖。 圖3A是本新型創作的另一實施例的畫素陣列基板在第一表面的俯視示意圖。 圖3B是本新型創作的另一實施例的畫素陣列基板在第二表面的俯視示意圖。 圖4A是本新型創作的又一實施例的畫素陣列基板在第一表面的俯視示意圖。 圖4B是本新型創作的又一實施例的畫素陣列基板在第二表面的俯視示意圖。

Claims (11)

1. 一種畫素陣列基板，包括： 一基板，具有相對的一第一表面與一第二表面，且該基板具有一顯示區與一周邊區，該顯示區具有多個畫素單元； 多條訊號線，包括多條第一訊號線以及多條第二訊號線，該些第一訊號線與該些第二訊號線位於該第一表面上且在該顯示區交錯設置，其中該些第一訊號線電性絕緣於該些第二訊號線； 一接墊區，位於該周邊區且在該第一表面上，該接墊區包括多個接墊及多個第一貫孔，其中，該些第一貫孔位於該第一表面與該第二表面之間；以及 多條連接線，包括多條第一連接線以及多條第二連接線，該些第一連接線位於該第一表面之該周邊區上，該些第二連接線位於該第二表面之該周邊區上， 其中，該些第一連接線的一部分與該些第一訊號線的至少一部分電性連接，該些第一連接線的另一部分與該些第二訊號線的至少一部分電性連接，該些第一連接線與該些接墊電性連接，該些第二連接線係透過該些第一貫孔與該些接墊電性連接。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中該些第一訊號線與該些第二訊號線自該顯示區延伸至該周邊區，其中該些第一訊號線於該周邊區沿該顯示區共形地排列且該些第一訊號線間不相交，該些第二訊號線於該周邊區沿該顯示區共形地排列且該些第二訊號線間不相交。
3. 如申請專利範圍第1項所述的畫素陣列基板，其中該些第一連接線於該基板的正投影與該些第二連接線於該基板的正投影呈交替排列。
4. 如申請專利範圍第1項或第2項所述的畫素陣列基板，其中該連接線於該第一表面的正投影位於該接墊區與該顯示區之間，該些第一連接線靠近該顯示區的一端彼此對齊，該些第二連接線靠近該顯示區的一端彼此對齊。
5. 如申請專利範圍第1項所述的畫素陣列基板，其中該些第一貫孔的一部分位於該些接墊的正下方。
6. 如申請專利範圍第1項所述的畫素陣列基板，其中該周邊區具有多個第二貫孔，該些第一貫孔的每一個與該些第二貫孔的每一個分別位於該些第二連接線的每一條的相對兩端。
7. 如申請專利範圍第1項所述的畫素陣列基板，其中該基板具有多個凹槽，其中該些第一連接線或/及該些第二連接線分別位於該些凹槽中。
8. 如申請專利範圍第6項所述的畫素陣列基板，其中該些第二連接線的一部分係透過該些第二貫孔與該些第一訊號線的另一部分電性連接，該些第二連接線的另一部分係透過該些第二貫孔與該些第二訊號線的另一部分電性連接。
9. 如申請專利範圍第1項所述的畫素陣列基板，其中該些訊號線還包括多條第三訊號線與多條第四訊號線，該些第三訊號線與該些第四訊號線位於該第二表面上且在該顯示區交錯設置，該些第三訊號線電性絕緣於該些第四訊號線，該些第一連接線的該部分的每一條分別與該些第一訊號線的每一條電性連接，該些第一連接線的該另一部分的每一條分別與該些第二訊號線的每一條電性連接，該些第二連接線的一部分的每一條與該些第三訊號線的每一條電性連接，該些第二連接線的另一部分的每一條與該些第四訊號線的每一條電性連接。
10. 如申請專利範圍第1項所述的畫素陣列基板，其中該些第一訊號線為閘極線，該些第二訊號線為資料線。
11. 如申請專利範圍第9項所述的畫素陣列基板，其中該些第三訊號線的每一條為閘極線，該些第四訊號線的每一條為資料線，該些第一訊號線的訊號相同於該些第三訊號線的訊號，該些第二訊號線的訊號相同於該些第四訊號線的訊號。