TWI810919B - 可拉伸畫素陣列基板 - Google Patents

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Abstract

一種可拉伸的畫素陣列基板，包括基底、多個畫素結構及走線。基底具有多個第一區及第二區，其中第二區位於多個第一區之間。多個畫素結構分別設置於基底的多個第一區上。走線設置於基底的第二區上，且電性連接多個畫素結構。走線包括彼此串接的多個彎曲段。走線的多個彎曲段包括第一彎曲段及第二彎曲段。第一彎曲段為走線之中最靠近多個第一區之一者的彎曲段。多個畫素結構的一者設置於多個第一區的一者上。第一彎曲段設置於多個畫素結構的一者與第二彎曲段之間。第一彎曲段的第一彎曲部與第二彎曲部在第一方向上具有距離A。第二彎曲段的第一彎曲部與第二彎曲部在第一方向上具有距離B。A＞B。

Description

可拉伸畫素陣列基板
本發明是有關於一種畫素陣列基板，且特別是有關於一種可拉伸畫素陣列基板。
隨著電子技術的高度發展，電子產品不斷推陳出新。為使電子產品能應用於各種不同的領域，可拉伸、輕薄及外型不受限的特性逐漸受到重視。也就是說，電子產品逐漸被要求依據不同的應用方式以及應用環境而具有不同的外型，因此電子產品需具有可拉伸性。
然而，電子產品在被拉伸的狀態下，可能會因為承受應力造成結構上的斷裂，甚至進一步造成內部線路的斷路。因此，如何使可拉伸的電子產品具有良好的可靠度（reliability），實為目前亟欲解決的課題之一。
本發明提供一種可拉伸畫素陣列基板，可拉伸性佳。
本發明的可拉伸畫素陣列基板，包括基底、多個畫素結構及走線。基底具有多個第一區及第二區，其中第二區位於多個第一區之間。多個畫素結構分別設置於基底的多個第一區上。走線設置於基底的第二區上，且電性連接多個畫素結構。走線包括彼此串接的多個彎曲段。每一彎曲段具有第一彎曲部、第二彎曲部及第三彎曲部，第二彎曲部連接於第一彎曲部與第三彎曲部之間，第一彎曲部的彎曲方向與第三彎曲部的彎曲方向不同，每一彎曲段的第三彎曲部連接至下一彎曲段的第一彎曲部。走線的多個彎曲段包括第一彎曲段及第二彎曲段。第一彎曲段為走線之中最靠近多個第一區之一者的彎曲段。多個畫素結構的一者設置於多個第一區的一者上，且第一彎曲段設置於多個畫素結構的一者與第二彎曲段之間。第一彎曲段的第一彎曲部與第一彎曲段的第二彎曲部在第一方向上具有距離A，第二彎曲段的第一彎曲部與第二彎曲段的第二彎曲部在第一方向上具有距離B，且A＞B。
在本發明的一實施例中，1＜(A/B)＜10。
在本發明的一實施例中，1＜(A/B)＜4。
在本發明的一實施例中，上述多個第一區的一者具有寬度W，且A≤W。
在本發明的一實施例中，上述的第一彎曲段還具有第一直線部及第二直線部。第一直線部連接於第一彎曲部與第二彎曲部之間。第二直線部連接於第二彎曲部與第三彎曲部之間。第一方向與第二方向交錯，且第一直線部與第二直線部在第二方向上具有距離S。
在本發明的一實施例中，上述的第一直線部具有長度L，且L＞S。
現將詳細地參考本發明的示範性實施例，示範性實施例的實例說明於附圖中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件“上”或“連接到”另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為“直接在另一元件上”或“直接連接到”另一元件時，不存在中間元件。如本文所使用的，“連接”可以指物理及/或電性連接。再者，“電性連接”或“耦合”可以是二元件間存在其它元件。
本文使用的“約”、“近似”、或“實質上”包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，“約”可以表示在所述值的一個或多個標準偏差內，或±30％、±20％、±10％、±5％內。再者，本文使用的“約”、“近似”或“實質上”可依光學性質、蝕刻性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
除非另有定義，本文使用的所有術語（包括技術和科學術語）具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。
圖1為本發明一實施例之可拉伸畫素陣列基板10的上視示意圖。圖2為本發明一實施例之可拉伸畫素陣列基板10的局部放大示意圖。圖2對應圖1的局部R。
請參照圖1及圖2，可拉伸畫素陣列基板10包括基底110。基底110具有多個第一區112及第二區114，其中第二區114位於多個第一區112之間。在本實施例中，基底110可選擇性地具有多個貫孔116，以定義出基底110的多個島及橋，其中多個島即基底110的多個第一區112，而橋即基底110的第二區114。然而，本發明不以此為限，在其它實施例中，基底110也可不具有貫孔116，基底110也可以是整面性的實心基材。
基底110用以承載可拉伸畫素陣列基板10的其它構件。基底110具有彈性及可延展性，而可被拉伸。舉例而言，在本實施例中，基底110的材質可包括聚醯亞胺（polyimide；PI）、聚萘二甲酸乙醇酯（polyethylene naphthalate；PEN）、聚對苯二甲酸乙二酯（polyethylene terephthalate；PET）、聚碳酸酯（polycarbonates；PC）、聚醚碸（polyether sulfone；PES）或聚芳基酸酯（polyarylate）、其它合適的材料或前述至少二種材料之組合，但本發明不以此為限。
請參照圖1，可拉伸畫素陣列基板10還包括多個畫素結構PX。多個畫素結構PX分別設置於基底110的多個第一區112。每一第一區112至少設有一個畫素結構PX，且每一畫素結構PX至少包括一個子畫素結構SPX。舉例而言，在本實施例中，每一第一區112上可設有一個畫素結構PX，所述一個畫素結構PX可包括分別用以顯示紅色、藍色及綠色的三個子畫素結構SPX，但本發明不以此為限。
圖3為本發明一實施例之可拉伸畫素陣列基板10的一個子畫素結構SPX的等效電路示意圖。
請參照圖1及圖3，舉例而言，在本實施例中，每一子畫素結構SPX可包括第一電晶體T1及畫素電極PE，第一電晶體T1具有第一端T1a、第二端T1b及控制端T1c，其中畫素電極PE電性連接至第一電晶體T1的第二端T1b。在本實施例中，每一子畫素結構SPX還可選擇性地包括第二電晶體T2，其中第二電晶體T2具有第一端T2a、第二端T2b及控制端T2c，且第二電晶體T2的第二端T2b電性連接至第一電晶體T1的控制端T1c。
請參照圖1及圖2，可拉伸的畫素陣列基板10還包括走線120，設置於基底110的第二區114上，且電性連接分別位於多個第一區112上的多個畫素結構PX。請參照圖1、圖2及圖3，在本實施例中，走線120例如是閘極驅動線，其中所述閘極驅動線電性連接分別位於多個第一區112上的多個畫素結構PX的多個子畫素結構SPX的多個第二電晶體T2的多個控制端T2c。然而，本發明不限於此，在其它實施例中，走線120也可以是資料線、電源線、共用線或其它種類的導線，其中所述資料線電性連接至分別位於多個第一區112上的多個畫素結構PX的多個子畫素結構SPX的多個第二電晶體T2的多個第一端T2a，且所述電源線電性連接至分別位於多個第一區112上的多個畫素結構PX的多個子畫素結構SPX的多個第一電晶體T1的多個第一端T1a。
圖4為本發明一實施例之走線120的一個彎曲段122的放大示意圖。
請參照圖1、圖2及圖4，走線120包括彼此串接的多個彎曲段122。請參照圖2及圖4，每一彎曲段122具有第一彎曲部122a（標示於圖4）、第二彎曲部122b（標示於圖4）及第三彎曲部122c（標示於圖4），其中第二彎曲部122b連接於第一彎曲部122a與第三彎曲部122c之間，第一彎曲部122a的彎曲方向與第三彎曲部122c的彎曲方向不同。請參照圖4，舉例而言，第一彎曲部122a與第三彎曲部122c可分別朝右上方及左上方彎曲，而第二彎曲部122b可朝下方彎曲。
請參照圖2及圖4，每一彎曲段122的第三彎曲部122c連接至下一彎曲段122的第一彎曲部122a。舉例而言，在本實施例中，走線120的多個彎曲段122包括第一彎曲段122-1及第二彎曲段122-2，第一彎曲段122-1位於第二彎曲段122-2與右側的畫素結構PX之間，第一彎曲段122-1的第一彎曲部122a連接至右側的畫素結構PX，且第一彎曲段122-1的第三彎曲部122c連接至第二彎曲段122-2的第一彎曲部122a。
請參照圖1及圖2，走線120的多個彎曲段122包括第一彎曲段122-1及第二彎曲段122-2，其中第一彎曲段122-1為走線120之中最靠近一個第一區112（例如：圖2右側的第一區112）的彎曲段122，一個畫素結構PX設置於一個第一區112上，且第一彎曲段122-1設置於一個畫素結構PX與第二彎曲段122-2之間。在本實施例中，第一彎曲段122-1直接地連接至畫素結構PX，且第二彎曲段122-2直接地連接第一彎曲段122-1。
請參照圖2及圖4，第一彎曲段122-1的第一彎曲部122a與第一彎曲段122-1的第二彎曲部122b在第一方向d1上具有距離A，且第二彎曲段122-2的第一彎曲部122a與第二彎曲段122-2的第二彎曲部122b在第一方向d1上具有距離B。值得注意的是，A＞B。也就是說，最靠近第一區112的彎曲段122的振幅（即距離A）大於遠離第一區112之另一彎曲段122的振幅（即距離B）。在整條走線120之中，於最靠近第一區112之一個彎曲段122的第二彎曲部122b的內側122bs所承受的應變量最大。透過A＞B的設計，走線120所承受的最大應變量可顯著下降，進而大幅提升可拉伸畫素陣列基板10的拉伸性能。以下配合圖5及圖6證實之。
圖5示出本發明一實施例之可拉伸畫素陣列基板10的走線120上的應變量。圖6示出一比較例之可拉伸畫素陣列基板10’的走線120’上的應變量。
圖6之比較例的可拉伸畫素陣列基板10’與圖5之實施例之可拉伸畫素陣列基板10類似，兩者的差異在於: 在圖5之實施例的可拉伸的畫素陣列基板10中，最靠近第一區112的彎曲段122的振幅大於遠離第一區112的另一彎曲段122的振幅；但，在圖6之比較例的可拉伸畫素陣列基板10’中，每一彎曲段122的振幅皆相同。由圖5及圖6所顯示的數據可知，將最靠近第一區112的一個彎曲段122的振幅設計得較遠離第一區112的另一彎曲段122的振幅來得大，走線120所承受的最大應變量可由走線120’的9.0%大幅下降至3.3%。
請參照圖2，在本實施例中，1＜(A/B)＜10；也就是說，最靠近第一區112的一個彎曲段122的振幅大於遠離第一區112的另一彎曲段122的振幅且小於另一彎曲段122的振幅的10倍。較佳地是，1＜(A/B)＜4。也就是說，最靠近第一區112的一個彎曲段122的振幅大於遠離第一區112的另一彎曲段122的振幅且小於另一彎曲段122的振幅的4倍，但本發明不以此為限。
此外，請參照圖1及圖2，第一區112具有寬度W，且A≤W。也就是說，最靠近第一區112的一個彎曲段122的振幅（即距離A）不會大於基底110之第一區112的寬度W。請參照圖1，在本實施例中，第一彎曲段122-1與第二彎曲段122-2在第三方向d3上排列，第四方向d4垂直於第三方向d3，而寬度W是指基板110的第一區112在第四方向d4上的寬度。
請參照圖2及圖4，在本實施例中，第一彎曲段122-1還可具有第一直線部122e及第二直線部122f，其中第一直線部122e連接於第一彎曲部122a與第二彎曲部122b之間，且第二直線部122f連接於第二彎曲部122b與第三彎曲部122c之間。透過第一直線部122e及第二直線部122f的設置可調整走線120之第一彎曲段122-1的振幅（即距離A）的大小，以降低整條走線120在第一彎曲段122-1的第二彎曲部122b內側122bs所承受的最大應變量。
請參照圖2及圖4，第一方向d1與第二方向d2交錯，且第一彎曲段122-1的第一直線部122e與第二直線部122f在第二方向d2上具有距離S，第一直線部122e在其直線延伸方向d5上具有長度L，且L＞S。簡言之，第一直線部122e的長度L大於第一直線部122e與第二直線部122f的距離S。
圖7示出本發明一實施例的可拉伸的畫素陣列基板10在距離S固定為3.5μm的情況下各長度L所對應的走線最大應變量。
請參照圖4及圖7，由圖7的數據可知，當0＜L＜S時，走線最大應變量（~10%）反而大於L＝0μm時的走線最大應變量（～9%），然而，當L＞S時，走線最大應變量隨長度L的增加而明顯下降。由此可證，L＞S的設計能有助於降低走線最大應變量，提升可拉伸性。
請參照圖4，須說明的是，在本實施例中，第一直線部122e的邊界I1、I2是分別利用第一彎曲部122a之內側122as邊緣的曲率半徑r1及第二彎曲部122b之內側122bs邊緣的曲率半徑r2來界定。詳言之，第一彎曲部122a的內側122as邊緣具有曲率中心c1及曲率半徑r1，以曲率中心c1為圓心且以曲率半徑r1為半徑畫出一虛擬圓o1，在虛擬圓o1之周長的1/4的範圍內的部分走線120為第一彎曲部122a，進而可定義出第一彎曲部122a與第一直線部122e的分界（即邊界I1）；第二彎曲部122b之內側122bs邊緣具有曲率中心c2及曲率半徑r2，以曲率中心c2為圓心且以曲率半徑r2為半徑畫出一虛擬圓o2，在虛擬圓o2之周長的1/4的範圍內的部分走線120為第二彎曲部122b，進而可定義出第二彎曲部122b與第一直線部122e的分界（即邊界I2）。在上述邊界I1與邊界I2之間的部分走線120為第一直線部122e。第一直線部122e的長度L是指分界I1及分界I2在第一直線部122e的直線延伸方向d5上的距離。利用類似的方法也可定義出第二直線部122f的邊界I3、I4，於此便不再贅述。
在本實施例中，第一直線部122e與第二直線部122f可選擇性地不完全平行。當第一直線部122e與第二直線部122f彼此不完全平行時，第二方向d2可平行於第一直線部122e的幾何中心C122e與第二直線部122f的幾何中心C122f的連線K，而第一直線部122e與第二直線部122f的距離S可指在兩者連線K上的距離。然而，本發明不以此為限，在其它實施例中，第一直線部122e與第二直線部122f也可以互相平行，當第一直線部122e與第二直線部122f互相平行時，第二方向d2可垂直於第一直線部122e，而第一直線部122e與第二直線部122f的距離S可指兩者在垂直於第一直線部122e的方向上的距離。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重述。
圖8為本發明另一實施例之可拉伸畫素陣列基板10A的上視示意圖。圖8的可拉伸畫素陣列基板10A與圖1的可拉伸畫素陣列基板10類似，兩者的差異在於：圖8的可拉伸的畫素陣列基板10A的基底110不具有圖1的可拉伸畫素陣列基板10的貫孔116，且圖8的可拉伸畫素陣列基板10A的走線120A與圖1的可拉伸畫素陣列基板10的走線120不同。
圖9為本發明另一實施例之可拉伸畫素陣列基板10A的走線120A的第一彎曲段122-1及第二彎曲段122-2的放大示意圖。請參照圖8及圖9，具體而言，在本實施例中，每一彎曲段122除了包括第一彎曲部122a、第二彎曲部122b、第三彎曲部122c、第一直線部122e及第二直線部122f外，每一彎曲段122還包括第四彎曲部122g及連接部122h，其中第四彎曲部122g的彎曲方向（例如：朝右下方的方向）與第二彎曲部122b的彎曲方向（例如：朝左下方的方向）不同，連接部122h連接於第二彎曲部122b與第四彎曲部122g之間，且第四彎曲部122g連接於連接部122h與第二直線部122f之間。
圖10為本發明另一實施例之可拉伸畫素陣列基板10A的局部放大示意圖。圖11為一比較例之可拉伸畫素陣列基板10A’-1的局部放大示意圖。圖12為另一比較例之可拉伸畫素陣列基板10A’-2的局部放大示意圖。圖13為又一比較例之可拉伸畫素陣列基板10A’-3的局部放大示意圖。
圖11、圖12及圖13之比較例的可拉伸畫素陣列基板10A’-1、10A’-2、10A’-3與圖10之實施例的可拉伸畫素陣列基板10A類似，其間的差異在於：比較例的可拉伸畫素陣列基板10A’-1、10A’-2、10A’-3的距離A與距離B的比例與實施例的可拉伸畫素陣列基板10A的距離A與距離B的比例不同。
具體而言，在圖10之實施例的可拉伸畫素陣列基板10A中，距離A與距離B分別為16μm及10μm，而距離A與距離B的比例A:B=16:10；在圖11之比較例的可拉伸畫素陣列基板10A’-1中，距離A與距離B分別為10μm及16μm，而距離A與距離B的比例A:B=10:16；在圖12之比較例的可拉伸的畫素陣列基板10A’-2中，距離A與距離B分別為10μm及10μm，而距離A與距離B的比例A:B=10:10；在圖13之比較例的可拉伸的畫素陣列基板10A’-3中，距離A與距離B分別為16μm及16μm，而距離A與距離B的比例A:B=16:16。
下表一列出圖10至圖13的實施例及比較例之可拉伸畫素陣列基板10A、10A’-1、10A’-2、10A’-3的應變量及阻值。
  圖11的比較例的可拉伸畫素陣列基板10A’-1 圖10的實施例的可拉伸畫素陣列基板10A 圖12的比較例的可拉伸畫素陣列基板10A’-2 圖13的比較例的可拉伸畫素陣列基板10A’-3
A+B (μm) 26 26 20 32
A:B 10:16 16:10 10:10 16:16
應變量(%) 7.5 5.6 9.9 5.0
阻值 (Ω) 4.7 4.7 3.87 5.58
[表一]
請參照圖10至圖13及上表一，由上表一的數據可知，圖10之實施例的可拉伸畫素陣列基板10A的應變量及阻值俱低，能在走線120A的阻值大小在可接受範圍內的前提下，顯著提升可拉伸畫素陣列基板10A的可拉伸性。
10、10’、10A、10A’-1、10A’-2、10A’-3:可拉伸畫素陣列基板 110:基底 112:第一區 114:第二區 116:貫孔 120、120’、120A:走線 122:彎曲段 122a:第一彎曲部 122b:第二彎曲部 122as、122bs:內側 122c:第三彎曲部 122e:第一直線部 122f:第二直線部 122g:第四彎曲部 122h:連接部 122-1:第一彎曲段 122-2:第二彎曲段 A、B、S:距離 c1、c2:曲率中心 d1:第一方向 d2:第二方向 d3:第三方向 d4:第四方向 d5:直線延伸方向 I1、I2、I3、I4:邊界 K:連線 L:長度 o1、o2:虛擬圓 PE:畫素電極 PX:畫素結構 R:局部 r1、r2:曲率半徑 SPX:子畫素結構 T1:第一電晶體 T1a、T2a:第一端 T1b、T2b:第二端 T1c、T2c:控制端 T2:第二電晶體 W:寬度
圖1為本發明一實施例之可拉伸畫素陣列基板10的上視示意圖。 圖2為本發明一實施例之可拉伸畫素陣列基板10的局部放大示意圖。 圖3為本發明一實施例之可拉伸畫素陣列基板10的一個子畫素結構SPX的等效電路示意圖。 圖4為本發明一實施例之走線120的一個彎曲段122的放大示意圖。 圖5示出本發明一實施例之可拉伸畫素陣列基板10的走線120上的應變量。 圖6示出一比較例之可拉伸畫素陣列基板10’的走線120’上的應變量。 圖7示出本發明一實施例的可拉伸的畫素陣列基板10在距離S固定為3.5μm的情況下各長度L所對應的走線最大應變量。 圖8為本發明另一實施例之可拉伸畫素陣列基板10A的上視示意圖。 圖9為本發明另一實施例之可拉伸畫素陣列基板10A的走線120的第一彎曲段122-1及第二彎曲段122-2的放大示意圖。 圖10為本發明另一實施例之可拉伸畫素陣列基板10A的局部放大示意圖。 圖11為一比較例之可拉伸畫素陣列基板10A’-1的局部放大示意圖。 圖12為另一比較例之可拉伸畫素陣列基板10A’-2的局部放大示意圖。 圖13為又一比較例之可拉伸畫素陣列基板10A’-3的局部放大示意圖。
10:可拉伸畫素陣列基板
110:基底
112:第一區
114:第二區
116:貫孔
120:走線
d3:第三方向
d4:第四方向
PX:畫素結構
R:局部
SPX:子畫素結構
W:寬度

Claims (6)

  1. 一種可拉伸畫素陣列基板，包括：一基底，具有多個第一區及一第二區，其中該第二區位於該些第一區之間；多個畫素結構，分別設置於該基底的該些第一區上；以及一走線，設置於該基底的該第二區上，且電性連接該些畫素結構，其中該走線包括彼此串接的多個彎曲段，每一彎曲段具有一第一彎曲部、一第二彎曲部及一第三彎曲部，該第二彎曲部連接於該第一彎曲部與該第三彎曲部之間，該第一彎曲部的彎曲方向與該第三彎曲部的彎曲方向不同，每一該彎曲段的該第三彎曲部連接至下一彎曲段的該第一彎曲部，該走線的該些彎曲段包括：一第一彎曲段，其中該第一彎曲段為該走線之中最靠近該些第一區之一者的彎曲段；以及一第二彎曲段，其中該些畫素結構的一者設置於該些第一區的該者上，且該第一彎曲段設置於該些畫素結構的該者與該第二彎曲段之間；該第一彎曲段的該第一彎曲部與該第一彎曲段的該第二彎曲部在一第一方向上具有一距離A，該第二彎曲段的該第一彎曲部與該第二彎曲段的該第二彎曲部在該第一方向上具有一距離B，A>B，且該第一彎曲段及該第二彎曲段均朝該第一方向突出。
  2. 如請求項1所述的可拉伸畫素陣列基板，其中1<(A/B)<10。
  3. 如請求項1所述的可拉伸畫素陣列基板，其中1<(A/B)<4。
  4. 如請求項1所述的可拉伸畫素陣列基板，其中該些第一區的該者具有一寬度W，且A
    Figure 111116275-A0305-02-0021-1
    W。
  5. 如請求項1所述的可拉伸畫素陣列基板，其中該第一彎曲段還具有：一第一直線部，連接於該第一彎曲部與該第二彎曲部之間；以及一第二直線部，連接於該第二彎曲部與該第三彎曲部之間，其中該第一方向與一第二方向交錯，且該第一直線部與該第二直線部在該第二方向上具有一距離S。
  6. 如請求項5所述的可拉伸畫素陣列基板，其中該第一直線部具有一長度L，且L>S。
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