TW202022826A

TW202022826A - 畫素陣列基板及其驅動方法

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Publication number: TW202022826A
Application number: TW107144637A
Authority: TW
Inventors: 陳冠宇
Original assignee: 友達光電股份有限公司
Priority date: 2018-12-11
Filing date: 2018-12-11
Publication date: 2020-06-16
Also published as: CN110134289A; CN110134289B; US11126290B2; TWI687911B; US20200183522A1

Abstract

一種畫素陣列基板包括基板、第一掃描線及第二掃描線、資料線、第一畫素及第二畫素、第一輔助線以及多個感測單元。第一畫素及第二畫素沿第一方向排列於第一掃描線及第二掃描線之間。第一畫素及第二畫素各自具有畫素電極。第一畫素及第二畫素分別電性連接第一掃描線及第二掃描線。第一輔助線設置於第一畫素與第二畫素之間。排列於基板上的多個感測單元各自具有第一電極及第二電極。多個感測單元中的第一感測單元重疊於第一輔助線、第一畫素的畫素電極以及第二畫素的畫素電極。第一輔助線電性連接第一電極及第二電極的其中至少一者。一種畫素陣列基板的驅動方法亦被提出。

Description

畫素陣列基板及其驅動方法

本發明是有關於一種畫素陣列基板，且特別是有關於一種具觸控功能的畫素陣列基板。

近幾年來，觸控功能逐漸成為許多生活應用不可或缺的一部分，尤其是搭載觸控顯示面板的行動裝置，例如智慧型手機、平板電腦，更是隨處可見。依據顯示面板與觸控技術的整合方式，觸控顯示技術的種類可分為外貼式（out-cell）、外嵌式（on-cell）及內嵌式（in-cell），其中內嵌式觸控技術具有易薄型化的優勢，因此在近幾年逐漸成為觸控顯示面板的主流。

進一步而言，內嵌式觸控的感測技術依據不同的架構及驅動方式又可區分為自容式（self-capacitance）及互容式（mutual-capacitance），其中互容式觸控感測技術因具有多點觸控（multi-touch）感測的優勢，已成為內嵌式觸控技術的主流。然而，隨著觸控顯示的應用尺寸增加，互容式觸控電極（例如驅動電極、感測電極）與顯示面板的訊號線（例如資料線、掃描線）之間的寄生電容（parasitic capacitance）也隨之變大，造成觸控感測頻率下降。因此，在互容式觸控顯示面板大尺寸化的同時，如何提升互容式觸控的感測頻率是面板廠所亟欲解決的課題之一。

本發明的至少一實施例提供一種具觸控功能的畫素陣列基板，其性能佳。

本發明的至少一實施例提供一種畫素陣列基板的驅動方法，使得畫素陣列基板的觸控感測的偵測頻率高。

本發明的畫素陣列基板，包括基板、第一掃描線及第二掃描線、資料線、第一畫素及第二畫素、第一輔助線以及多個感測單元。第一掃描線及第二掃描線沿第一方向排列於基板。資料線與第一掃描線及第二掃描線交叉設置。第一畫素及第二畫素沿第一方向排列於第一掃描線及第二掃描線之間。第一畫素及第二畫素各自具有畫素電極。第一畫素及第二畫素分別電性連接第一掃描線及第二掃描線。第一畫素及第二畫素的其中至少一者電性連接資料線。第一輔助線設置於第一畫素與第二畫素之間。多個感測單元排列於基板上，且每一感測單元具有第一電極及第二電極。多個感測單元中的第一感測單元重疊於第一輔助線、第一畫素的畫素電極以及第二畫素的畫素電極。第一輔助線電性連接第一電極及第二電極的其中至少一者。

本發明的畫素陣列基板的驅動方法，包括提供一如上述的畫素陣列基板、於顯示時間內，第一掃描線及第二掃描線各自被輸入閘極驅動信號，每一感測單元的第一電極及第二電極分別被輸入第一信號以及於觸控時間內，第一掃描線、第二掃描線、資料線及第二電極分別被輸入第二信號，且第一電極被輸入第三信號。第一電極所傳遞的第一信號與第二電極所傳遞的該第一信號於時序上同步。第一掃描線所傳遞的第二信號、第二掃描線所傳遞的第二信號、資料線所傳遞的第二信號以及第二電極所傳遞的第二信號於時序上同步。

基於上述，在本發明的至少一實施例的畫素陣列基板中，相鄰的兩畫素設置於相鄰的二條掃描線之間且分別與相鄰的二條掃描線電性連接，並透過設置在相鄰的兩畫素之間的第一輔助線與感測單元的第一電極及第二電極的其中至少一者電性連接，可降低感測單元的整體阻值，有助於提升觸控感測的偵測頻率。另外，在本發明之實施例的畫素陣列基板的驅動方法中，於觸控時間內，透過掃描線、資料線及第二電極分別被輸入觸控感測信號，且掃描線、資料線及第二電極各自所傳遞的觸控感測信號於時序上同步，可降低第二電極與掃描線及資料線之間的寄生電容，有助於進一步提升觸控感測的偵測頻率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本文使用的「約」、「近似」、「本質上」、或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或例如±30%、±20%、±15%、±10%、±5%內。再者，本文使用的「約」、「近似」、「本質上」、或「實質上」可依量測性質、切割性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」可為二元件間存在其它元件。

現將詳細地參考本發明的示範性實施方式，示範性實施方式的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。

圖1為本發明之一實施例的畫素陣列基板10的上視示意圖。圖2為圖1之畫素陣列基板10的局部區域I的放大示意圖。圖3為圖2之畫素陣列基板10的局部區域II的放大示意圖。特別是，為清楚呈現起見，圖1省略了圖2的多條掃描線GL、資料線DL、畫素電極PE、主動元件T、第一輔助線210及第二輔助線220的繪示；此外，圖2及圖3省略了圖4的閘絕緣層GI、層間絕緣層IL、平坦層PL及絕緣層150的繪示。

請參照圖1，畫素陣列基板10包括基板100及陣列排列於基板100上的多個感測單元，但為清楚描述個別構件，圖1僅以四個感測單元進行示範性地說明。每一感測單元具有第一電極110及第二電極120，且第一電極110於基板100上的垂直投影與第二電極120於基板100上的垂直投影彼此間隔開來。在本實施例中，第一電極110例如是觸控驅動信號的傳輸電極，第二電極120例如是觸控感測信號的接收電極；也就是說，感測單元可以是觸控感測單元。進一步而言，本實施例的感測單元例如是互容式（mutual capacitance）觸控的感測單元。

由圖1可知，多個感測單元例如包括第一感測單元SU1、第二感測單元SU2及第三感測單元SU3。第一感測單元SU1及第二感測單元SU2可選擇性地沿方向D1排成一列，且第一感測單元SU1的第一電極110電性連接第二感測單元SU2的第一電極110。而第一感測單元SU1及第三感測單元SU3可選擇性地沿方向D2排成一行，且第一感測單元SU1的第二電極120電性連接第三感測單元SU3的第二電極120。

在本實施例中，第一電極110可選擇性地包含主部111及多個連接部112，多個連接部112分別由主部111的相對兩側凸伸出去，並且在方向D1上延伸。舉例而言，第一感測單元SU1的第一電極110的部分連接部112由主部111朝向第二感測單元SU2凸伸，且分別連接第二感測單元SU2的第一電極110在主部111朝向第一感測單元SU1一側的部分連接部112。換句話說，在方向D1上排列且相鄰的兩個感測單元的兩個第一電極110的兩個主部111係透過位於兩個主部111之間的多個連接部112而電性連接。

需說明的是，在本實施例中，每一感測單元的第一電極110的連接部112數量例如是六個，然而，本發明不限於此，根據其他實施例，每一感測單元的第一電極110的連接部112數量也可以是兩個、四個或八個以上。另外，在本實施例中，第二電極120可選擇性地包含多個子部121。多個子部121彼此間隔開來，且沿方向D2依序排列。舉例而言，每一感測單元的第二電極120的多個子部121及第一電極110的多個連接部112在方向D2上可交替排列，但本發明並不以此為限。

請參照圖2，畫素陣列基板10更包括多條掃描線GL及多條資料線DL。多條掃描線GL可選擇性地沿方向D2依序排列於基板100，且沿方向D1延伸。多條資料線DL可選擇性地沿方向D1依序排列於基板100，且大致上沿方向D2延伸。另外，為了清楚說明，圖2所示的畫素陣列基板10僅以四條掃描線GL1、GL2、GL3、GL4為例來進行說明，並不代表本發明以此為限制。在本實施例中，掃描線GL1及掃描線GL2（或者是掃描線GL3及掃描線GL4）於基板100上的垂直投影之間具有間距d1，掃描線GL2及掃描線GL3於基板100上的垂直投影之間具有間距d2，而間距d1小於間距d2。

由圖1及圖2可知，每一感測單元的所占區域於基板100上的垂直投影重疊於多條掃描線GL及多條資料線DL於基板100上的垂直投影。特別是，在本實施例中，每一感測單元的第一電極110於基板100上的垂直投影面積與每一感測單元的所占區域於基板100上的垂直投影面積的比例可選擇性地小於30%。如此，可降低第一電極110與掃描線GL及資料線DL之間的寄生電容（parasitic capacitance），有助於提升觸控感測的偵測頻率。

在本實施例中，基於導電性的考量，掃描線GL及資料線DL的材料一般是使用金屬材料。然而，本發明不以此為限，根據其他實施例，掃描線GL及資料線DL也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

畫素陣列基板10更包括多個畫素PX，陣列排列於基板100上。在本實施例中，多個畫素PX可選擇性地沿方向D1排成多個畫素列，例如包括第一畫素列PXR1、第二畫素列PXR2、第三畫素列PXR3及第四畫素列PXR4。多個畫素列在方向D2上依序排列，且分別與對應的一條掃描線電性連接。舉例而言，在方向D2上相鄰的兩畫素PX可選擇性地分別電性連接至位於相鄰的兩畫素PX之相對兩側的兩資料線DL，但本發明並不以此為限；在一些實施例中，在方向D2上相鄰的兩畫素PX也可分別電性連接至位於相鄰的兩畫素PX之同一側的資料線DL。

另一方面，每一畫素PX包括主動元件T及畫素電極PE，且主動元件T電性連接對應的一條資料線DL及對應的一條掃描線GL。在本實施例中，每一感測單元的第一電極110與第二電極120於基板100上的垂直投影可重疊於多個畫素PX的多個畫素電極PE於基板100上的垂直投影重疊。此外，每一感測單元的第一電極110與第二電極120在基板100上的垂直投影大致上不重疊於資料線DL及掃描線GL；如此，可降低第一電極110及第二電極120與資料線DL及掃描線GL之間的寄生電容。

由圖2及圖3可知，第二電極120在位於掃描線GL1及掃描線GL2上下兩側且分別重疊於第一畫素列PXR1及第二畫素列PXR2的兩部分可透過連接部125而彼此連接導通。另外，第二電極120在位於資料線DL兩側且分別重疊於相鄰的兩畫素PX的畫素電極PE的兩部分可透過連接部126而彼此連接導通。由圖2可知，第一電極110在位於兩相鄰的掃描線GL上下兩側的兩部分及第一電極110在位於資料線DL兩側的兩部分也可分別透過相似或相同於連接部125及連接部126之構件而彼此連接。

特別一提的是，在本實施例中，每一感測單元的第一電極110及第二電極120也可同時作為多個畫素PX的共用電極（common electrode），詳細的說明請參考以下的相關段落。

在本實施例中，第一電極110、第二電極120及畫素電極PE可以是穿透式電極，而穿透式電極的材質包括金屬氧化物，例如是銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層，但本發明並不以此為限。根據其他的實施例，第一電極110、第二電極120及畫素電極PE也可使用其他導電材料，例如：金屬、合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

另一方面，由圖2可知，第一掃描線GL1及第二掃描線GL2設置在第一畫素行PXR1與第二畫素行PXR2之間，且第三掃描線GL3及第四掃描線GL4設置在第三畫素行PXR3與第四畫素行PXR4之間。第一畫素列PXR1及第二畫素列PXR2分別與第一掃描線GL1及第二掃描線GL2電性連接，第三畫素列PXR3及第四畫素列PXR4分別與第三掃描線GL3及第四掃描線GL4電性連接。從另一觀點而言，第二畫素列PXR2及第三畫素列PXR3係設置在掃描線GL2與掃描線GL3之間，也就是說，在第二畫素列PXR2與第三畫素列PXR3之間並無設置任何的掃描線。如此，可提供額外的佈局空間來設置其他的線路。

承接上述，畫素陣列基板10更包括多條第一輔助線210，分別在方向D1上延伸，其中一條第一輔助線210設置在第二畫素列PXR2與第三畫素列PXR3之間；也就是說，第二畫素列PXR2與第三畫素列PXR3之間的上述區域可用來配置第一輔助線210。進一步而言，圖2的第一畫素列PXR1、第二畫素列PXR2、第三畫素列PXR3及第四畫素列PXR4可構成一重複單元，且畫素陣列基板10的多個畫素列可由多個重複單元在方向D2上排列而成；也就是說，每一重複單元的第二畫素列PXR2與第三畫素列PXR3之間的區域都可選擇性地用來設置第一輔助線210。

在本實施例中，第一輔助線210於基板100上的垂直投影可重疊於每一感測單元的第一電極110及第二電極120於基板100上的垂直投影，且第一電極110及第二電極120的至少一者與第一輔助線210電性連接。特別一提的是，第一輔助線210在第一電極110與第二電極120的交界區域具有斷開開口210c，使第一輔助線210重疊於第一電極110的一部分與重疊於第二電極120的另一部分彼此電性獨立。在一些實施例中，第一輔助線210可選擇性地延伸於相鄰的兩感測單元（例如第一感測單元SU1及第二感測單元SU2）之間，且第一輔助線210在相鄰的兩感測單元的兩個第二電極120的交界處還可選擇性地具有另一斷開開口。

另一方面，畫素陣列基板10還可選擇性地包括多條第二輔助線220。第二輔助線220在基板100上的垂直投影不重疊於資料線DL在基板100上的垂直投影。舉例而言，第二輔助線220可共形地延伸在資料線DL的一側，如此，有助於降低第二輔助線220與資料線DL之間的寄生電容，但本發明並不以此為限。在其他實施例中，第二輔助線220在基板100上的垂直投影也可重疊於資料線DL在基板100上的垂直投影。由圖2可知，畫素陣列基板10在方向D1上，每三個畫素PX之間可配置有一條第二輔助線220。然而，本發明不限於此，在一些實施例中，畫素陣列基板在方向D1上，也可以每兩個畫素PX之間配置有一條第二輔助線220的方式來實施。在另一些實施例中，畫素陣列基板在方向D1上，也可以每四個畫素PX之間配置有一條第二輔助線220的方式來實施。

在本實施例中，第二輔助線220於基板100上的垂直投影可重疊於每一感測單元的第一電極110及第二電極120於基板100上的垂直投影，且第一電極110及第二電極120的至少一者與第二輔助線220電性連接。舉例而言，第一輔助線210及第二輔助線220可選擇性地屬於同一導電層，因此，第二輔助線220在第二電極120之任兩相鄰的子部121之間具有斷開開口220c，讓電性連接於第一電極110的第一輔助線210穿設於第二輔助線220的斷開開口220c，使電性連接第一輔助線210的第一電極110與電性連接第二輔助線220的第二電極120彼此電性獨立。此外，在本實施例中，第二輔助線220還可選擇性地延伸於感測單元的第一電極110與第二電極120之間，且第二輔助線220在第一電極110與第二電極120的交界處還可選擇性地具有另一斷開開口（未繪示）。

特別一提的是，與同一個第一電極110（或第二電極120）電性連接的第一輔助線210及第二輔助線220可選擇性地直接相連；也就是說，與同一個第一電極110（或第二電極120）電性連接的多條第一輔助線210及多條第二輔助線220大致上可形成一網格（mesh）結構，但本發明並不以此為限。

在本實施例中，基於導電性的考量，第一輔助線210及第二輔助線220的材質一般是使用金屬材料。然而，本發明不以此為限，根據其他的實施例，第一輔助線210及第二輔助線220也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。

圖4為圖3之畫素陣列基板10的剖面示意圖。圖5為圖2之畫素陣列基板10的剖面示意圖。特別是，圖4對應圖3的剖線A-A’及剖線B-B’。圖5對應圖2的剖線C-C’。

請參照圖2及圖4，主動元件T具有閘極G、源極S、汲極D以及半導體圖案SC。畫素陣列基板10更包括閘絕緣層GI，設置在閘極G與半導體圖案SC之間。舉例而言，在本實施例中，主動元件T的閘極G可選擇性地設置在半導體圖案SC的上方，以形成頂部閘極型薄膜電晶體（top-gate TFT），但本發明不以此為限。根據其他的實施例，主動元件T的閘極G也可設置在半導體圖案SC的下方，以形成底部閘極型薄膜電晶體（bottom-gate TFT）。在本實施例中，閘極G及掃描線GL可選擇性地屬於同一膜層，且源極S、汲極D及資料線DL可選擇性地屬於同一膜層，但本發明並不以此為限。

承接上述，畫素陣列基板10更包括層間絕緣層IL，覆蓋主動元件T的閘極G。主動元件T的源極S與汲極D設置在層間絕緣層IL上，且分別重疊於半導體圖案SC的不同兩區。具體而言，源極S與汲極D貫穿層間絕緣層IL及閘絕緣層GI，分別與半導體圖案SC的不同兩區電性連接。在本實施例中，半導體圖案SC的材質例如是多晶矽半導體（polycrystalline silicon semiconductor）；也就是說，主動元件T為多晶矽薄膜電晶體（polycrystalline silicon TFT）。然而，本發明不限於此，在其他實施例中，半導體圖案SC的材質例如是非晶矽半導體（amorphous silicon semiconductor）或金屬氧化物半導體（metal oxide semiconductor）；也就是說，主動元件T也可以是非晶矽薄膜電晶體（amorphous silicon TFT，a-Si TFT）或金屬氧化物薄膜電晶體（metal oxide TFT）。

在本實施例中，閘極G、源極S、汲極D、閘絕緣層GI及層間絕緣層IL分別可由任何所屬技術領域中具有通常知識者所周知的用於顯示裝置的任一閘極、任一源極、任一汲極、任一閘絕緣層及任一層間絕緣層來實現，且閘極G、源極S、汲極D、閘絕緣層GI及層間絕緣層IL分別可藉由任何所屬技術領域中具有通常知識者所周知的任一方法來形成，故於此不加以贅述。

由圖4及圖5可知，畫素陣列基板10更包括平坦層PL，覆蓋主動元件T的源極S與汲極D、資料線DL及層間絕緣層IL的部分表面。在本實施例中，每一感測單元的第一電極110及第二電極120可選擇性地設置在平坦層PL上，但本發明並不以此為限。舉例而言，每一感測單元的第一電極110及第二電極120可選擇性地屬於同一導電層。在本實施例中，平坦層PL的材質包括無機材料（例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述至少兩種材料的堆疊層）、有機材料、或其它合適的材料、或上述之組合。

特別一提的是，第一輔助線210可選擇性地直接覆蓋且電性連接第一電極110（或者是第二電極120），第二輔助線220可選擇性地直接覆蓋且電性連接第二電極120（或者是第一電極110）。畫素陣列基板10更包括絕緣層150，覆蓋第一電極110、第二電極120、第一輔助線210、第二輔助線220及平坦層PL的部分表面。在本實施例中，每一畫素PX的畫素電極PE可選擇性地設置在絕緣層150上，且貫穿絕緣層150及平坦層PL與主動元件T的汲極D電性連接，但本發明並不以此為限。

請參照圖2及圖5，畫素陣列基板10還可選擇性地包括多個橋接圖案250，分別電性連接於第二電極120在方向D2上相鄰的兩子部121之間。在本實施例中，橋接圖案250可選擇性地設置在絕緣層150上，且橋接圖案250的相對兩端部250a、250b分別貫穿絕緣層150，以電性連接第二電極120在方向D2上相鄰的兩子部121，但本發明並不以此為限。舉例而言，橋接圖案250及畫素電極PE可選擇性地屬於同一導電層，但本發明並不以此為限。

圖6為本發明之另一實施例的畫素陣列基板20的剖面示意圖。由於圖6的畫素陣列基板20之組成構件與圖4的畫素陣列基板10之組成構件相似或相同，因此，有關畫素陣列基板20的組成構件之間的連接關係及材料種類可參照上述實施例之畫素陣列基板10的相關說明，於此便不再重述。

請同時參照圖4及圖6，本實施例的畫素陣列基板20與圖3的畫素陣列基板10的差異在於：畫素陣列基板20的每一畫素PX的畫素電極PE設置在基板100與每一感測單元的第一電極110（或第二電極120）之間，且第一電極110及第二電極120設置在絕緣層150上。簡言之，畫素陣列基板20的畫素PX為共用電極在上（top common electrode）的型式。

圖7為本發明之又一實施例的畫素陣列基板30的剖面示意圖。由於圖7的畫素陣列基板30之組成構件與圖5的畫素陣列基板10之組成構件相似或相同，因此，有關畫素陣列基板30的組成構件之間的連接關係及材料種類可參照上述實施例之畫素陣列基板10的相關說明，於此便不再重述。

請同時參照圖5及圖7，本實施例的畫素陣列基板30與圖4的畫素陣列基板10的差異在於：畫素陣列基板30的橋接圖案250A及主動元件T的源極S與汲極D可選擇性地屬於同一導電層。詳細而言，第二電極120之相鄰的兩子部121分別貫穿平坦層PL，以電性連接橋接圖案250A。

圖8為圖2的畫素陣列基板10的掃描線GL、資料線DL、第一電極110及第二電極120於各時序的輸入訊號的示意圖。

請參照圖8，在本實施例中，於顯示時間Td內，畫素陣列基板10的掃描線GL及資料線DL可分別具有閘極驅動信號GS及顯示驅動信號DS，使多個畫素PX的畫素電極PE各自具有獨立的顯示驅動電位。特別是，於顯示時間Td內，每一感測單元的第一電極110及第二電極120可分別具有共用電位V_com ，且於時序上同步。如此，每一畫素電極的顯示驅動電位與共用電位V_com 之間的電位差可施加於採用畫素陣列基板10之觸控顯示器的顯示介質（例如：液晶分子），使每一畫素PX所在的畫素區具有對應的亮度，進而達到顯示的效果。在本實施例中，共用電位V_com 可以是接地（Ground）或一固定電位。

接著，於觸控時間Tt內，畫素陣列基板10的第一電極110可具有觸控驅動信號TS1。特別是，畫素陣列基板10的掃描線GL、資料線DL及第二電極120可分別具有觸控感測信號TS2，且於時序上同步，如此，可降低第二電極120與掃描線GL及資料線DL之間的寄生電容（parasitic capacitance），有助於提升觸控感測的偵測頻率。

需說明的是，上述的驅動方法僅以畫素陣列基板10為例進行示範性地說明，然而，本發明所屬任何技術領域中具有通常知識者應當理解的是，上述的驅動方法亦可適用於本發明之上述所有實施例的畫素陣列基板，例如包括畫素陣列基板20及畫素陣列基板30。

綜上所述，在本發明之實施例的畫素陣列基板中，相鄰的兩畫素設置於相鄰的二條掃描線之間且分別與相鄰的二條掃描線電性連接，並透過設置在相鄰的兩畫素之間的第一輔助線與感測單元的第一電極及第二電極的其中至少一者電性連接，可降低感測單元的整體阻值，有助於提升觸控感測的偵測頻率。另外，在本發明之實施例的畫素陣列基板的驅動方法中，於觸控時間內，透過掃描線、資料線及第二電極分別被輸入觸控感測信號，且掃描線、資料線及第二電極各自所傳遞的觸控感測信號於時序上同步，可降低第二電極與掃描線及資料線之間的寄生電容，有助於進一步提升觸控感測的偵測頻率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30:畫素陣列基板100:基板110:第一電極111:主部112:連接部120:第二電極121:子部125、126:連接部150:絕緣層210:第一輔助線210c、220c:斷開開口220:第二輔助線250、250A:橋接圖案250a、250b:端部D:汲極D1、D2:方向d1、d2:間距DL:資料線DS:顯示驅動信號G:閘極GI:閘絕緣層GL、GL1 ~ GL4:掃描線GS:閘極驅動信號IL:層間絕緣層PE:畫素電極PL:平坦層PX:畫素PXR1、PXR2、PXR3、PXR4:畫素列S:源極SC:半導體圖案SU1、SU2、SU3:感測單元T:主動元件Td:顯示時間Tt:觸控時間TS1:觸控驅動信號TS2:觸控感測信號V_com:共用電位A-A’、B-B’、C-C’:剖線I、II:區域

圖1為本發明之一實施例的畫素陣列基板的上視示意圖。圖2為圖1之畫素陣列基板的局部區域I的放大示意圖。圖3為圖2之畫素陣列基板的局部區域II的放大示意圖。圖4為圖3之畫素陣列基板的剖面示意圖。圖5為圖2之畫素陣列基板的剖面示意圖。圖6為本發明之另一實施例的畫素陣列基板的剖面示意圖。圖7為本發明之又一實施例的畫素陣列基板的剖面示意圖。圖8為圖2的畫素陣列基板的掃描線、資料線、第一電極及第二電極於各時序的輸入訊號的示意圖。

10:畫素陣列基板

100:基板

110:第一電極

120:第二電極

121:子部

126:連接部

210:第一輔助線

210c、220c:斷開開口

220:第二輔助線

250:橋接圖案

250a、250b:端部

D:汲極

D1、D2:方向

d1、d2:間距

DL:資料線

G:閘極

GL、GL1~GL4:掃描線

PE:畫素電極

PX:畫素

PXR1、PXR2、PXR3、PXR4:畫素列

S:源極

SC:半導體圖案

T:主動元件

C-C’:剖線

I、II:區域

Claims

一種畫素陣列基板，包括：一基板；一第一掃描線及一第二掃描線，沿一第一方向排列於該基板；一資料線，與該第一掃描線及該第二掃描線交叉設置；一第一畫素及一第二畫素，沿該第一方向排列於該第一掃描線與該第二掃描線之間，該第一畫素及該第二畫素各自具有一畫素電極，其中該第一畫素及該第二畫素分別電性連接該第一掃描線及該第二掃描線，且該第一畫素及該第二畫素的其中至少一者電性連接該資料線；一第一輔助線，設置於該第一畫素與該第二畫素之間；以及多個感測單元，排列於該基板上，且每一該感測單元具有一第一電極及一第二電極，其中該些感測單元中的一第一感測單元重疊於該第一輔助線、該第一畫素的該畫素電極以及該第二畫素的該畫素電極，且該第一輔助線電性連接該第一電極及該第二電極的其中至少一者。
如申請專利範圍第1項所述的畫素陣列基板，其中該第一電極於該基板上的垂直投影面積與該感測單元於該基板上的垂直投影面積的比例小於30%。
如申請專利範圍第1項所述的畫素陣列基板，更包括：一第三畫素，其中該第一畫素及該第三畫素沿一第二方向排列，且該第二方向相交於該第一方向；以及一第二輔助線，設置於該第一畫素與該第三畫素之間，其中該第二輔助線的延伸方向與該第一輔助線的延伸方向相交。
如申請專利範圍第3項所述的畫素陣列基板，其中該第二輔助線於該基板的垂直投影不重疊於該資料線於該基板的垂直投影。
如申請專利範圍第3項所述的畫素陣列基板，其中該第一輔助線與該第二輔助線屬於同一膜層。
如申請專利範圍第5項所述的畫素陣列基板，其中該第二輔助線具有一斷開開口，且該第一輔助線穿設於該第二輔助線的該斷開開口。
如申請專利範圍第1項所述的畫素陣列基板，其中該些感測單元的一第二感測單元與該第一感測單元在垂直該第一方向上相鄰排列，且該第一感測單元的該第一電極與該第二感測單元的該第一電極電性連接。
如申請專利範圍第7項所述的畫素陣列基板，其中該第一電極具有一主部及由該主部凸伸出去的多個連接部，該第一感測單元的該些連接部分別連接該第二感測單元的該些連接部。
如申請專利範圍第8項所述的畫素陣列基板，其中該第一感測單元的該些連接部及該第二感測單元的該些連接部連接於該第一感測單元的該主部與該第二感測單元的該主部之間。
如申請專利範圍第1項所述的畫素陣列基板，其中該些感測單元的一第三感測單元與該第一感測單元在該第一方向上相鄰排列，且該第一感測單元的該第二電極與該第三感測單元的該第二電極電性連接。
如申請專利範圍第1項所述的畫素陣列基板，更包括至少一橋接圖案，其中該第二電極具有彼此間隔開來的兩子部，該兩子部沿該第一方向排列於該基板上，且該至少一橋接圖案連接於該兩子部之間。
如申請專利範圍第11項所述的畫素陣列基板，其中該至少一橋接圖案與該畫素電極屬於同一膜層。
如申請專利範圍第11項所述的畫素陣列基板，其中該第一畫素及該第二畫素各自還具有一主動元件，且該至少一橋接圖案及該主動元件的一源極與一汲極屬於同一膜層。
如申請專利範圍第1項所述的畫素陣列基板，其中該第一電極與該第二電極屬於同一膜層。
如申請專利範圍第1項所述的畫素陣列基板，其中該畫素電極設置於該基板與該第一電極之間，且該畫素電極設置於該基板與該第二電極之間。
如申請專利範圍第1項所述的畫素陣列基板，其中該第一電極及該第二電極設置於該基板與該畫素電極之間。
如申請專利範圍第1項所述的畫素陣列基板，其中該第一輔助線直接連接該第一電極或該第二電極。
一種畫素陣列基板的驅動方法，包括：提供一如申請專利範圍第1項至第17項中任一項所述的畫素陣列基板；於一顯示時間內，該第一掃描線及該第二掃描線各自被輸入一閘極驅動信號，每一該感測單元的該第一電極及該第二電極分別被輸入一第一信號，其中該第一電極所傳遞的該第一信號與該第二電極所傳遞的該第一信號於時序上同步；以及於一觸控時間內，該第一掃描線、該第二掃描線、該資料線及該第二電極分別被輸入一第二信號，且該第一電極被輸入一第三信號，其中該第一掃描線所傳遞的該第二信號、該第二掃描線所傳遞的該第二信號、該資料線所傳遞的該第二信號以及該第二電極所傳遞的該第二信號於時序上同步。
如申請專利範圍第18項所述的畫素陣列基板的驅動方法，其中於該顯示時間內，該第一信號為一共用電極信號。
如申請專利範圍第18項所述的畫素陣列基板的驅動方法，其中於該觸控時間內，該第二信號為一觸控感測信號，且該第三信號為一觸控驅動信號。