CN110134289A - 像素阵列基板及其驱动方法 - Google Patents

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Abstract

一种像素阵列基板包括基板、第一扫描线及第二扫描线、数据线、第一像素及第二像素、第一辅助线以及多个感测单元。第一像素及第二像素沿第一方向排列于第一扫描线及第二扫描线之间。第一像素及第二像素各自具有像素电极。第一像素及第二像素分别电性连接第一扫描线及第二扫描线。第一辅助线设置于第一像素与第二像素之间。排列于基板上的多个感测单元各自具有第一电极及第二电极。多个感测单元中的第一感测单元重叠于第一辅助线、第一像素的像素电极以及第二像素的像素电极。第一辅助线电性连接第一电极及第二电极的其中至少一者。一种像素阵列基板的驱动方法亦被提出。

Description

像素阵列基板及其驱动方法
技术领域
本发明是有关于一种像素阵列基板，且特别是有关于一种具触控功能的像素阵列基板。
背景技术
近几年来，触控功能逐渐成为许多生活应用不可或缺的一部分，尤其是搭载触控显示面板的行动装置，例如智能手机、平板电脑，更是随处可见。依据显示面板与触控技术的整合方式，触控显示技术的种类可分为外贴式(out-cell)、外嵌式(on-cell)及内嵌式(in-cell)，其中内嵌式触控技术具有易薄型化的优势，因此在近几年逐渐成为触控显示面板的主流。
进一步而言，内嵌式触控的感测技术依据不同的架构及驱动方式又可区分为自容式(self-capacitance)及互容式(mutual-capacitance)，其中互容式触控感测技术因具有多点触控(multi-touch)感测的优势，已成为内嵌式触控技术的主流。然而，随着触控显示的应用尺寸增加，互容式触控电极(例如驱动电极、感测电极)与显示面板的信号线(例如数据线、扫描线)之间的寄生电容(parasitic capacitance)也随之变大，造成触控感测频率下降。因此，在互容式触控显示面板大尺寸化的同时，如何提升互容式触控的感测频率是面板厂所亟欲解决的课题之一。
发明内容
本发明的至少一实施例提供一种具触控功能的像素阵列基板，其性能佳。
本发明的至少一实施例提供一种像素阵列基板的驱动方法，使得像素阵列基板的触控感测的侦测频率高。
本发明的像素阵列基板，包括基板、第一扫描线及第二扫描线、数据线、第一像素及第二像素、第一辅助线以及多个感测单元。第一扫描线及第二扫描线沿第一方向排列于基板。数据线与第一扫描线及第二扫描线交叉设置。第一像素及第二像素沿第一方向排列于第一扫描线及第二扫描线之间。第一像素及第二像素各自具有像素电极。第一像素及第二像素分别电性连接第一扫描线及第二扫描线。第一像素及第二像素的其中至少一者电性连接数据线。第一辅助线设置于第一像素与第二像素之间。多个感测单元排列于基板上，且每一感测单元具有第一电极及第二电极。多个感测单元中的第一感测单元重叠于第一辅助线、第一像素的像素电极以及第二像素的像素电极。第一辅助线电性连接第一电极及第二电极的其中至少一者。
本发明的像素阵列基板的驱动方法，包括提供一如上述的像素阵列基板、于显示时间内，第一扫描线及第二扫描线各自被输入栅极驱动信号，每一感测单元的第一电极及第二电极分别被输入第一信号以及于触控时间内，第一扫描线、第二扫描线、数据线及第二电极分别被输入第二信号，且第一电极被输入第三信号。第一电极所传递的第一信号与第二电极所传递的该第一信号于时序上同步。第一扫描线所传递的第二信号、第二扫描线所传递的第二信号、数据线所传递的第二信号以及第二电极所传递的第二信号于时序上同步。
基于上述，在本发明的至少一实施例的像素阵列基板中，相邻的两像素设置于相邻的二条扫描线之间且分别与相邻的二条扫描线电性连接，并透过设置在相邻的两像素之间的第一辅助线与感测单元的第一电极及第二电极的其中至少一者电性连接，可降低感测单元的整体阻值，有助于提升触控感测的侦测频率。另外，在本发明实施例的像素阵列基板的驱动方法中，于触控时间内，透过扫描线、数据线及第二电极分别被输入触控感测信号，且扫描线、数据线及第二电极各自所传递的触控感测信号于时序上同步，可降低第二电极与扫描线及数据线之间的寄生电容，有助于进一步提升触控感测的侦测频率。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为本发明一实施例的像素阵列基板的上视示意图。
图2为图1像素阵列基板的局部区域I的放大示意图。
图3为图2像素阵列基板的局部区域II的放大示意图。
图4为图3像素阵列基板的剖面示意图。
图5为图2像素阵列基板的剖面示意图。
图6为本发明另一实施例的像素阵列基板的剖面示意图。
图7为本发明又一实施例的像素阵列基板的剖面示意图。
图8为图2的像素阵列基板的扫描线、数据线、第一电极及第二电极于各时序的输入信号的示意图。
其中，附图标记：
10、20、30：像素阵列基板
100：基板
110：第一电极
111：主部
112：连接部
120：第二电极
121：子部
125、126：连接部
150：绝缘层
210：第一辅助线
210c、220c：断开开口
220：第二辅助线
250、250A：桥接图案
250a、250b：端部
D：漏极
D1、D2：方向
d1、d2：间距
DL：数据线
DS：显示驱动信号
G：栅极
GI：栅绝缘层
GL、GL1～GL4：扫描线
GS：栅极驱动信号
IL：层间绝缘层
PE：像素电极
PL：平坦层
PX：像素
PXR1、PXR2、PXR3、PXR4：像素列
S：源极
SC：半导体图案
SU1、SU2、SU3：感测单元
T：主动元件
Td：显示时间
Tt：触控时间
TS1：触控驱动信号
TS2：触控感测信号
Vcom：共用电位
A-A’、B-B’、C-C’：剖线
I、II：区域
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
本文使用的「约」、「近似」、「本质上」、或「实质上」包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，「约」可以表示在所述值的一个或多个标准偏差内，或例如±30％、±20％、±15％、±10％、±5％内。再者，本文使用的「约」、「近似」、「本质上」、或「实质上」可依量测性质、切割性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件「上」或「连接到」另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，不存在中间元件。如本文所使用的，「连接」可以指物理及/或电性连接。再者，「电性连接」可为二元件间存在其它元件。
现将详细地参考本发明的示范性实施方式，示范性实施方式的实例说明于所附附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
图1为本发明一实施例的像素阵列基板10的上视示意图。图2为图1像素阵列基板10的局部区域I的放大示意图。图3为图2像素阵列基板10的局部区域II的放大示意图。特别是，为清楚呈现起见，图1省略了图2的多条扫描线GL、数据线DL、像素电极PE、主动元件T、第一辅助线210及第二辅助线220的绘示；此外，图2及图3省略了图4的栅绝缘层GI、层间绝缘层IL、平坦层PL及绝缘层150的绘示。
请参照图1，像素阵列基板10包括基板100及阵列排列于基板100上的多个感测单元，但为清楚描述个别构件，图1仅以四个感测单元进行示范性地说明。每一感测单元具有第一电极110及第二电极120，且第一电极110于基板100上的垂直投影与第二电极120于基板100上的垂直投影彼此间隔开来。在本实施例中，第一电极110例如是触控驱动信号的传输电极，第二电极120例如是触控感测信号的接收电极；也就是说，感测单元可以是触控感测单元。进一步而言，本实施例的感测单元例如是互容式(mutual capacitance)触控的感测单元。
由图1可知，多个感测单元例如包括第一感测单元SU1、第二感测单元SU2及第三感测单元SU3。第一感测单元SU1及第二感测单元SU2可选择性地沿方向D1排成一列，且第一感测单元SU1的第一电极110电性连接第二感测单元SU2的第一电极110。而第一感测单元SU1及第三感测单元SU3可选择性地沿方向D2排成一行，且第一感测单元SU1的第二电极120电性连接第三感测单元SU3的第二电极120。
在本实施例中，第一电极110可选择性地包含主部111及多个连接部112，多个连接部112分别由主部111的相对两侧凸伸出去，并且在方向D1上延伸。举例而言，第一感测单元SU1的第一电极110的部分连接部112由主部111朝向第二感测单元SU2凸伸，且分别连接第二感测单元SU2的第一电极110在主部111朝向第一感测单元SU1一侧的部分连接部112。换句话说，在方向D1上排列且相邻的两个感测单元的两个第一电极110的两个主部111系透过位于两个主部111之间的多个连接部112而电性连接。
需说明的是，在本实施例中，每一感测单元的第一电极110的连接部112数量例如是六个，然而，本发明不限于此，根据其他实施例，每一感测单元的第一电极110的连接部112数量也可以是两个、四个或八个以上。另外，在本实施例中，第二电极120可选择性地包含多个子部121。多个子部121彼此间隔开来，且沿方向D2依序排列。举例而言，每一感测单元的第二电极120的多个子部121及第一电极110的多个连接部112在方向D2上可交替排列，但本发明并不以此为限。
请参照图2，像素阵列基板10更包括多条扫描线GL及多条数据线DL。多条扫描线GL可选择性地沿方向D2依序排列于基板100，且沿方向D1延伸。多条数据线DL可选择性地沿方向D1依序排列于基板100，且大致上沿方向D2延伸。另外，为了清楚说明，图2所示的像素阵列基板10仅以四条扫描线GL1、GL2、GL3、GL4为例来进行说明，并不代表本发明以此为限制。在本实施例中，扫描线GL1及扫描线GL2(或者是扫描线GL3及扫描线GL4)于基板100上的垂直投影之间具有间距d1，扫描线GL2及扫描线GL3于基板100上的垂直投影之间具有间距d2，而间距d1小于间距d2。
由图1及图2可知，每一感测单元的所占区域于基板100上的垂直投影重叠于多条扫描线GL及多条数据线DL于基板100上的垂直投影。特别是，在本实施例中，每一感测单元的第一电极110于基板100上的垂直投影面积与每一感测单元的所占区域于基板100上的垂直投影面积的比例可选择性地小于30％。如此，可降低第一电极110与扫描线GL及数据线DL之间的寄生电容(parasitic capacitance)，有助于提升触控感测的侦测频率。
在本实施例中，基于导电性的考量，扫描线GL及数据线DL的材料一般是使用金属材料。然而，本发明不以此为限，根据其他实施例，扫描线GL及数据线DL也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。
像素阵列基板10更包括多个像素PX，阵列排列于基板100上。在本实施例中，多个像素PX可选择性地沿方向D1排成多个像素列，例如包括第一像素列PXR1、第二像素列PXR2、第三像素列PXR3及第四像素列PXR4。多个像素列在方向D2上依序排列，且分别与对应的一条扫描线电性连接。举例而言，在方向D2上相邻的两像素PX可选择性地分别电性连接至位于相邻的两像素PX相对两侧的两数据线DL，但本发明并不以此为限；在一些实施例中，在方向D2上相邻的两像素PX也可分别电性连接至位于相邻的两像素PX同一侧的数据线DL。
另一方面，每一像素PX包括主动元件T及像素电极PE，且主动元件T电性连接对应的一条数据线DL及对应的一条扫描线GL。在本实施例中，每一感测单元的第一电极110与第二电极120于基板100上的垂直投影可重叠于多个像素PX的多个像素电极PE于基板100上的垂直投影重叠。此外，每一感测单元的第一电极110与第二电极120在基板100上的垂直投影大致上不重叠于数据线DL及扫描线GL；如此，可降低第一电极110及第二电极120与数据线DL及扫描线GL之间的寄生电容。
由图2及图3可知，第二电极120在位于扫描线GL1及扫描线GL2上下两侧且分别重叠于第一像素列PXR1及第二像素列PXR2的两部分可透过连接部125而彼此连接导通。另外，第二电极120在位于数据线DL两侧且分别重叠于相邻的两像素PX的像素电极PE的两部分可透过连接部126而彼此连接导通。由图2可知，第一电极110在位于两相邻的扫描线GL上下两侧的两部分及第一电极110在位于数据线DL两侧的两部分也可分别透过相似或相同于连接部125及连接部126的构件而彼此连接。
特别一提的是，在本实施例中，每一感测单元的第一电极110及第二电极120也可同时作为多个像素PX的共用电极(common electrode)，详细的说明请参考以下的相关段落。
在本实施例中，第一电极110、第二电极120及像素电极PE可以是穿透式电极，而穿透式电极的材质包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明并不以此为限。根据其他的实施例，第一电极110、第二电极120及像素电极PE也可使用其他导电材料，例如：金属、合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。
另一方面，由图2可知，第一扫描线GL1及第二扫描线GL2设置在第一像素行PXR1与第二像素行PXR2之间，且第三扫描线GL3及第四扫描线GL4设置在第三像素行PXR3与第四像素行PXR4之间。第一像素列PXR1及第二像素列PXR2分别与第一扫描线GL1及第二扫描线GL2电性连接，第三像素列PXR3及第四像素列PXR4分别与第三扫描线GL3及第四扫描线GL4电性连接。从另一观点而言，第二像素列PXR2及第三像素列PXR3系设置在扫描线GL2与扫描线GL3之间，也就是说，在第二像素列PXR2与第三像素列PXR3之间并无设置任何的扫描线。如此，可提供额外的布局空间来设置其他的线路。
承接上述，像素阵列基板10更包括多条第一辅助线210，分别在方向D1上延伸，其中一条第一辅助线210设置在第二像素列PXR2与第三像素列PXR3之间；也就是说，第二像素列PXR2与第三像素列PXR3之间的上述区域可用来配置第一辅助线210。进一步而言，图2的第一像素列PXR1、第二像素列PXR2、第三像素列PXR3及第四像素列PXR4可构成一重复单元，且像素阵列基板10的多个像素列可由多个重复单元在方向D2上排列而成；也就是说，每一重复单元的第二像素列PXR2与第三像素列PXR3之间的区域都可选择性地用来设置第一辅助线210。
在本实施例中，第一辅助线210于基板100上的垂直投影可重叠于每一感测单元的第一电极110及第二电极120于基板100上的垂直投影，且第一电极110及第二电极120的至少一者与第一辅助线210电性连接。特别一提的是，第一辅助线210在第一电极110与第二电极120的交界区域具有断开开口210c，使第一辅助线210重叠于第一电极110的一部分与重叠于第二电极120的另一部分彼此电性独立。在一些实施例中，第一辅助线210可选择性地延伸于相邻的两感测单元(例如第一感测单元SU1及第二感测单元SU2)之间，且第一辅助线210在相邻的两感测单元的两个第二电极120的交界处还可选择性地具有另一断开开口。
另一方面，像素阵列基板10还可选择性地包括多条第二辅助线220。第二辅助线220在基板100上的垂直投影不重叠于数据线DL在基板100上的垂直投影。举例而言，第二辅助线220可共形地延伸在数据线DL的一侧，如此，有助于降低第二辅助线220与数据线DL之间的寄生电容，但本发明并不以此为限。在其他实施例中，第二辅助线220在基板100上的垂直投影也可重叠于数据线DL在基板100上的垂直投影。由图2可知，像素阵列基板10在方向D1上，每三个像素PX之间可配置有一条第二辅助线220。然而，本发明不限于此，在一些实施例中，像素阵列基板在方向D1上，也可以每两个像素PX之间配置有一条第二辅助线220的方式来实施。在另一些实施例中，像素阵列基板在方向D1上，也可以每四个像素PX之间配置有一条第二辅助线220的方式来实施。
在本实施例中，第二辅助线220于基板100上的垂直投影可重叠于每一感测单元的第一电极110及第二电极120于基板100上的垂直投影，且第一电极110及第二电极120的至少一者与第二辅助线220电性连接。举例而言，第一辅助线210及第二辅助线220可选择性地属于同一导电层，因此，第二辅助线220在第二电极120任两相邻的子部121之间具有断开开口220c，让电性连接于第一电极110的第一辅助线210穿设于第二辅助线220的断开开口220c，使电性连接第一辅助线210的第一电极110与电性连接第二辅助线220的第二电极120彼此电性独立。此外，在本实施例中，第二辅助线220还可选择性地延伸于感测单元的第一电极110与第二电极120之间，且第二辅助线220在第一电极110与第二电极120的交界处还可选择性地具有另一断开开口(未示出)。
特别一提的是，与同一个第一电极110(或第二电极120)电性连接的第一辅助线210及第二辅助线220可选择性地直接相连；也就是说，与同一个第一电极110(或第二电极120)电性连接的多条第一辅助线210及多条第二辅助线220大致上可形成一网格(mesh)结构，但本发明并不以此为限。
在本实施例中，基于导电性的考量，第一辅助线210及第二辅助线220的材质一般是使用金属材料。然而，本发明不以此为限，根据其他的实施例，第一辅助线210及第二辅助线220也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或其他合适的材料、或是金属材料与其他导电材料的堆叠层。
图4为图3像素阵列基板10的剖面示意图。图5为图2像素阵列基板10的剖面示意图。特别是，图4对应图3的剖线A-A’及剖线B-B’。图5对应图2的剖线C-C’。
请参照图2及图4，主动元件T具有栅极G、源极S、漏极D以及半导体图案SC。像素阵列基板10更包括栅绝缘层GI，设置在栅极G与半导体图案SC之间。举例而言，在本实施例中，主动元件T的栅极G可选择性地设置在半导体图案SC的上方，以形成顶部栅极型薄膜晶体管(top-gate TFT)，但本发明不以此为限。根据其他的实施例，主动元件T的栅极G也可设置在半导体图案SC的下方，以形成底部栅极型薄膜晶体管(bottom-gate TFT)。在本实施例中，栅极G及扫描线GL可选择性地属于同一膜层，且源极S、漏极D及数据线DL可选择性地属于同一膜层，但本发明并不以此为限。
承接上述，像素阵列基板10更包括层间绝缘层IL，覆盖主动元件T的栅极G。主动元件T的源极S与漏极D设置在层间绝缘层IL上，且分别重叠于半导体图案SC的不同两区。具体而言，源极S与漏极D贯穿层间绝缘层IL及栅绝缘层GI，分别与半导体图案SC的不同两区电性连接。在本实施例中，半导体图案SC的材质例如是多晶硅半导体(polycrystallinesilicon semiconductor)；也就是说，主动元件T为多晶硅薄膜晶体管(polycrystallinesilicon TFT)。然而，本发明不限于此，在其他实施例中，半导体图案SC的材质例如是非晶硅半导体(amorphous silicon semiconductor)或金属氧化物半导体(metal oxidesemiconductor)；也就是说，主动元件T也可以是非晶硅薄膜晶体管(amorphous siliconTFT，a-Si TFT)或金属氧化物薄膜晶体管(metal oxide TFT)。
在本实施例中，栅极G、源极S、漏极D、栅绝缘层GI及层间绝缘层IL分别可由任何所属技术领域中具有通常知识者所周知的用于显示装置的任一栅极、任一源极、任一漏极、任一栅绝缘层及任一层间绝缘层来实现，且栅极G、源极S、漏极D、栅绝缘层GI及层间绝缘层IL分别可藉由任何所属技术领域中具有通常知识者所周知的任一方法来形成，故于此不加以赘述。
由图4及图5可知，像素阵列基板10更包括平坦层PL，覆盖主动元件T的源极S与漏极D、数据线DL及层间绝缘层IL的部分表面。在本实施例中，每一感测单元的第一电极110及第二电极120可选择性地设置在平坦层PL上，但本发明并不以此为限。举例而言，每一感测单元的第一电极110及第二电极120可选择性地属于同一导电层。在本实施例中，平坦层PL的材质包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少两种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。
特别一提的是，第一辅助线210可选择性地直接覆盖且电性连接第一电极110(或者是第二电极120)，第二辅助线220可选择性地直接覆盖且电性连接第二电极120(或者是第一电极110)。像素阵列基板10更包括绝缘层150，覆盖第一电极110、第二电极120、第一辅助线210、第二辅助线220及平坦层PL的部分表面。在本实施例中，每一像素PX的像素电极PE可选择性地设置在绝缘层150上，且贯穿绝缘层150及平坦层PL与主动元件T的漏极D电性连接，但本发明并不以此为限。
请参照图2及图5，像素阵列基板10还可选择性地包括多个桥接图案250，分别电性连接于第二电极120在方向D2上相邻的两子部121之间。在本实施例中，桥接图案250可选择性地设置在绝缘层150上，且桥接图案250的相对两端部250a、250b分别贯穿绝缘层150，以电性连接第二电极120在方向D2上相邻的两子部121，但本发明并不以此为限。举例而言，桥接图案250及像素电极PE可选择性地属于同一导电层，但本发明并不以此为限。
图6为本发明另一实施例的像素阵列基板20的剖面示意图。由于图6的像素阵列基板20的组成构件与图4的像素阵列基板10的组成构件相似或相同，因此，有关像素阵列基板20的组成构件之间的连接关系及材料种类可参照上述实施例像素阵列基板10的相关说明，于此便不再重述。
请同时参照图4及图6，本实施例的像素阵列基板20与图3的像素阵列基板10的差异在于：像素阵列基板20的每一像素PX的像素电极PE设置在基板100与每一感测单元的第一电极110(或第二电极120)之间，且第一电极110及第二电极120设置在绝缘层150上。简言之，像素阵列基板20的像素PX为共用电极在上(top common electrode)的型式。
图7为本发明又一实施例的像素阵列基板30的剖面示意图。由于图7的像素阵列基板30的组成构件与图5的像素阵列基板10的组成构件相似或相同，因此，有关像素阵列基板30的组成构件之间的连接关系及材料种类可参照上述实施例像素阵列基板10的相关说明，于此便不再重述。
请同时参照图5及图7，本实施例的像素阵列基板30与图4的像素阵列基板10的差异在于：像素阵列基板30的桥接图案250A及主动元件T的源极S与漏极D可选择性地属于同一导电层。详细而言，第二电极120相邻的两子部121分别贯穿平坦层PL，以电性连接桥接图案250A。
图8为图2的像素阵列基板10的扫描线GL、数据线DL、第一电极110及第二电极120于各时序的输入信号的示意图。
请参照图8，在本实施例中，于显示时间Td内，像素阵列基板10的扫描线GL及数据线DL可分别具有栅极驱动信号GS及显示驱动信号DS，使多个像素PX的像素电极PE各自具有独立的显示驱动电位。特别是，于显示时间Td内，每一感测单元的第一电极110及第二电极120可分别具有共用电位Vcom，且于时序上同步。如此，每一像素电极的显示驱动电位与共用电位Vcom之间的电位差可施加于采用像素阵列基板10的触控显示器的显示介质(例如：液晶分子)，使每一像素PX所在的像素区具有对应的亮度，进而达到显示的效果。在本实施例中，共用电位Vcom可以是接地(Ground)或一固定电位。
接着，于触控时间Tt内，像素阵列基板10的第一电极110可具有触控驱动信号TS1。特别是，像素阵列基板10的扫描线GL、数据线DL及第二电极120可分别具有触控感测信号TS2，且于时序上同步，如此，可降低第二电极120与扫描线GL及数据线DL之间的寄生电容(parasitic capacitance)，有助于提升触控感测的侦测频率。
需说明的是，上述的驱动方法仅以像素阵列基板10为例进行示范性地说明，然而，本发明所属任何技术领域中具有通常知识者应当理解的是，上述的驱动方法亦可适用于本发明上述所有实施例的像素阵列基板，例如包括像素阵列基板20及像素阵列基板30。
综上所述，在本发明实施例的像素阵列基板中，相邻的两像素设置于相邻的二条扫描线之间且分别与相邻的二条扫描线电性连接，并透过设置在相邻的两像素之间的第一辅助线与感测单元的第一电极及第二电极的其中至少一者电性连接，可降低感测单元的整体阻值，有助于提升触控感测的侦测频率。另外，在本发明实施例的像素阵列基板的驱动方法中，于触控时间内，透过扫描线、数据线及第二电极分别被输入触控感测信号，且扫描线、数据线及第二电极各自所传递的触控感测信号于时序上同步，可降低第二电极与扫描线及数据线之间的寄生电容，有助于进一步提升触控感测的侦测频率。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种像素阵列基板，其特征在于，包括：
一基板；
一第一扫描线及一第二扫描线，沿一第一方向排列于该基板；
一数据线，与该第一扫描线及该第二扫描线交叉设置；
一第一像素及一第二像素，沿该第一方向排列于该第一扫描线与该第二扫描线之间，该第一像素及该第二像素各自具有一像素电极，其中该第一像素及该第二像素分别电性连接该第一扫描线及该第二扫描线，且该第一像素及该第二像素的其中至少一者电性连接该数据线；
一第一辅助线，设置于该第一像素与该第二像素之间；以及
多个感测单元，排列于该基板上，且每一该感测单元具有一第一电极及一第二电极，
其中该些感测单元中的一第一感测单元重叠于该第一辅助线、该第一像素的该像素电极以及该第二像素的该像素电极，且该第一辅助线电性连接该第一电极及该第二电极的其中至少一者。
2.如权利要求1所述的像素阵列基板，其特征在于，其中该第一电极于该基板上的垂直投影面积与该感测单元于该基板上的垂直投影面积的比例小于30％。
3.如权利要求1所述的像素阵列基板，其特征在于，更包括：
一第三像素，其中该第一像素及该第三像素沿一第二方向排列，且该第二方向相交于该第一方向；以及
一第二辅助线，设置于该第一像素与该第三像素之间，
其中该第二辅助线的延伸方向与该第一辅助线的延伸方向相交。
4.如权利要求3所述的像素阵列基板，其特征在于，其中该第二辅助线于该基板的垂直投影不重叠于该数据线于该基板的垂直投影。
5.如权利要求3所述的像素阵列基板，其特征在于，其中该第一辅助线与该第二辅助线属于同一膜层。
6.如权利要求5所述的像素阵列基板，其特征在于，其中该第二辅助线具有一断开开口，且该第一辅助线穿设于该第二辅助线的该断开开口。
7.如权利要求1所述的像素阵列基板，其特征在于，其中该些感测单元的一第二感测单元与该第一感测单元在垂直该第一方向上相邻排列，且该第一感测单元的该第一电极与该第二感测单元的该第一电极电性连接。
8.如权利要求7所述的像素阵列基板，其特征在于，其中该第一电极具有一主部及由该主部凸伸出去的多个连接部，该第一感测单元的该些连接部分别连接该第二感测单元的该些连接部。
9.如权利要求8所述的像素阵列基板，其特征在于，其中该第一感测单元的该些连接部及该第二感测单元的该些连接部连接于该第一感测单元的该主部与该第二感测单元的该主部之间。
10.如权利要求1所述的像素阵列基板，其特征在于，其中该些感测单元的一第三感测单元与该第一感测单元在该第一方向上相邻排列，且该第一感测单元的该第二电极与该第三感测单元的该第二电极电性连接。
11.如权利要求1所述的像素阵列基板，其特征在于，更包括至少一桥接图案，其中该第二电极具有彼此间隔开来的两子部，该两子部沿该第一方向排列于该基板上，且该至少一桥接图案连接于该两子部之间。
12.如权利要求11所述的像素阵列基板，其特征在于，其中该至少一桥接图案与该像素电极属于同一膜层。
13.如权利要求11所述的像素阵列基板，其特征在于，其中该第一像素及该第二像素各自还具有一主动元件，且该至少一桥接图案及该主动元件的一源极与一漏极属于同一膜层。
14.如权利要求1所述的像素阵列基板，其特征在于，其中该第一电极与该第二电极属于同一膜层。
15.如权利要求1所述的像素阵列基板，其特征在于，其中该像素电极设置于该基板与该第一电极之间，且该像素电极设置于该基板与该第二电极之间。
16.如权利要求1所述的像素阵列基板，其特征在于，其中该第一电极及该第二电极设置于该基板与该像素电极之间。
17.如权利要求1所述的像素阵列基板，其特征在于，其中该第一辅助线直接连接该第一电极或该第二电极。
18.一种像素阵列基板的驱动方法，其特征在于，包括：
提供一如权利要求1至权利要求17中任一所述的像素阵列基板；
于一显示时间内，该第一扫描线及该第二扫描线各自被输入一栅极驱动信号，每一该感测单元的该第一电极及该第二电极分别被输入一第一信号，其中该第一电极所传递的该第一信号与该第二电极所传递的该第一信号于时序上同步；以及
于一触控时间内，该第一扫描线、该第二扫描线、该数据线及该第二电极分别被输入一第二信号，且该第一电极被输入一第三信号，其中该第一扫描线所传递的该第二信号、该第二扫描线所传递的该第二信号、该数据线所传递的该第二信号以及该第二电极所传递的该第二信号于时序上同步。
19.如权利要求18所述的像素阵列基板的驱动方法，其特征在于，其中于该显示时间内，该第一信号为一共用电极信号。
20.如权利要求18所述的像素阵列基板的驱动方法，其特征在于，其中于该触控时间内，该第二信号为一触控感测信号，且该第三信号为一触控驱动信号。
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