TWI760038B - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板包括基板、多個絕緣圖案、多條訊號線以及多個畫素結構。這些絕緣圖案設置於基板上，且各自具有至少一凹陷結構。這些訊號線分別設置在這些絕緣圖案上，且各自填入這些絕緣圖案的其中一者的至少一凹陷結構內。這些畫素結構設置於基板上，且分別電性連接這些訊號線。一種更包括多個導電圖案的畫素陣列基板亦被提出。

Description

畫素陣列基板
本發明是有關於一種顯示技術，且特別是有關於一種畫素陣列基板。
近年來，伴隨著顯示技術的發展，消費性顯示裝置（例如智慧電視、電競顯示器）在顯示性能及功能上不斷的提升，例如超高解析度、高對比、高幀率（High frame rate）、防窺或立體顯示等功能。為了達到這些規格的要求，顯示裝置的驅動電路的整體電性勢必要有相對應的提升。舉例來說，常見的畫素驅動電路中，其訊號線（例如資料線或掃描線）、主動元件與畫素電極之間大都存在著寄生電阻與寄生電容的問題，造成傳輸信號的波形因阻容延遲（RC delay）效應而改變。這類的信號波形改變會影響到主動元件的開關特性，進而影響顯示品質。尤其是同時兼具超高解析度（例如8K4K）與高幀率（例如120Hz）的顯示裝置，上述的阻容延遲效應所產生的影響更是顯著。
為了抑制阻容延遲效應，常見的手法為增加訊號線的寬度及/或厚度。然而，增加訊號線的寬度對於液晶顯示面板來說會造成其畫素開口率的損失。另一方面，訊號線的厚度增加又容易造成其膜面均勻性的下降，甚至是影響到電路基板的整體應力分布而造成基板的破片。換句話說，目前的技術手段都仍有其製程或光學設計的限制待突破。
本發明提供一種畫素陣列基板，其驅動電路具有較佳的充放電能力。
本發明的畫素陣列基板，包括基板、多個絕緣圖案、多條訊號線以及多個畫素結構。這些絕緣圖案設置於基板上，且各自具有至少一凹陷結構。這些訊號線分別設置在這些絕緣圖案上，且各自填入這些絕緣圖案的其中一者的至少一凹陷結構內。這些畫素結構設置於基板上，且分別電性連接這些訊號線。
本發明的畫素陣列基板，包括基板、多個絕緣圖案、多條訊號線、多個導電圖案以及多個畫素結構。這些絕緣圖案設置於基板的基板表面上，並且沿排列方向排列。這些絕緣圖案在厚度方向上的第一厚度大於這些訊號線在所述厚度方向上的第二厚度。各訊號線在所述排列方向上的第一寬度小於等於各絕緣圖案在所述排列方向上的第二寬度。這些導電圖案鄰設於這些訊號線，並且與這些訊號線電性絕緣。這些畫素結構設置於基板上，且分別電性連接這些訊號線。
基於上述，在本發明的一實施例的畫素陣列基板中，絕緣圖案上設有凹陷結構，且電性連接畫素結構的訊號線設置在此絕緣圖案上並且填入此凹陷結構內。據此，可降低訊號線的整體阻值，有助於提升畫素陣列基板的驅動電路的充放電能力。在本發明的另一實施例的畫素陣列基板中，透過絕緣圖案的設置，可增加訊號線與導電圖案之間的距離，進而抑制訊號線與導電圖案之間的電容耦合效應，有助於提升畫素陣列基板的驅動電路的充放電能力。
本文使用的「約」、「近似」、「本質上」、或「實質上」包括所述值和在本領域普通技術人員確定的特定值的可接受的偏差範圍內的平均值，考慮到所討論的測量和與測量相關的誤差的特定數量（即，測量系統的限制）。例如，「約」可以表示在所述值的一個或多個標準偏差內，或例如±30%、±20%、±15%、±10%、±5%內。再者，本文使用的「約」、「近似」、「本質上」、或「實質上」可依量測性質、切割性質或其它性質，來選擇較可接受的偏差範圍或標準偏差，而可不用一個標準偏差適用全部性質。
在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」可為二元件間存在其它元件。
現將詳細地參考本發明的示範性實施方式，示範性實施方式的實例說明於所附圖式中。只要有可能，相同元件符號在圖式和描述中用來表示相同或相似部分。
圖1是本發明的第一實施例的畫素陣列基板的俯視示意圖。圖2A及圖2B是圖1的畫素陣列基板的剖視示意圖。特別說明的是，為清楚呈現起見，圖1省略了圖2A的絕緣層IL1、絕緣層IL2、彩色濾光層CF、平坦層PL以及導電圖案CP2的繪示。圖2A與圖2B分別對應圖1的剖線A-A’與剖線B-B’。
請參照圖1、圖2A及圖2B，畫素陣列基板10包括基板100、多條訊號線SL1、多條訊號線SL2及多個畫素結構PX。多條訊號線SL1沿著方向X排列且在方向Y上延伸。多條訊號線SL2沿著方向Y排列且在方向X上延伸。在本實施例中，訊號線SL1與訊號線SL2例如分別是資料線（data line）與掃描線（scan line），但本發明不以此為限。這些訊號線SL1相交於這些訊號線SL2並定義出多個畫素區，且這些畫素區內設有多個畫素結構PX。
在本實施例中，畫素結構PX可包括彼此電性連接的主動元件T與畫素電極PE。每一個畫素結構PX的主動元件T電性連接畫素電極PE、對應的一條訊號線SL1與對應的一條訊號線SL2。舉例來說，主動元件T的閘極GE、源極SE與汲極DE分別電性連接訊號線SL2、訊號線SL1與畫素電極PE。畫素陣列基板10可經由訊號線SL2傳遞一開關訊號（例如具有高低電壓準位的脈衝訊號）至主動元件T的閘極GE，主動元件T在接收所述開關訊號後，開啟或關閉源極SE與汲極DE之間的電荷傳輸通道，以使畫素電極PE進行充放電或保持電荷。也因此，這些畫素電極PE可經由這些主動元件T的獨立控制而分別具有不同或相同的電位。
特別說明的是，本實施例的圖1僅示意性地繪示出主動元件T的電路簡圖，以說明其與訊號線之間的電性連接關係。本領域中具有通常知識者當可根據實際的畫素結構與訊號線的配置關係來形成合適的主動元件構型。因此，圖1並未示出主動元件T的細部結構。
舉例來說，主動元件T的閘極GE與訊號線SL2可屬於一金屬導電層，且此導電層直接設置在基板100的基板表面100s上。主動元件T的源極SE、汲極DE與訊號線SL1可屬於另一金屬導電層，且這兩個金屬導電層之間設有絕緣層IL1，但本發明不以此為限。在本實施例中，畫素電極PE例如是光穿透式電極，而光穿透式電極的材質包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其它合適的氧化物、或者是上述至少兩者之堆疊層。然而，本發明不限於此，根據其他實施例，畫素電極PE也可以反射式電極，反射式電極的材質包括金屬、合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。
在本實施例中，畫素陣列基板10可用於液晶顯示（liquid crystal display，LCD）面板的顯示驅動。液晶顯示面板可包括畫素陣列基板10、對向基板（未繪示）以及夾設於畫素陣列基板10與對向基板之間的液晶層（未繪示），而畫素陣列基板10的每一個畫素電極PE與對向基板上的導電層之間所形成的電場可驅使液晶層中的多個液晶分子轉動。此電場的大小可決定這些液晶分子的光軸分布，進而讓入射的偏振光線產生對應的相位延遲並造成其偏振狀態的改變，以使出射光線具有對應的亮度。也因此，具有不同電位的畫素電極PE可使出射光線具有不同的光強度，藉此來達到影像顯示的效果。
然而，本發明不限於此，在其他實施例中，畫素陣列基板的畫素結構及訊號線的配置也可進行調整以適用於機發光二極體（organic light emitting diode，OLED）面板、微型發光二極體（micro light emitting diode，micro-LED）面板或次毫米發光二極體（mini light emitting diode，mini-LED）面板的顯示驅動。
在本實施例中，畫素陣列基板10更包括多個導電圖案CP1，分別設置在多條訊號線SL1（或多條訊號線SL2）之間，且與這些訊號線電性絕緣。導電圖案CP1具有連接主部CP1a以及自連接主部CP1a的相對兩側延伸而出的兩個延伸段CP1b。應注意的是，這兩個延伸段CP1b各自鄰設於對應的一條訊號線SL1的一側。這些延伸段CP1b是沿著方向Y延伸於畫素電極PE的相對兩側。亦即，這些延伸段CP1b的延伸方向是平行於訊號線SL1的延伸方向。
另一方面，在方向X上排列的多個導電圖案CP1的連接主部CP1a彼此相連以使這些導電圖案CP1具有相同的電位。舉例來說，當重疊於這些導電圖案CP1的多個畫素電極PE被致能時，這些導電圖案CP1可具有接地電位（ground），以抑制畫素電極PE與相鄰的訊號線SL1之間的電性干擾。換句話說，此處的導電圖案CP1可作為屏蔽電極之用，但本發明不以此為限。在本實施例中，多個導電圖案CP1與多條訊號線SL2可選擇性地屬於同一膜層，但不以此為限。
進一步而言，為了抑制訊號線SL1與導電圖案CP1之間的電容耦合效應，畫素陣列基板10更包括多個絕緣圖案IP，且多條訊號線SL1分別設置在這些絕緣圖案IP上。據此，以增加導電圖案CP1與訊號線SL1之間的距離。從另一觀點來說，這些訊號線SL1在基板表面100s的法線方向（方向Z）上完全重疊於這些絕緣圖案IP。在本實施例中，多條訊號線SL1在其排列方向（例如方向X）上分別具有寬度W1，而多個絕緣圖案IP在所述排列方向上分別具有寬度W2，且訊號線SL1的寬度W1小於絕緣圖案IP的寬度W2，但不以此為限。在其他實施例中，訊號線SL1的寬度W1也可實質上等於絕緣圖案IP的寬度W2。
在本實施例中，絕緣圖案IP在方向X上具有彼此相對的側緣IPe1與側緣IPe2，訊號線SL1在方向X上具有彼此相對的側緣SL1e1與側緣SL1e2。各訊號線SL1的側緣SL1e1與多個絕緣圖案IP中相重疊的一者的側緣IPe1之間具有第一距離d1。各訊號線SL1的側緣SL1e2與多個絕緣圖案IP中相重疊的一者的側緣IPe2之間具有第二距離d2。第一距離d1與第二距離d2大於等於3微米，且小於等於訊號線SL1的寬度W1。然而，本發明不限於此，根據其他實施例，在製程精度（例如絕緣圖案IP與訊號線SL1的對位精度）較佳或訊號線SL1的線寬變異較小的情況下，第一距離d1與第二距離d2也可大於等於0微米。
舉例來說，在本實施例中，絕緣圖案IP的側緣IPe1與訊號線SL1的側緣SL1e1之間的第一距離d1實質上等於絕緣圖案IP的側緣IPe2與訊號線SL1的側緣SL1e2之間的第二距離d2。然而，本發明不限於此，根據其他實施例，絕緣圖案IP與訊號線SL1位於一側的相鄰兩側緣之間的第一距離也可不同於絕緣圖案IP與訊號線SL1位於另一側的相鄰兩側緣之間的第二距離d2。
另一方面，在本實施例中，絕緣圖案IP在厚度方向（例如方向Z）上的厚度t1可選擇性地小於訊號線SL1在所述厚度方向上的厚度t2，但本發明不以此為限。詳細而言，絕緣圖案IP還可具有自其表面IPs凹陷的至少一凹陷結構RS，例如本實施例的多個凹陷結構RS。訊號線SL1在絕緣圖案IP的表面IPs上延伸並且填入這些凹陷結構RS內。換句話說，本實施例的訊號線SL1可區分為兩個部分，分別為覆蓋絕緣圖案IP的表面IPs（或者是，位於凹陷結構RS外）的一部分SL1a以及伸入絕緣圖案IP的凹陷結構RS的另一部分SL1b。
特別注意的是，這些凹陷結構RS的延伸方向是平行於訊號線SL1（或絕緣圖案IP）的延伸方向，但不以此為限。在其他實施例中，凹陷結構的延伸方向也可相交於訊號線SL1的延伸方向。另一方面，凹陷結構RS於基板表面100s上的垂直投影在訊號線SL1的排列方向（例如方向X）上具有寬度W3，而訊號線SL1位於凹陷結構RS外的部分SL1a在基板表面100s的法線方向（例如方向Z）上具有厚度t3，且凹陷結構RS的寬度W3可小於等於訊號線SL1的部分SL1a的厚度t3的兩倍值。在本實施例中，凹陷結構RS的寬度W3是小於訊號線SL1的部分SL1a的厚度t3的兩倍值（甚至是一倍值）。
舉例來說，在本實施例中，凹陷結構RS的寬度W3可小於1微米，而絕緣圖案IP的厚度t1可大於2.5微米，但不以此為限。為了讓凹陷結構RS具有較佳的高深寬比（high aspect ratio），絕緣圖案IP的材質可包括具有高感光度的光阻材料，例如：SU-8、聚甲基丙烯酸酯（PMMA）、或含有矽氧烷基（Siloxane base）的光阻材料。
值得一提的是，透過這些凹陷結構RS的設置，訊號線SL1伸入這些凹陷結構RS的部分SL1b可有效降低訊號線SL1的整體阻值，有助於進一步提升畫素陣列基板10的驅動電路的充放電能力。此外，還能避免畫素陣列基板10的整體應力分布因訊號線SL1的膜厚增加而改變，導致基板100容易發生破片的現象。換句話說，還能增加畫素陣列基板10的製程容許度（process window），有助於提升其製程良率。
另一方面，絕緣圖案IP上的凹陷結構RS數量可根據訊號線SL1的不同設計而調整。舉例來說，在本實施例中，為了降低訊號線SL1與訊號線SL2（或導電圖案CP1的連接主部CP1a）之間的寄生電容，訊號線SL1在基板表面100s的法線方向（例如方向Z）上重疊於訊號線SL2與導電圖案CP1的連接主部CP1a的部分，其方向X上的寬度較訊號線SL1的其他部分在方向X上的寬度小。也因此，絕緣圖案IP在重疊於訊號線SL1的這兩部分的區域可設有不同數量的凹陷結構，例如：在重疊於訊號線SL2與連接主部CP1a的區域設置兩個凹陷結構RS（如圖2B所示），而在不重疊於訊號線SL2與連接主部CP1a的區域設置八個凹陷結構RS（如圖2A所示）。然而，本發明不限於此，在其他實施例中，絕緣圖案在重疊於訊號線SL1的所有區域都設有相同數量的凹陷結構RS，且每一個凹陷結構RS的延伸長度都與訊號線SL1的延伸長度相當。
進一步而言，畫素陣列基板10還可選擇性地包括彩色濾光層CF與平坦層PL。彩色濾光層CF覆蓋多條訊號線SL1，且彩色濾光層CF與這些訊號線SL1之間還設有絕緣層IL2。平坦層PL設置於彩色濾光層CF上，而畫素結構PX的畫素電極PE是設置在平坦層PL上。然而，本發明不限於此，根據其他實施例，畫素陣列基板也可不設有彩色濾光圖案CF，而是以至少一絕緣材料層來取代。平坦層PL的材料例如是有機絕緣材料，有機絕緣材料可包括聚醯亞胺、聚酯、苯並環丁烯（benzocyclobutene，BCB）、聚甲基丙烯酸甲酯（polymethylmethacrylate，PMMA）、聚乙烯苯酚（poly(4-vinylphenol)，PVP）、聚乙烯醇（polyvinyl alcohol，PVA）、聚四氟乙烯（polytetrafluoroethene，PTFE）、六甲基二矽氧烷（hexamethyldisiloxane，HMDSO）。
為了降低訊號線SL1所產生的電場自平坦層PL竄出而影響前述液晶層鄰近訊號線SL1的部分液晶分子的排列狀態，畫素陣列基板10還可選擇性地包括多個導電圖案CP2。這些導電圖案CP2分別設置在多條訊號線SL1的正上方。舉例來說，這些導電圖案CP2與多個畫素電極PE的材質可相同。亦即，導電圖案CP2與畫素電極PE可屬於同一膜層，但不以此為限。
以下將列舉另一些實施例以詳細說明本揭露，其中相同的構件將標示相同的符號，並且省略相同技術內容的說明，省略部分請參考前述實施例，以下不再贅述。
圖3是本發明的第二實施例的畫素陣列基板的剖視示意圖。請參照圖3，本實施例的畫素陣列基板10A與圖2A的畫素陣列基板10的差異在於：畫素陣列基板10A的絕緣圖案IP’不具有圖2A的凹陷結構RS。也就是說，在本實施例中，訊號線SL1’不具有圖2A中訊號線SL1伸入凹陷結構RS的部分SL1b。
在本實施例中，絕緣圖案IP’在厚度方向（例如方向Z）上的厚度t1’大於訊號線SL1’在所述厚度方向上的厚度t3’。透過絕緣圖案IP’的設置，可增加訊號線SL1’與導電圖案CP1之間的距離，進而抑制訊號線SL1’與導電圖案CP1之間的電容耦合效應，有助於提升畫素陣列基板10A的驅動電路的充放電能力。
圖4是本發明的第三實施例的畫素陣列基板的剖視示意圖。請參照圖4，本實施例的畫素陣列基板11與圖2A的畫素陣列基板10的差異在於：絕緣圖案的凹陷結構的數量及寬度都不同。具體而言，絕緣圖案IP-A的凹陷結構RS-A數量為兩個，且凹陷結構RS-A於基板表面100s上的垂直投影在方向X上的寬度W3’明顯大於圖2A的凹陷結構RS於基板表面100s上的垂直投影在方向X上的寬度W3。
在本實施例中，凹陷結構RS-A於基板表面100s上的垂直投影在方向X上的寬度W3’大於訊號線SL1-A位於凹陷結構RS-A外的部分在厚度方向（例如方向Z）上的厚度t3”的兩倍值。舉例來說，本實施例的凹陷結構RS-A的寬度W3’可大於2微米。也因此，訊號線SL1-A可從絕緣圖案IP-A的表面IPs延伸至絕緣圖案IP-A定義凹陷結構RS-A的側壁IPw以及絕緣層IL1定義凹陷結構RS-A的表面IL1s上。
更具體地說，本實施例的訊號線SL1-A的膜厚並未因凹陷結構RS-A的設置而增加，但訊號線SL1-A因共形於絕緣圖案IP-A的這些凹陷結構RS-A，使其有效寬度明顯增加，其中有效寬度是指訊號線SL1-A在XZ平面上的延伸路徑的總長度。據此，可降低訊號線SL1-A的整體阻值，有助於提升畫素陣列基板11的驅動電路的充放電能力。
此外，由於訊號線SL1-A並未透過膜厚的增加來降低其整體阻值，因此還能避免畫素陣列基板11的整體應力分布因訊號線的膜厚增加而改變，導致基板100容易發生破片的現象。換句話說，還能增加畫素陣列基板11的製程容許度（process window），有助於提升其製程良率。
圖5是本發明的第四實施例的畫素陣列基板的剖視示意圖。請參照圖5，本實施例的畫素陣列基板12與圖2A的畫素陣列基板10的差異在於：凹陷結構的構型不同。在本實施例中，絕緣圖案IP-B的凹陷結構RS-B的橫截面（例如XZ平面）輪廓呈V字形，不同於圖2A的凹陷結構RS的橫截面輪廓呈矩形。舉例來說，絕緣圖案IP-B定義凹陷結構RS-B的斜面IPw’與基板表面100s之間的夾角θ1大於60度。也因此，本實施例的訊號線SL1-B填入凹陷結構RS-B的部分SL1b-B的橫截面輪廓也呈V字形。
由於本實施例的絕緣圖案IP-B與訊號線SL1-B的尺寸大小關係及配置方式相似於圖2A的絕緣圖案IP與訊號線SL1，因此詳細的說明可參見前述實施例的相關段落，於此便不再重述。
圖6是本發明的第五實施例的畫素陣列基板的剖視示意圖。請參照圖6，本實施例的畫素陣列基板13與圖4的畫素陣列基板11的差異在於：凹陷結構的數量及橫截面輪廓不同。在本實施例中，絕緣圖案IP-C的凹陷結構RS-C的橫截面（例如XZ平面）輪廓呈V字形，不同於圖4的凹陷結構RS-A的橫截面輪廓呈矩形。舉例來說，絕緣圖案IP-C定義凹陷結構RS-C的斜面IPw”與基板表面100s之間的夾角θ2大於60度。
由於本實施例的絕緣圖案IP-C與訊號線SL1-C的尺寸大小關係及配置方式相似於圖4的絕緣圖案IP-A與訊號線SL1-A，因此詳細的說明可參見前述實施例的相關段落，於此便不再重述。值得注意的是，本實施例的訊號線SL1-C的膜厚並未因凹陷結構RS-C的設置而增加，但訊號線SL1-C因共形於絕緣圖案IP-C的這些凹陷結構RS-C，使其有效寬度明顯增加，其中有效寬度是指訊號線SL1-C在XZ平面上的延伸路徑的總長度。據此，可降低訊號線SL1-C的整體阻值，有助於提升畫素陣列基板13的驅動電路的充放電能力。
另一方面，由於訊號線SL1-C並未透過膜厚的增加來降低其整體阻值，因此還能避免畫素陣列基板13的整體應力分布因訊號線的膜厚增加而改變，導致基板100容易發生破片的現象。換句話說，還能增加畫素陣列基板13的製程容許度（process window），有助於提升其製程良率。
圖7是本發明的第六實施例的畫素陣列基板的剖視示意圖。請參照圖7，本實施例的畫素陣列基板14與圖2A的畫素陣列基板10的差異在於：絕緣圖案的覆蓋範圍不同。舉例來說，在本實施例中，絕緣圖案IP-D在基板表面100s的法線方向（例如方向Z）上可部分覆蓋導電圖案CP1。據此，可進一步抑制訊號線SL1與導電圖案CP1之間的電容耦合效應，有助於提升畫素陣列基板14的驅動電路的充放電能力。然而，本發明不限於此，在其他未繪示的實施例中，絕緣圖案也可完全地覆蓋導電圖案CP1。
綜上所述，在本發明的一實施例的畫素陣列基板中，絕緣圖案上設有凹陷結構，且電性連接畫素結構的訊號線設置在此絕緣圖案上並且填入此凹陷結構內。據此，可降低訊號線的整體阻值，有助於提升畫素陣列基板的驅動電路的充放電能力。在本發明的另一實施例的畫素陣列基板中，透過絕緣圖案的設置，可增加訊號線與導電圖案之間的距離，進而抑制訊號線與導電圖案之間的電容耦合效應，有助於提升畫素陣列基板的驅動電路的充放電能力。
10、10A、11、12、13、14:畫素陣列基板 100:基板 100s:基板表面 CF:彩色濾光層 CP1、CP2:導電圖案 CP1a:連接主部 CP1b:延伸段 d1:第一距離 d2:第二距離 DE:汲極 GE:閘極 IL1、IL2:絕緣層 IL1s、IPs:表面 IP、IP’、IP-A、IP-B、IP-C、IP-D:絕緣圖案 IPe1、IPe2、SL1e1、SL1e2:側緣 IPw:側壁 IPw’、IPw”:斜面 PE:畫素電極 PL:平坦層 PX:畫素結構 RS、RS-A、RS-B、RS-C:凹陷結構 SE:源極 SL1、SL1’、SL1-A、SL1-B、SL1-C、SL2:訊號線 SL1a、SL1b、SL1b-B:部分 T:主動元件 t1、t1’、t2、t3、t3’、t3”:厚度 W1、W2、W3、W3’、W3”:寬度 X、Y、Z:方向 A-A’、B-B’:剖線 θ1、θ2:夾角
圖1是本發明的第一實施例的畫素陣列基板的俯視示意圖。 圖2A及圖2B是圖1的畫素陣列基板的剖視示意圖。 圖3是本發明的第二實施例的畫素陣列基板的剖視示意圖。 圖4是本發明的第三實施例的畫素陣列基板的剖視示意圖。 圖5是本發明的第四實施例的畫素陣列基板的剖視示意圖。 圖6是本發明的第五實施例的畫素陣列基板的剖視示意圖。 圖7是本發明的第六實施例的畫素陣列基板的剖視示意圖。
10:畫素陣列基板
100:基板
100s:基板表面
CF:彩色濾光層
CP1、CP2:導電圖案
CP1b:延伸段
IL1、IL2:絕緣層
IP:絕緣圖案
IPs:表面
PE:畫素電極
PL:平坦層
PX:畫素結構
RS:凹陷結構
SL1:訊號線
SL1a、SL1b:部分
t1、t2、t3:厚度
W3:寬度
X、Y、Z:方向
A-A’:剖線

Claims (20)

  1. 一種畫素陣列基板，包括：一基板；多個絕緣圖案，設置於該基板上，且各自具有至少一凹陷結構；多條訊號線，分別設置在該些絕緣圖案上，且各自填入該些絕緣圖案的其中一者的該至少一凹陷結構內，該至少一凹陷結構的延伸方向平行於該些訊號線的延伸方向；以及多個畫素結構，設置於該基板上，且分別電性連接該些訊號線。
  2. 如請求項1所述的畫素陣列基板，其中該些訊號線在該些絕緣圖案的一排列方向上分別具有一第一寬度，該些絕緣圖案在該排列方向上分別具有一第二寬度，且該第一寬度小於等於該第二寬度。
  3. 如請求項1所述的畫素陣列基板，其中該些絕緣圖案各自具有多個凹陷結構，且該些凹陷結構的延伸方向平行於該些訊號線的延伸方向。
  4. 如請求項3所述的畫素陣列基板，其中該些絕緣圖案在一厚度方向上的一第一厚度小於該些訊號線在該厚度方向上的一第二厚度。
  5. 如請求項3所述的畫素陣列基板，其中該些凹陷結構於該基板的一基板表面上的垂直投影在該些訊號線的一排列方 向上分別具有一寬度，該些訊號線位於該些凹陷結構外的一部分在該基板表面的法線方向上具有一厚度，且各該凹陷結構的該寬度小於等於該些訊號線的該厚度的兩倍值。
  6. 如請求項3所述的畫素陣列基板，其中該些絕緣圖案在一厚度方向上的一第一厚度大於該些訊號線在該厚度方向上的一第二厚度。
  7. 如請求項3所述的畫素陣列基板，其中該些凹陷結構於該基板的一基板表面上的垂直投影在該些訊號線的一排列方向上分別具有一寬度，該些訊號線位於該些凹陷結構外的一部分在該基板表面的法線方向上具有一厚度，且各該凹陷結構的該寬度大於該些訊號線的該厚度的兩倍值。
  8. 如請求項3所述的畫素陣列基板，其中該些凹陷結構的橫截面輪廓呈V字形。
  9. 如請求項3所述的畫素陣列基板，其中各該絕緣圖案定義各該凹陷結構的一斜面與該基板的一基板表面之間的夾角大於60度。
  10. 如請求項1所述的畫素陣列基板，更包括：多個導電圖案，鄰設於該些訊號線，並且與該些訊號線電性絕緣，其中該些導電圖案的延伸方向平行於該些訊號線的延伸方向，該些絕緣圖案至少部分覆蓋該些導電圖案。
  11. 如請求項1所述的畫素陣列基板，其中各該絕緣圖案在一方向上還具有彼此相對的一第一側緣與一第二側緣，該 些訊號線在該方向上各自具有彼此相對的一第三側緣與一第四側緣，各該訊號線的該第三側緣與該些絕緣圖案中相重疊的一者的該第一側緣之間具有一第一距離，各該訊號線的該第四側緣與該些絕緣圖案中相重疊的一者的該第二側緣之間具有一第二距離，該第一距離與該第二距離大於等於0微米且小於等於該些訊號線各自在該方向上的一寬度。
  12. 如請求項1所述的畫素陣列基板，更包括：一彩色濾光層，覆蓋該些訊號線；以及一平坦層，設置在該彩色濾光層上，其中各該畫素結構具有一主動元件與一畫素電極，該主動元件電性連接於該畫素電極與該些訊號線的其中一者之間，且該畫素電極設置在該平坦層上。
  13. 一種畫素陣列基板，包括：一基板；多個絕緣圖案，設置於該基板的一基板表面上，並且沿一排列方向排列，該些絕緣圖案各自具有至少一凹陷結構；多條訊號線，分別設置在該些絕緣圖案上，且各自填入該些絕緣圖案的其中一者的該至少一凹陷結構內，其中該些絕緣圖案在一厚度方向上的一第一厚度大於該些訊號線在該厚度方向上的一第二厚度，且各該訊號線在該排列方向上的一第一寬度小於等於各該絕緣圖案在該排列方向上的一第二寬度；多個導電圖案，鄰設於該些訊號線，並且與該些訊號線電性絕緣；以及 多個畫素結構，設置於該基板上，且分別電性連接該些訊號線，該些畫素結構之間設有該至少一凹陷結構。
  14. 如請求項13所述的畫素陣列基板，其中各該絕緣圖案在該排列方向上還具有彼此相對的一第一側緣與一第二側緣，該些訊號線在該排列方向上各自具有彼此相對的一第三側緣與一第四側緣，各該訊號線的該第三側緣與該些絕緣圖案中相重疊的一者的該第一側緣之間具有一第一距離，各該訊號線的該第四側緣與該些絕緣圖案中相重疊的一者的該第二側緣之間具有一第二距離，該第一距離與該第二距離大於等於0微米且小於等於該些訊號線各自在該方向上的一寬度。
  15. 如請求項13所述的畫素陣列基板，其中該些絕緣圖案各自具有多個凹陷結構，該些訊號線填入該些絕緣圖案的該些凹陷結構內，且該些凹陷結構沿著該排列方向排列。
  16. 如請求項15所述的畫素陣列基板，其中該些凹陷結構於該基板的一基板表面上的垂直投影在該些訊號線的一排列方向上分別具有一寬度，該些訊號線位於該些凹陷結構外的一部分在該基板表面的法線方向上具有一厚度，且各該凹陷結構的該寬度大於該些訊號線的該厚度的兩倍值。
  17. 如請求項15所述的畫素陣列基板，其中該些凹陷結構的橫截面輪廓呈V字形。
  18. 如請求項15所述的畫素陣列基板，其中各該絕緣圖案定義各該凹陷結構的一斜面與該基板的一基板表面之間的夾角大於60度。
  19. 如請求項13所述的畫素陣列基板，其中該些導電圖案的延伸方向平行於該些訊號線的延伸方向，且該些絕緣圖案至少部分覆蓋該些導電圖案。
  20. 如請求項13所述的畫素陣列基板，更包括：一彩色濾光層，覆蓋該些訊號線；以及一平坦層，設置在該彩色濾光層上，其中各該畫素結構具有一主動元件與一畫素電極，該主動元件電性連接於該畫素電極與該些訊號線的其中一者之間，且該畫素電極設置在該平坦層上。
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