CN113471222A - 像素阵列基板 - Google Patents

Abstract

一种像素阵列基板，包括多条数据线、多条栅极线、多个像素结构、多条转接线及第一绝缘层。多条数据线在第一方向上排列。多条栅极线在第二方向上排列。每一像素结构包括主动元件及像素电极。多条转接线在第一方向上排列且电性连接至多条栅极线。第一绝缘层设置于多个像素结构的多个主动元件与多条转接线之间。第一绝缘层具有多个接触窗，且多条转接线通过第一绝缘层的多个接触窗电性连接至多条栅极线。

Description

像素阵列基板

技术领域

本发明涉及一种像素阵列基板。

背景技术

随着显示科技的发达，人们对显示装置的需求，不再满足于高分辨率、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们期待显示装置的边框窄，甚至无边框。

一般而言，显示装置包括设置于显示区的像素阵列、设置于显示区的下方的数据驱动电路以及设置于显示区的左侧、右侧或左右两侧的栅极驱动电路。为减少显示装置的边框的左右两侧的宽度，可将栅极驱动电路与数据驱动电路均设置于显示区的下侧。当栅极驱动电路设置于显示区的下侧时，在水平方向上延伸的栅极线须通过在垂直方向上延伸的转接线方能电性连接至栅极驱动电路设置。然而，转接线须占用显示区的布局面积，且使得显示区的线路更加繁多，影响显示装置的像素阵列基板的开口率。

发明内容

本发明提供一种像素阵列基板，开口率高。

本发明的像素阵列基板，包括基底、多条数据线、多条栅极线、多个像素结构、多条转接线及第一绝缘层。多条数据线设置于基底上，且在第一方向上排列。多条栅极线设置于基底上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素结构设置于基底上。每一像素结构包括主动元件及像素电极，主动元件电性连接至对应的一数据线及对应的一栅极线，且像素电极电性连接至主动元件。多条转接线设置于基底上，在第一方向上排列，且电性连接至多条栅极线。第一绝缘层设置于多个像素结构的多个主动元件与多条转接线之间。第一绝缘层具有多个接触窗，且多条转接线通过第一绝缘层的多个接触窗电性连接至多条栅极线。多个像素结构排成多个像素列，每一像素列的多个像素结构在第一方向上排列，且多个像素列在第二方向上排列。一像素列的一像素结构与下一像素列的一像素结构电性连接至同一数据线且分别位于同一数据线的相对两侧。

附图说明

图1为本发明一实施例的像素阵列基板100的俯视示意图。

图2示意性地绘出彩色滤光图案CF及本发明一实施例的像素阵列基板100的数据线DL、栅极线GL、薄膜晶体管的第一端Ta和转接线gl。

图3为本发明一实施例的像素阵列基板100的局部区域r1的俯视示意图。

图4为本发明一实施例的像素阵列基板100的剖面示意图。

图5示意性地绘出彩色滤光图案CF及本发明一实施例的像素阵列基板100的数据线DL、栅极线GL、薄膜晶体管的第一端Ta、触控信号线TL和共用电极160。

图6为本发明一实施例的像素阵列基板100的剖面示意图。

图7为本发明一实施例的像素阵列基板100A的俯视示意图。

图8示意性地绘出彩色滤光图案CF及本发明一实施例的像素阵列基板100A的数据线DL、栅极线GL、薄膜晶体管的第一端Ta、转接线gl、共用电极160和触控信号线TL。

图9为本发明一实施例的像素阵列基板100A的局部区域r3的俯视示意图。

图10为本发明一实施例的像素阵列基板100A的剖面示意图。

图11为本发明一实施例的像素阵列基板100B的局部的俯视示意图。

附图标记说明：

100、100A、100B：像素阵列基板

100a：主动区

100a-1：第一区域

100a-2：第二区域

110：基底

120：第一绝缘层

122、132、142：接触窗

130：第一平坦层

140：第二绝缘层

150：第二平坦层

160：共用电极

170：第三绝缘层

180：像素电极

182：桥接元件

B：蓝色滤光图案

CF：彩色滤光图案层

DL：数据线

d1：第一方向

d2：第二方向

d3：第三方向

G：绿色滤光图案

GL：栅极线

GI：闸绝缘层

gl：转接线

gla：转接线的一部分

glb：非直线段

R：红色滤光图案

R1、R2、R3、r1、r3：局部区域

Rn、Rn+1：像素列

S：堆叠层

SPX：像素结构

T：主动元件

Ta：第一端

Tb：第二端

Tc：控制端

Td：半导体图案

T120、T130：膜厚

TL：触控信号线

I-I’、II-II’、III-III’：剖线

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。

本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

图1为本发明一实施例的像素阵列基板100的俯视示意图。

图2对应于图1的像素阵列基板100的主动区100a的第一区域100a-1的局部区域R1。

图2示意性地绘出彩色滤光图案CF及本发明一实施例的像素阵列基板100的数据线DL、栅极线GL、薄膜晶体管的第一端Ta和转接线gl，而省略像素阵列基板100的其它构件。

图3为本发明一实施例的像素阵列基板100的局部区域r1的俯视示意图。图3对应图2的局部区域r1。

图4为本发明一实施例的像素阵列基板100的剖面示意图。图4对应于图3的剖线I-I’。

图5对应于图1的像素阵列基板100的主动区100a的第二区域100a-2的局部区域R2。

图5示意性地绘出彩色滤光图案CF及本发明一实施例的像素阵列基板100的数据线DL、栅极线GL、薄膜晶体管的第一端Ta、触控信号线TL和共用电极160，而省略像素阵列基板100的其它构件。

图6为本发明一实施例的像素阵列基板100的剖面示意图。图6对应于图5的剖线II-II’。

请参照图1及图4，像素阵列基板100包括基底110，用以承载像素阵列基板100的构件。举例而言，在本实施例中，基底110的材质可以是玻璃。然而，本发明不限于此，在其它实施例中，基底110的材质也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。

请参照图1、图2及图3，像素阵列基板100包括多条数据线DL和多条栅极线GL。多条数据线DL和多条栅极线GL设置于基底110上。多条数据线DL在第一方向d1上排列，多条栅极线GL第二方向d2上排列，其中第一方向d1与第二方向d2交错。举例而言，在本实施例中，第一方向d1与第二方向d2可垂直，但本发明不以此为限。

请参照图3及图4，另外，数据线DL与栅极线GL属于不同的膜层。举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，数据线DL可选择性地属于第二金属层，但本发明不以此为限。

基于导电性的考量，在本实施例中，数据线DL与栅极线GL是使用金属材料。然而，本发明不限于此，根据其他实施例，数据线DL与栅极线GL也可使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。

请参照图3及图4，像素阵列基板100包括多个像素结构SPX，设置于基底110上。每一像素结构SPX包括一主动元件T及一像素电极180，主动元件T电性连接至对应的一数据线DL及对应的一栅极线GL，且像素电极180电性连接至主动元件T。

举例而言，在本实施例中，主动元件T包括一薄膜晶体管，薄膜晶体管具有第一端Ta、第二端Tb、控制端Tc、半导体图案Td及闸绝缘层GI(示出于图4)，闸绝缘层GI设置于控制端Tc与半导体图案Td之间，第一端Ta及第二端Tb分别与半导体图案Td的不同两区电性连接，第一端Ta电性连接至对应的一条数据线DL，控制端Tc电性连接至对应的一条栅极线GL，且第二端Tb电性连接至像素电极180。

举例而言，在本实施例中，薄膜晶体管的控制端Tc可选择性地属于第一金属层，薄膜晶体管的第一端Ta及第二端Tb可选择性地属于第二金属层，但本发明不以此为限。

在本实施例中，像素电极180可选择性地属于一第二透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。

请参照图2、图3及图4，像素阵列基板100还包括多条转接线gl。多条转接线gl设置于基底110上，且在第一方向d1上排列。在第一方向d1上排列的多条转接线gl电性连接至在第二方向d2上排列的多条栅极线GL。

请参照图3及图4，另外，转接线gl与数据线DL属于不同的膜层，且转接线gl与栅极线GL也属于不同的膜层。举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，数据线DL可选择性地属于第二金属层，而转接线gl是属于不同于第一金属层及第二金属层的第三金属层。

请参照图3及图4，具体而言，像素阵列基板100还包括第一绝缘层120(标示于图4)。第一绝缘层120设置于多个像素结构SPX的主动元件T与转接线gl之间。换言之，在本实施例中，薄膜晶体管的控制端Tc所属的第一金属层、闸绝缘层GI、薄膜晶体管的半导体图案Td所属的半导体层及薄膜晶体管的第一端Ta所属的第二金属层形成一堆叠层S(标示于图4)，第一绝缘层120设置于堆叠层S上且位于堆叠层S与转接线gl所属的第三金属层之间。

请参照图3及图4，第一绝缘层120具有多个接触窗122，且转接线gl是通过第一绝缘层120的接触窗122(标示于图4)电性连接至栅极线GL。

具体而言，在本实施例中，像素阵列基板100还包括第一平坦层130(标示于图4)，第一平坦层130设置于第一绝缘层120上，第一绝缘层120位于第一平坦层130与像素结构SPX的多个主动元件T之间，且第一平坦层130的膜厚T130大于第一绝缘层120的膜厚T120。第二绝缘层140在第一平坦层130上，且第二绝缘层140的接触窗142，与第一平坦层130的接触窗132，及第一绝缘层120的接触窗122，三个接触窗重叠(标示于图4)，转接线gl设置于第二绝缘层140上且通过第二绝缘层140的接触窗142，与第一平坦层130的接触窗132，及第一绝缘层120的接触窗122电性连接至栅极线GL。

请参照图3及图4，在本实施例中，像素阵列基板100还包括第二平坦层150(标示于图4)。第二平坦层150设置于转接线gl上，且转接线gl位于第二平坦层150与第二绝缘层140之间。

请参照图3及图4，在本实施例中，像素阵列基板100还包括共用电极160，重叠于多个像素结构SPX的多个像素电极180。在本实施例中，共用电极160可选择性地设置于第二平坦层150上，其中第二平坦层150位于共用电极160所属的第一透明导电层与转接线gl所属的第三金属层之间。

请参照图3及图4，在本实施例中，像素阵列基板100还包括第三绝缘层170(标示于图4)，第三绝缘层170设置于共用电极160及第二平坦层150上，像素电极180可选择性地设置于第三绝缘层170上，但本发明不以此为限。

请参照图1、图5及图6，在本实施例中，像素阵列基板100还包括多条触控信号线TL，分别电性连接至多个共用电极160。请参照图4、图5及图6，第一绝缘层120更设置于触控信号线TL与像素结构SPX的主动元件T之间。具体而言，在本实施例中，触控信号线TL可设置于第二绝缘层140上，而触控信号线TL与转接线gl可属于同一膜层(例如：第三金属层)。在本实施例中，像素阵列基板100还包括属于第二透明导电层的桥接元件182(示出于图6)，属于第一透明导电层的共用电极160可选择性地利用桥接元件182电性连接至属于第三金属层的触控信号线TL，但本发明不以此为限。

请参照图3，多个像素结构SPX排成多个像素列Rn、Rn+1，每一像素列Rn、Rn+1的多个像素结构SPX在第一方向d1上排列，且多个像素列Rn、Rn+1在第二方向d2上排列。一像素列Rn的一像素结构SPX与下一像素列Rn+1的一像素结构SPX电性连接至同一数据线DL且分别位于同一数据线DL的相对两侧。像素列Rn的像素结构SPX与下一像素列Rn+1的像素结构SPX在第三方向d3上排列，其中第三方向d3与第一方向d1及第二方向d2交错。

请参照图3及图4，在本实施例中，转接线gl的一部分gla重叠于薄膜晶体管的半导体图案Td。在本实施例中，转接线gl的一部分gla更重叠于薄膜晶体管的第一端Ta。请参照图3，更进一步地说，在本实施例中，转接线gl可跨越薄膜晶体管的半导体图案Td及薄膜晶体管的第一端Ta，但本发明不以此为限。请参照图3，此外，在本实施例中，转接线gl与数据线DL大致上可平行，且转接线gl可部分地重叠于数据线DL，但本发明不以此为限。

请参照图2及图3，在本实施例中，像素列Rn的像素结构SPX与下一像素列Rn+1的像素结构SPX分别用以显示蓝色及红色，转接线gl于基底110上的垂直投影可位于像素列Rn的像素结构SPX于基底110上的垂直投影与下一像素列Rn+1的像素结构SPX于基底110上的垂直投影之间。举例而言，在本实施例中，彩色滤光图案层CF可包括红色滤光图案R、绿色滤光图案G及蓝色滤光图案B，像素列Rn的像素结构SPX与下一像素列Rn+1的像素结构SPX分别与蓝色滤光图案B及红色滤光图案R重叠。像素结构SPX与彩色滤光图案层CF可设置于同一基底110上；或者，像素结构SPX与彩色滤光图案层CF可分别设置相对的两基底(即基底110与未示出的另一基底)上；本发明并不加以限制。

请参照图1、图2及图5，基底110具有主动区100a，主动区100a包括第一区域100a-1及第一区域100a-1外的第二区域100a-2。请参照图1及图2，多条转接线gl设置于主动区100a的第一区域100a-1。请参照图1及图5，多条触控信号线TL设置于主动区100a的第二区域100a-2。简言之，在本实施例中，多条转接线gl及多条触控信号线TL可分区设置，但本发明不以此为限。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。

图7为本发明一实施例的像素阵列基板100A的俯视示意图。

图8对应于图7的像素阵列基板100A的主动区100a的第一区域100a-1的局部区域R3。

图8示意性地绘出彩色滤光图案CF及本发明一实施例的像素阵列基板100A的数据线DL、栅极线GL、薄膜晶体管的第一端Ta、转接线gl、共用电极160和触控信号线TL，而省略像素阵列基板100A的其它构件。

图9为本发明一实施例的像素阵列基板100A的局部区域r3的俯视示意图。图9对应图8的局部区域r3。

图10为本发明一实施例的像素阵列基板100A的剖面示意图。图10对应于图9的剖线III-III’。

本实施例的像素阵列基板100A与前述实施例的像素阵列基板100类似，两者的差异在于：本实施例的像素阵列基板100A的转接线gl与前述实施例的像素阵列基板100的转接线gl不尽相同。

请参照图9，类似地，在本实施例中，转接线gl也可跨越像素列Rn的像素结构SPX的薄膜晶体管的半导体图案Td。与前述的像素阵列基板100不同的是，在本实施例中，转接线gl可跨越像素列Rn的像素结构SPX的薄膜晶体管的第二端Tb；转接线gl可绕过像素列Rn的像素结构SPX的薄膜晶体管的第一端Ta。此外，在本实施例中，转接线gl与数据线DL可不相重叠。

另外，本实施例的像素阵列基板100A的转接线gl所属的膜层的形成位置与前述实施例的像素阵列基板100的转接线gl所属的膜层的形成位置也不同。请参照图9及图10，具体而言，在本实施例中，转接线gl设置于第一绝缘层120上，第一平坦层130设置于第一绝缘层120及转接线gl上，且转接线gl位于第一平坦层130与第一绝缘层120之间。简言之，在图4的实施例中，转接线gl所属的第三金属层是设置在第一平坦层130上方；在图10的实施例中，转接线gl所属的第三金属层是设置在第一绝缘层120上。

请参照图7及图8，在本实施例中，多条转接线gl及多条触控信号线TL可设置于像素阵列基板100A的主动区100a的第一区域100a-1。也就是说，在本实施例中，多条转接线gl及多条触控信号线TL可设置于像素阵列基板100A的同一区域，且多条转接线gl及多条触控信号线TL可在第一方向d1上交替排列。

图11为本发明一实施例的像素阵列基板100B的局部的俯视示意图。

图11的像素阵列基板100B与图3的像素阵列基板100类似，两者的差异在于：图11的像素阵列基板100B的转接线gl与图3的像素阵列基板100的转接线gl不尽相同。

请参照图11，下一像素列Rn+1的像素结构SPX的主动元件T包括薄膜晶体管，下一像素列Rn+1的像素结构SPX的薄膜晶体管具有第一端Ta、第二端Tb、控制端Tc及半导体图案Td，下一像素列Rn+1的像素结构SPX的薄膜晶体管的第一端Ta及第二端Tb分别电性连接至下一像素列Rn+1的像素结构SPX的薄膜晶体管的半导体图案Td的不同两区，下一像素列Rn+1的像素结构SPX的薄膜晶体管的第一端Ta电性连接至数据线DL，下一像素列Rn+1的像素结构SPX的薄膜晶体管的控制端Tc电性连接至对应的另一栅极线GL。

具体而言，在本实施例中，转接线gl具有多个非直线段glb，多个非直线段glb分别重叠于像素列Rn的像素结构SPX的薄膜晶体管的半导体图案Td及下一像素列Rn+1的像素结构SPX的薄膜晶体管的半导体图案Td，且多个非直线段glb分别位于数据线DL的相对两侧。在本实施例中，转接线gl的多个非直线段glb可分别绕过像素列Rn的像素结构SPX的薄膜晶体管的第一端Ta及下一像素列Rn的像素结构SPX的薄膜晶体管的第一端Ta。在本实施例中，转接线gl的多个非直线段glb可分别跨过像素列Rn的像素结构SPX的薄膜晶体管的第二端Tb及下一像素列Rn+1的像素结构SPX的薄膜晶体管的第二端Tb。

Claims (16)

1.一种像素阵列基板，包括：

一基底；

多条数据线，设置于该基底上，且在一第一方向上排列；

多条栅极线，设置于该基底上，且在一第二方向上排列，其中该第一方向与该第二方向交错；

多个像素结构，设置于该基底上，其中每一该像素结构包括一主动元件及一像素电极，该主动元件电性连接至对应的一该数据线及对应的一该栅极线，该像素电极电性连接至该主动元件；

多条转接线，设置于该基底上，在该第一方向上排列，且电性连接至该些栅极线；以及

一第一绝缘层，设置于该些像素结构的多个主动元件与该些转接线之间，其中该第一绝缘层具有多个接触窗，且该些转接线通过该第一绝缘层的该些接触窗电性连接至该些栅极线；

该些像素结构排成多个像素列，每一该像素列的多个像素结构在该第一方向上排列，且该些像素列在该第二方向上排列；

一该像素列的一该像素结构与下一该像素列的一该像素结构电性连接至同一该数据线且分别位于同一该数据线的相对两侧。

2.如权利要求1所述的像素阵列基板，其中该像素列的该像素结构的该主动元件包括一薄膜晶体管，且一该转接线的一部分重叠于该薄膜晶体管的一半导体图案。

3.如权利要求2所述的像素阵列基板，其中该转接线的该部分还重叠于该薄膜晶体管的一第一端。

4.如权利要求2所述的像素阵列基板，其中该转接线部分地重叠于同一该数据线。

5.如权利要求1所述的像素阵列基板，其中该像素列的该像素结构的该主动元件包括一薄膜晶体管，该薄膜晶体管具有一第一端、一第二端、一控制端及一半导体图案，该第一端及该第二端分别电性连接至该半导体图案的不同两区，该第一端电性连接至同一该数据线，该控制端电性连接至对应的一该栅极线，且该第二端电性连接至该像素列的该像素结构的该像素电极；一该转接线跨越该像素列的该像素结构的该薄膜晶体管的该第二端。

6.如权利要求5所述的像素阵列基板，其中该转接线还跨越该像素列的该像素结构的该薄膜晶体管的该半导体图案。

7.如权利要求5所述的像素阵列基板，其中该转接线绕过该像素列的该像素结构的该薄膜晶体管的该第一端。

8.如权利要求5所述的像素阵列基板，其中该转接线与同一该数据线不相重叠。

9.如权利要求5所述的像素阵列基板，其中下一该像素列的该像素结构的该主动元件包括一薄膜晶体管，下一该像素列的该像素结构的该薄膜晶体管具有一第一端、一第二端、一控制端及一半导体图案，下一该像素列的该像素结构的该薄膜晶体管的该第一端及该第二端分别电性连接至下一该像素列的该像素结构的该薄膜晶体管的该半导体图案的不同两区，下一该像素列的该像素结构的该薄膜晶体管的该第一端电性连接至同一该数据线，下一该像素列的该像素结构的该薄膜晶体管的该控制端电性连接至对应的另一该栅极线，且下一该像素列的该像素结构的该薄膜晶体管的该第二端电性连接至下一该像素列的该像素结构的该薄膜晶体管的该像素电极；该转接线具有多个非直线段，分别重叠于该像素列的该像素结构的该薄膜晶体管的该半导体图案及下一该像素列的该像素结构的该薄膜晶体管的该半导体图案，且该些非直线段分别位于同一该数据线的相对两侧。

10.如权利要求1所述的像素阵列基板，其中该像素列的该像素结构与下一该像素列的该像素结构分别用以显示蓝色及红色；一该转接线于该基底上的一垂直投影位于该像素列的该像素结构于该基底上的一垂直投影与下一该像素列的该像素结构于该基底上的一垂直投影之间。

11.如权利要求1所述的像素阵列基板，还包括：

一第一平坦层，设置于该第一绝缘层上，其中该第一绝缘层位于该第一平坦层与该些像素结构的该些主动元件之间，且该第一平坦层的一膜厚大于该第一绝缘层的一膜厚；

该些转接线设置于该第一平坦层上，且通过该第一平坦层的多个接触窗电性连接至该些栅极线。

12.如权利要求1所述的像素阵列基板，其中该些转接线设置于该第一绝缘层上，该像素阵列基板还包括：

一第一平坦层，设置于该第一绝缘层及该些转接线上，其中该些转接线位于该第一平坦层与该第一绝缘层之间。

13.如权利要求1所述的像素阵列基板，还包括：

多个共用电极，重叠于该些像素结构的多个像素电极；以及

多条触控信号线，分别电性连接至该些共用电极；

其中，该第一绝缘层还设置于该些触控信号线与该些像素结构的该些主动元件之间。

14.如权利要求13所述的像素阵列基板，其中该些触控信号线与该些转接线属于同一膜层。

15.如权利要求13所述的像素阵列基板，其中该基底具有一主动区，该主动区包括一第一区域及该第一区域外的一第二区域；该些转接线设置于该主动区的该第一区域，且该些触控信号线设置于该主动区的该第二区域。

16.如权利要求13所述的像素阵列基板，其中该些转接线及该些触控信号线在该第一方向上交替排列。

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