CN111338141A - 像素阵列基板 - Google Patents

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Abstract

本发明公开了一种像素阵列基板，包括基板、多个像素结构以及多条转接线。多个像素结构设置于基板上，其中每一像素结构包括数据线、栅极线、主动元件及像素电极，主动元件电性连接至数据线及栅极线，像素电极电性连接至主动元件，像素电极定义多个配向区，且多个配向区具有不同的多个配向方向。多条转接线在第一方向上排列，多个像素结构的多条栅极线在第二方向上排列，第一方向与第二方向交错，且多条转接线电性连接至多条栅极线。多个像素结构包括第一像素结构，多个转接线包括第一转接线，且第一转接线与第一像素结构的多个配向区的交界重叠。

Description

像素阵列基板
技术领域
本发明是有关于一种像素阵列基板。
背景技术
随着显示科技的发达，人们对显示装置的需求，不再满足于高解析度、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们期待显示装置的边框窄，甚至无边框。
一般而言，显示装置包括设置于显示区的像素阵列、设置于显示区的下方的数据驱动电路以及设置于显示区的左侧、右侧或左右两侧的栅极驱动电路。为减少显示装置的边框的左右两侧的宽度，可将栅极驱动电路与数据驱动电路均设置于显示区的下侧。当栅极驱动电路设置于显示区的下侧时，在水平方向上延伸的栅极线须通过在垂直方向上延伸的转接线方能电性连接至栅极驱动电路设置。然而，转接线须占用显示区的布局面积，使得显示区的线路更加繁多，影响像素阵列基板的开口率。
发明内容
本发明提供一种像素阵列基板，具有高开口率。
本发明提供另一种像素阵列基板，具有高开口率且能被修补。
本发明一实施例的像素阵列基板，包括基板、多个像素结构以及多条转接线。多个像素结构设置于基板上，其中每一像素结构包括数据线、栅极线、主动元件及像素电极，主动元件电性连接至数据线及栅极线，像素电极电性连接至主动元件，像素电极定义多个配向区，且多个配向区具有不同的多个配向方向。多条转接线在第一方向上排列，多个像素结构的多条栅极线在第二方向上排列，第一方向与第二方向交错，且多条转接线电性连接至多条栅极线。多个像素结构包括第一像素结构，多个转接线包括第一转接线，且第一转接线与第一像素结构的多个配向区的交界重叠。
在本发明的一实施例中，上述每一像素结构的像素电极具有第一主干部及多个分支部，第一主干部在第二方向上延伸；多个分支部分别位于第一主干部的相对两侧且朝不同的方向延伸；第一转接线与第一像素结构的像素电极的第一主干部重叠。
在本发明的一实施例中，上述的每一像素结构更包括一导电图案，导电图案与像素电极部分地重叠，导电图案的至少一部分为一共用电极，且像素阵列基板更包括：一修补线，设置于基板上，且与共用电极于结构上分离，其中多个像素结构更包括一第二像素结构，且修补线与第二像素结构的多个配向区的交界重叠。
在本发明的一实施例中，上述的每一像素结构的像素电极具有第一主干部及多个分支部，第一主干部在第二方向上延伸；多个分支部分别位于第一主干部的相对两侧且朝不同的方向延伸；修补线与第二像素结构的像素电极的第一主干部重叠。
在本发明的一实施例中，上述的每一像素结构的导电图案具有在第一方向上延伸的第一部及在第二方向上延伸的至少一第二部；第二像素结构的导电图案的第一部与修补线交错。
在本发明的一实施例中，上述的每一像素结构的像素电极具有相交叉的第一主干部及第二主干部；第二像素结构的导电图案的第一部与修补线的交错处和第二像素结构的第一主干部与第二主干部的交叉处重叠。
在本发明的一实施例中，上述的多个像素结构更包括第三像素结构，第一像素结构及第二像素结构在第一方向上排列，第二像素结构及第三像素结构在第二方向上排列；第二像素结构的导电图案的第一部与至少一第二部具有至少一断开处，第二像素结构的导电图案的第一部与修补线具有一连接点，第三像素结构的导电图案的第一部与至少一第二部具有至少一断开处，且第三像素结构的导电图案的第一部与修补线具有一连接点。
在本发明的一实施例中，上述的多个像素结构更包括第四像素结构，第一像素结构与第四像素结构在第二方向上排列，第三像素结构及第四像素结构在第一方向上排列；第四像素结构的数据线具有一开口，第四像素结构的数据线被开口分为第一部分及第二部分；第一像素结构的导电图案的第一部与至少一第二部具有至少一断开处；第四像素结构的数据线的第一部分与第一像素结构的导电图案的第一部具有一连接点；第一像素结构的导电图案的第一部与第二像素结构的导电图案的第一部电性连接；第三像素结构的导电图案的第一部与第四像素结构的导电图案的第一部电性连接；第四像素结构的导电图案的第一部与至少一第二部具有至少一断开处，且第四像素结构的数据线的第二部分与第四像素结构的导电图案的第一部具有一连接点。
在本发明的一实施例中，上述的第三像素结构的数据线具有一开口，第三像素结构的数据线被开口分为第一部分及第二部分；第三像素结构的数据线的第一部分与第二像素结构的导电图案的第一部具有一连接点，且第三像素结构的数据线的第二部分与第三像素结构的导电图案的第一部具有一连接点。
本发明一实施例的像素阵列基板，包括基板、多个像素结构、多个像素结构以及修补线。多个像素结构设置于基板上，其中每一像素结构包括数据线、栅极线、主动元件、像素电极及导电图案，主动元件电性连接至数据线及栅极线，像素电极电性连接至主动元件，像素电极定义多个配向区，多个配向区具有不同的多个配向方向，导电图案与像素电极部分地重叠，且导电图案的至少一部分为共用电极。多条转接线在第一方向上排列，多个像素结构的多条栅极线在第二方向上排列，第一方向与第二方向交错，且多条转接线电性连接至多条栅极线。修补线设置于基板上，且与共用电极于结构上分离，其中多个像素结构包括第一像素结构，且修补线与第一像素结构的多个配向区的交界重叠。
在本发明的一实施例中，上述的每一像素结构的像素电极具有第一主干部及多个分支部，第一主干部在第二方向上延伸；多个分支部分别位于第一主干部的相对两侧且朝不同的方向延伸；修补线与第一像素结构的像素电极的第一主干部重叠。
在本发明的一实施例中，上述的每一像素结构的导电图案具有在第一方向上延伸的第一部及在第二方向上延伸的至少一第二部；第一像素结构的导电图案的第一部与修补线交错。
在本发明的一实施例中，上述的每一像素结构的像素电极具有相交叉的一第一主干部及一第二主干部；第一像素结构的导电图案的第一部与修补线的交错处和第一像素结构的第一主干部与第二主干部的交叉处重叠。
在本发明的一实施例中，上述的多个像素结构包括第二像素结构，第一像素结构及第二像素结构在第二方向上排列；第一像素结构的导电图案的第一部与至少一第二部具有至少一断开处，第一像素结构的导电图案的第一部与修补线具有一连接点；第二像素结构的导电图案的第一部与至少一第二部具有至少一断开处，且第二像素结构的导电图案的第一部与修补线具有一连接点。
在本发明的一实施例中，上述的多个像素结构更包括第三像素结构及第四像素结构，第二像素结构与第三像素结构在第一方向上排列，第三像素结构与第四像素结构在第二方向上排列，第一像素结构与第四像素结构在第一方向上排列；第三像素结构的数据线具有一开口，第三像素结构的数据线被开口分为第一部分及第二部分；第四像素结构的导电图案的第一部与至少一第二部具有至少一断开处，第三像素结构的数据线的第一部分与第四像素结构的导电图案的第一部具有一连接点；第四像素结构的导电图案的第一部与第一像素结构的导电图案的第一部电性连接；第二像素结构的导电图案的第一部与第三像素结构的导电图案的第一部电性连接；第三像素结构的导电图案的第一部与至少一第二部具有至少一断开处，且第三像素结构的数据线的第二部分与第三像素结构的导电图案的第一部具有一连接点。
在本发明的一实施例中，上述的第二像素结构的数据线具有一开口，第二像素结构的数据线被开口分为第一部分及第二部分；第二像素结构的数据线的第一部分与第一像素结构的导电图案的第一部具有一连接点；第二像素结构的导电图案的第一部与第二像素结构的数据线的第二部具有一连接点。
在本发明的一实施例中，上述的多条转接线包括在第一方向上依序排列的第一转接线、第二转接线、第三转接线及第四转接线，且像素阵列基板更包括：一绝缘层，设置于多条转接线及多条栅极线之间，其中第一转接线、第二转接线、第三转接线及第四转接线分别通过绝缘层的第一接触窗、第二接触窗、第三接触窗及第四接触窗电性连接至多条栅极线，且第二接触窗与第三接触窗分别位于第一接触窗与第四接触窗的连线的相对两侧。
在本发明的一实施例中，上述的多条转接线包括在第一方向上依序排列的第一转接线、第二转接线、第三转接线及第四转接线，多条栅极线包括在第二方向上依序排列的第一栅极线、第二栅极线、第三栅极线及第四栅极线，且像素阵列基板更包括：绝缘层，设置于多条转接线及多条栅极线之间，其中第一转接线通过绝缘层的第一接触窗电性连接至第一栅极线，第二转接线通过绝缘层的第二接触窗电性连接至第三栅极线，第三转接线通过绝缘层的第三接触窗电性连接至第二栅极线，且第四转接线通过绝缘层的第四接触窗电性连接至第四栅极线。
附图说明
图1为本发明一实施例的显示装置10的俯视示意图。
图2为本发明一实施例的像素阵列基板100的俯视示意图。
图3为本发明一实施例的像素阵列基板100的剖面示意图。
图4示出被修补的本发明一实施例的像素阵列基板100-1。
图5示出被修补的本发明另一实施例的像素阵列基板100-2。
图6示出被修补的本发明再一实施例的像素阵列基板100-3。
图7为本发明另一实施例的显示装置10A的俯视示意图。
图8为本发明一实施例的像素阵列基板100A的俯视示意图。
其中，附图标记:
10、10A：显示装置
100、100-1、100-2、100-3、100A：像素阵列基板
110：基板
120：像素电极
120a、120b、120c、120d：配向区
121：第一主干部
122：第二主干部
123：分支部
130：导电图案
131：第一部
132：第二部
133：第三部
140：绝缘层
142：接触窗
142-1：第一接触窗
142-2：第二接触窗
142-3：第三接触窗
142-4：第四接触窗
200：驱动元件
B：断开处
CH：半导体图案
D：漏极
DL：数据线
DLa：第一部分
DLb：第二部分
d1、d2、d3、d4：配向方向
GL：栅极线
GL1：第一栅极线
GL2：第二栅极线
GL3：第三栅极线
GL4：第四栅极线
G：栅极
gl：转接线
gl1：第一转接线
gl2：第二转接线
gl3：第三转接线
gl4：第四转接线
L：连线
O：开口
PX、PX1、PX2、PX3、PX4、PX5、PX6：像素结构P：连接点
R1、R2：局部
rl：修补线
S：源极
T：主动元件
x：第一方向
y：第二方向
Ι-Ι’：剖线
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的显示装置10的俯视示意图。
图1绘示显示装置10的像素阵列基板100及驱动元件200，而省略显示装置10的其它构件。
图2为本发明一实施例的像素阵列基板100的俯视示意图。图2对应图1的局部R1。
图1省略图2的多条数据线DL、多个主动元件T、多个像素电极120及多个导电图案130，而图2省略图1的基板110。
图3为本发明一实施例的像素阵列基板100的剖面示意图。图3对应图2的剖线Ι-Ι’。
请参照图1及图2，显示装置10包括像素阵列基板100、相对于像素阵列基板100的对向基板(未绘示)、设置于像素阵列基板100与对向基板之间的显示介质(未绘示)和用以驱动像素阵列基板100的驱动元件200。
举例而言，在本实施例中，驱动元件200可包括一晶片，所述晶片可藉由晶粒-软片接合制程(Chip On Film；COF)与像素阵列基板100接合。然而，本发明不限于此，根据其它实施例，所述晶片也可藉由晶粒-玻璃接合制程(Chip On Glass；COG)、软片式晶粒接合(Tape Automated Bonding；TAB)或其它方式与像素阵列基板100接合。
像素阵列基板100包括基板110。基板110主要用以承载像素阵列基板100的多个构件。举例而言，在本实施例中，基板110的材质可以是玻璃。然而，本发明不限于此，根据其它实施例，基板110的材质也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。
像素阵列基板100包括多个像素结构PX，设置于基板110上。每一像素结构PX包括一数据线DL、一栅极线GL、一主动元件T及一像素电极120，其中主动元件T电性连接至数据线DL及栅极线GL，且像素电极120电性连接至主动元件T。多个像素结构PX的多条数据线DL在第一方向x上排列，多个像素结构PX的多条栅极线GL在第二方向y上排列，其中第一方向x与第二方向y交错。
举例而言，在本实施例中，主动元件T可包括一薄膜晶体管，薄膜晶体管具有源极S、漏极D、栅极G及半导体图案CH，源极S和漏极D分别与半导体图案CH的不同两区电性连接，源极S电性连接至数据线DL，栅极G电性连接至栅极线GL，且漏极D电性连接至像素电极120。
在本实施例中，栅极线GL及栅极G可选择性地属于第一金属层，数据线DL、源极S和漏极D可选择性地属于第二金属层，但本发明不以此为限。
像素电极120定义多个配向区120a、120b、120c、120d，且多个配向区120a、120b、120c、120d具有不同的多个配向方向d1、d2、d3、d4。
举例而言，在本实施例中，像素结构PX的像素电极120可具有第一主干部121、第二主干部122及多个分支部123，第一主干部121在第二方向y上延伸，第二主干部122在第一方向x上延伸，第一主干部121与第二主干部122交叉，多个分支部123与第一主干部121及第二主干部122相连接，多个分支部123分别位于第一主干部121的相对两侧及第二主干部122的相对两侧且朝不同的方向延伸，以定义具有不同的配向方向d1、d2、d3、d4的多个配向区(domains)120a、120b、120c、120d。然而，本发明不限于此，根据其它实施例，像素电极120也可以是其它的样态，一像素电极120所定义的配向区120a、120b、120c、120d的数量也不限于四个。
在本实施例中，像素电极120可属于一透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。
在本实施例中，像素结构PX还包括导电图案130，导电图案130与像素电极120部分地重叠，导电图案130的至少一部分为一共用电极，且所述共用电极与像素电极120形成像素结构PX的储存电容。
举例而言，在本实施例中，一像素结构PX的导电图案130具有第一部131、至少一第二部132及第三部133，第一部131在第一方向x上延伸，至少一第二部132在第二方向y上延伸，第三部133在第一方向x上延伸且与第一部131隔开，且第三部133与至少一第二部132交叉且互相连接。同一行的多个像素结构PX的多个导电图案130的多个第三部133彼此连接。
在本实施例中，导电图案130的第一部131可与像素电极120的第二主干部122重叠，导电图案130可具有多个第二部132，多个第二部132可分别与像素电极120的左右两边缘重叠，且导电图案130的第三部133可与像素电极120的上边缘重叠。然而，本发明不限于此，根据其它实施例，导电图案130也可以是其它样态。
请参照图2，一像素结构PX不须修补时或尚未被修补前，像素结构PX的导电图案130的第一部131、至少一第二部132及第三部133互相连接，且像素结构PX的整个导电图案130(包括第一部131、至少一第二部132及第三部133)均为共用电极。举例而言，在本实施例中，导电图案130可选择性地属于第一金属层，但本发明不以此为限。
请参照图1及图2，像素阵列基板100包括多条转接线gl，设置于基板110上。多条转接线gl在第一方向x上排列。在第一方向x上排列的多条转接线gl分别电性连接至在第二方向y上排列的多条栅极线GL。
请参照图1、图2及图3，举例而言，在本实施例中，多条栅极线GL可选择性地属于第一金属层，多条转接线gl可选择性地属于第二金属层，第一金属层与第二金属层之间设有绝缘层140，绝缘层140具有多个接触窗142，多条转接线gl可通过绝缘层140的多个接触窗142与多条栅极线GL电性连接，但本发明不以此为限。
请参照图1，多条转接线gl包括在第一方向x上依序排列的第一转接线gl1、第二转接线gl2、第三转接线gl3及第四转接线gl4，且多条栅极线GL包括在第二方向y上依序排列的第一栅极线GL1、第二栅极线GL2、第三栅极线GL3及第四栅极线GL4。在本实施例中，第一转接线gl1、第二转接线gl2、第三转接线gl3及第四转接线gl4分别通过绝缘层140(绘示于图3)的第一接触窗142-1、第二接触窗142-2、第三接触窗142-3及第四接触窗142-4分别电性连接至第一栅极线GL1、第二栅极线GL2、第三栅极线GL3及第四栅极线GL4，但本发明不以此为限。
举例而言，在本实施例中，第一接触窗142-1与第四接触窗142-4具有一连线L，且第二接触窗142-2及第三接触窗142-3实质上位于连线L上。也就是说，在本实施例中，位于基板110的同一侧(例如：左半边或右半边)的多个接触窗142大致上沿着一斜线排列。然而，本发明不限于此，根据其它实施例，多个接触窗142也可以其它方式排列。
请参照图1及图2，在本实施例中，与多条数据线DL电性连接的源极驱动电路设置在基板110的第一侧(例如：上侧)，多条栅极线GL通过多条转接线gl电性连接至设置在基板110的第一侧(例如：上侧)的栅极驱动电路。也就是说，在本实施例中，源极驱动电路与栅极驱动电路是设置于基板110的同一侧，而基板110的其它侧(例如：左侧、右侧及下侧)不须设置用以连接栅极线GL与栅极驱动电路的走线，进而使显示装置10的其它侧具有超窄边框、甚至无边框。在本实施例中，源极驱动电路与栅极驱动电路可以选择性地整合于同一驱动元件200(例如：一晶片)，但本发明不以此为限。
请参照图2，值得注意的是，一转接线gl与至少一像素结构PX的多个配向区120a、120b的交界重叠。显示装置10的显示介质(例如：多个液晶分子)在多个配向区120a、120b上的配向方向d1、d2不同，而显示装置10在多个配向区120a、120b的交界上会形成一暗线(disclination line)，将转接线gl设置于所述暗线上，能降低转接线gl的设置对像素阵列基板100的开口率的影响。也就是说，在像素阵列基板100通过设置于主动区(an activearea)的多条转接线gl实现超窄边框、甚至无边框的同时，像素阵列基板100还能具有高开口率。
举例而言，在本实施例中，同一列的多个像素结构PX在第二方向y上排列，每一转接线gl可与同一列的多个像素结构PX的多个像素电极120的多个第一主干部121重叠，但本发明不以此为限。
请参照图1及图2，在本实施例中，像素阵列基板100还可进一步包括修补线rl。修补线rl设置于基板110上，且与导电图案130的共用电极于结构上分离。
请参照图2，一像素结构PX不须修补时或尚未被修补前，像素结构PX的整个导电图案130(包括第一部131、至少一第二部132及第三部133)均做为共用电极，而修补线rl与整个导电图案130于结构上分离。一像素结构PX不须修补时或尚未被修补前，而像素结构PX的整个导电图案130均做为共用电极时，修补线rl与整个导电图案130可以具有不同的电位。举例而言，在本实施例中，导电图案130具有一共用电位(例如但不限于：5V～6V)，修补线rl可具有一栅极关闭电位，其中所述栅极关闭电位能使主动元件T的薄膜晶体管处于关闭状态，所述栅极关闭电位例如但不限于为-9V。然而，本发明不限于此，在其它实施例中，一像素结构PX不须修补时或尚未被修补前，修补线rl也可以具有其它电位。
请参照图2，值得注意的是，转接线gl及修补线rl是分别与不同像素结构PX的多个配向区120a、120b的交界重叠。举例而言，在本实施例中，像素结构PX1与像素结构PX3在第一方向x上排列，而一转接线gl及一修补线rl可分别与像素结构PX1的多个配向区120a、120b的交界及像素结构PX3的多个配向区120a、120b的交界重叠。类似地，显示装置10的显示介质(例如：多个液晶分子)在多个配向区120a、120b上的配向方向d1、d2不同，而显示装置10在多个配向区120a、120b的交界上会形成一暗线(disclination line)，将修补线rl设置于暗线上，能降低修补线rl的设置对像素阵列基板100的开口率的影响。也就是说，在像素阵列基板100能利用修补线rl来修补具有开口O(绘于图4、图5及图6)的数据线DL的前提下，像素阵列基板100还能具有高开口率。
在本实施例中，修补线rl与至少一像素结构PX的导电图案130的第一部131交错。举例而言，在本实施例中，至少一像素结构PX的导电图案130的第一部131与修补线rl的交错处可以和至少一像素结构PX的像素电极120的第一主干部121与第二主干部122的多个交叉处重叠，但本发明不以此为限。
请参照图2，举例而言，在本实施例中，多个像素结构PX包括阵列排列的多个像素结构PX1、PX2、PX3、PX4、PX5、PX6，其中多个像素结构PX1、PX2、PX3在第一方向x上排成第一行，多个像素结构PX4、PX5、PX6在第一方向x上排成第二行，多个像素结构PX1、PX4在第二方向y上排成第一列，多个像素结构PX2、PX5在第二方向y上排成第二列，多个像素结构PX3、PX6在第二方向y上排成第三列，一转接线gl可与第一列的多个像素结构PX1、PX4的多个像素电极120的多个第一主干部121重叠，另一转接线gl可与第二列的多个像素结构PX2、PX5的多个像素电极120的多个第一主干部121重叠，修补线rl可与第三列的多个像素结构PX3、PX6的多个像素电极120的多个第一主干部121重叠，修补线rl可与第三列的多个像素结构PX3、PX6的多个导电图案130的多个第一部131交错，第三列的多个像素结构PX3、PX6的多个导电图案130的第一部131与修补线rl的多个交错处可以和多个像素结构PX3、PX6的多个像素电极120的多个第一主干部121与多个第二主干部122的多个交叉处重叠，但本发明不以此为限。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图4示出被修补的本发明一实施例的像素阵列基板100-1。图4的像素阵列基板100-1与图2的像素阵列基板100类似，两者的差异在于：图4的像素结构PX4的数据线DL具有开口O，即缺陷(defect)，且所述缺陷被修补。
请参照图4，具体而言，在本实施例中，像素结构PX4的数据线DL具有一开口O(即缺陷处)，开口O将像素结构PX4的数据线DL分为第一部分DLa及第二部分DLb；每一像素结构PX1、PX2、PX3的导电图案130的第一部131与至少一第二部132具有至少一断开处B，以使互相电性连接的多个像素结构PX1、PX2、PX3的多个导电图案130的多个第一部131能做为一第一替代线路使用；每一像素结构PX4、PX5、PX6的导电图案130的第一部131与至少一第二部132具有至少一断开处B，以使互相电性连接的多个像素结构PX4、PX5、PX6的多个导电图案130的多个第一部131能做为一第二替代线路使用。举例而言，在本实施例中，可利用高能量的激光光束形成断开处B，但本发明不以此为限。
像素结构PX4的数据线DL的第一部分DLa与像素结构PX1的导电图案130的第一部131具有一连接点P，像素结构PX3的导电图案130的第一部131与修补线rl具有一连接点P，像素结构PX6的导电图案130的第一部131与修补线rl具有一连接点P，且像素结构PX4的数据线DL的第二部分DLb与像素结构PX4的导电图案130的第一部131具有一连接点P。举例而言，在本实施例中，可使用激光熔接制程形成上述多个连接点P，但本发明不以此为限。
在图4的实施例中，可通过像素结构PX4的数据线DL的第一部分DLa与像素结构PX1的导电图案130的第一部131的连接点P、由像素结构PX1、PX2、PX3的多个导电图案130的多个第一部131形成的第一替代线路、像素结构PX3的导电图案130的第一部131与修补线rl的连接点P、与像素结构PX3、PX6重叠的部分的修补线rl、像素结构PX6的导电图案130的第一部131与修补线rl的连接点P、由像素结构PX6、PX5、PX4的多个导电图案130的多个第一部131形成的第二替代线路和像素结构PX4的导电图案130的第一部131与像素结构PX4的数据线DL的第二部分DLb的连接点P，原本被开口O断开的像素结构PX4的数据线DL的第一部分DLa与第二部分DLb能够被电性连接，进而使像素阵列基板100-1能正常运作。
图5示出被修补的本发明另一实施例的像素阵列基板100-2。图5的像素阵列基板100-2与图2的像素阵列基板100类似，两者的差异在于：图5的像素结构PX5的数据线DL具有开口O，即缺陷(defect)，且所述缺陷被修补。
请参照图5，具体而言，在本实施例中，像素结构PX5的数据线DL具有一开口O(即缺陷处)，开口O将像素结构PX5的数据线DL分为第一部分DLa及第二部分DLb；每一像素结构PX2、PX3的导电图案130的第一部131与至少一第二部132具有至少一断开处B，以使互相电性连接的多个像素结构PX2、PX3的多个导电图案130的多个第一部131能做为第一替代线路使用；每一像素结构PX6、PX5的导电图案130的第一部131与至少一第二部132具有至少一断开处B，以使互相电性连接的多个像素结构PX6、PX5的多个导电图案130的多个第一部131能做为第二替代线路使用。
像素结构PX5的数据线DL的第一部分DLa与像素结构PX2的导电图案130的第一部131具有一连接点P，像素结构PX3的导电图案130的第一部131与修补线rl具有一连接点P，像素结构PX6的导电图案130的第一部131与修补线rl具有一连接点P，且像素结构PX5的数据线DL的第二部分DLb与像素结构PX5的导电图案130的第一部131具有一连接点P。
在图5的实施例中，通过像素结构PX5的数据线DL的第一部分DLa与像素结构PX2的导电图案130的第一部131的连接点P、由像素结构PX2、PX3的多个导电图案130的多个第一部131形成的第一替代线路、像素结构PX3的导电图案130的第一部131与修补线rl的连接点P、与像素结构PX3、PX6重叠的部分的修补线rl、像素结构PX6的导电图案130的第一部131与修补线rl的连接点P、由像素结构PX6、PX5的多个导电图案130的多个第一部131形成的第二替代线路和像素结构PX5的导电图案130的第一部131与像素结构PX5的数据线DL的第二部分DLb的连接点P，原本被开口O断开的像素结构PX5的数据线DL的第一部分DLa与第二部分DLb能够被电性连接，进而使像素阵列基板100-2能正常运作。
图6示出被修补的本发明再一实施例的像素阵列基板100-3。图6的像素阵列基板100-3与图2的像素阵列基板100类似，两者的差异在于：图6的像素结构PX6的数据线DL具有开口O，即缺陷(defect)，且所述缺陷被修补。
请参照图6，具体而言，在图6的实施例中，像素结构PX6的数据线DL具有一开口O(即缺陷处)，开口O将像素结构PX6的数据线DL分为第一部分DLa及第二部分DLb；像素结构PX3的导电图案130的第一部131与至少一第二部132具有至少一断开处B，以使像素结构PX3的导电图案130的第一部131能做为第一替代线路使用；像素结构PX6的导电图案130的第一部131与至少一第二部132具有至少一断开处B，以使像素结构PX6的导电图案130的第一部131能做为第二替代线路使用。
像素结构PX6的数据线DL的第一部分DLa与像素结构PX3的导电图案130的第一部131具有一连接点P，像素结构PX3的导电图案130的第一部131与修补线rl具有一连接点P，像素结构PX6的导电图案130的第一部131与修补线rl具有一连接点P，且像素结构PX6的数据线DL的第二部分DLb与像素结构PX6的导电图案130的第一部131具有一连接点P。
在图6的实施例中，通过像素结构PX6的数据线DL的第一部分DLa与像素结构PX3的导电图案130的第一部131的连接点P、由像素结构PX3的导电图案130的第一部131形成的第一替代线路、像素结构PX3的导电图案130的第一部131与修补线rl的连接点P、与像素结构PX3、PX6重叠的部分的修补线rl、像素结构PX6的导电图案130的第一部131与修补线rl的连接点P、由像素结构PX6的导电图案130的第一部131形成的第二替代线路和像素结构PX6的导电图案130的第一部131与像素结构PX6的数据线DL的第二部分DLb的连接点P，原本被开口O断开的像素结构PX6的数据线DL的第一部分DLa与第二部分DLb能够被电性连接，进而使像素阵列基板100-3能正常运作。
请参照图4、图5及图6，在已修补的像素阵列基板100-1、100-2、100-3中，其第一部131被用于修补的像素结构PX是以导电图案130的第二部132及第三部133做为共用电极。其第一部131用于修补的像素结构PX的第二部132及第三部133与修补线rl于结构上分离，且修补线rl与所述第二部132及所述第三部133具有不同的电位。
图7为本发明另一实施例的显示装置10A的俯视示意图。图7绘示像素阵列基板100A及驱动元件200，而省略显示装置10A的其它构件。
图8为本发明一实施例的像素阵列基板100A的俯视示意图。图8对应图7的局部R2。
图7省略图8的多条数据线DL、多个主动元件T、多个像素电极120及多个导电图案130，而图8省略图7的基板110。
图7的显示装置10A及图8的像素阵列基板100A与图1的显示装置10及图2的像素阵列基板100类似，说明其差异如下。
在图2的实施例中，相邻的两条栅极线GL可同时具有栅极开启电位，亦即，图2的像素阵列基板100可利用2DhG(two data lines and half gate line)的方式驱动。在图9的实施例中，相邻的两条栅极线GL是依时序具有栅极开启电位，亦即，图9的像素阵列基板100A可利用1D1G(one data line and one gate line)的方式驱动。总言之，本发明各实施例的像素阵列基板100、100-1、100-2、100-3、100A可用任何适当的方式驱动之，本发明并不加以限制。
在图1及图8的实施例中，多条转接线gl包括在第一方向x上依序排列的第一转接线gl1、第二转接线gl2、第三转接线gl3及第四转接线gl4，且多条栅极线GL包括在第二方向y上依序排列的第一栅极线GL1、第二栅极线GL2、第三栅极线GL3及第四栅极线GL4，第一转接线gl1、第二转接线gl2、第三转接线gl3及第四转接线gl4通过绝缘层140(绘示于图3)的第一接触窗142-1、第二接触窗142-2、第三接触窗142-3及第四接触窗142-4电性连接至第一栅极线GL1、第二栅极线GL2、第三栅极线GL3及第四栅极线GL4。
在图1的实施例中，第一接触窗142-1与第四接触窗142-4具有一连线L，而第二接触窗142-2及第三接触窗142-3实质上位于连线L上。在图8的实施例中，第一接触窗142-1与第四接触窗142-4具有一连线L，但第二接触窗142-2及第三接触窗142-3是明显地分别位于连线L的相对两侧。也就是说，图8的第一接触窗142-1、第二接触窗142-2、第三接触窗142-3及第四接触窗142-4是呈散乱排列。藉此，像素阵列基板100A的多个接触窗142的设置不易被人眼察觉，进而能提升显示装置10A的视效。
举例而言，在图8的实施例中，第一转接线gl1通过绝缘层140的第一接触窗142-1电性连接至第一栅极线GL1，第二转接线gl2通过绝缘层140的第二接触窗142-2电性连接至第三栅极线GL3，第三转接线gl3通过绝缘层140的第三接触窗142-3电性连接至第二栅极线GL2，第四转接线gl4通过绝缘层140的第四接触窗142-4电性连接至第四栅极线GL4，但本发明不以此为限。
若图7的像素阵列基板100A的数据线DL断线时，可利用与修补图4的像素阵列基板100-1、图5的像素阵列基板100-2及/或图6的像素阵列基板100-3类似的方式修补之，本领域具有通常知识者根据前述说明应能实现之，于此便不再重述。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (20)

1.一种像素阵列基板，其特征在于，包括：
一基板；
多个像素结构，设置于该基板上，其中每一该像素结构包括一数据线、一栅极线、一主动元件及一像素电极，该主动元件电性连接至该数据线及该栅极线，该像素电极电性连接至该主动元件，该像素电极定义多个配向区，且该些配向区具有不同的多个配向方向；以及
多条转接线，其中该些转接线在一第一方向上排列，该些像素结构的多条栅极线在一第二方向上排列，该第一方向与该第二方向交错，且该些转接线电性连接至该些栅极线；
该些像素结构包括一第一像素结构，该些转接线包括一第一转接线，且该第一转接线与该第一像素结构的该些配向区的交界重叠。
2.如权利要求1所述的像素阵列基板，其特征在于，每一该像素结构的该像素电极具有一第一主干部及多个分支部，该第一主干部在该第二方向上延伸；该些分支部分别位于该第一主干部的相对两侧且朝不同的方向延伸；该第一转接线与该第一像素结构的该像素电极的该第一主干部重叠。
3.如权利要求1所述的像素阵列基板，其特征在于，每一该像素结构更包括一导电图案，该导电图案与该像素电极部分地重叠，该导电图案的至少一部分为一共用电极，且该像素阵列基板更包括：
一修补线，设置于该基板上，且与该共用电极于结构上分离，其中该些像素结构更包括一第二像素结构，且该修补线与该第二像素结构的该些配向区的交界重叠。
4.如权利要求3所述的像素阵列基板，其特征在于，每一该像素结构的该像素电极具有一第一主干部及多个分支部，该第一主干部在该第二方向上延伸；该些分支部分别位于该第一主干部的相对两侧且朝不同的方向延伸；该修补线与该第二像素结构的该像素电极的该第一主干部重叠。
5.如权利要求3所述的像素阵列基板，其特征在于，每一该像素结构的该导电图案具有在该第一方向上延伸的一第一部及在该第二方向上延伸的至少一第二部；该第二像素结构的该导电图案的该第一部与该修补线交错。
6.如权利要求5所述的像素阵列基板，其特征在于，每一该像素结构的该像素电极具有相交叉的一第一主干部及一第二主干部；该第二像素结构的该导电图案的该第一部与该修补线的交错处和该第二像素结构的该第一主干部与该第二主干部的交叉处重叠。
7.如权利要求3所述的像素阵列基板，其特征在于，该些像素结构更包括一第三像素结构，该第一像素结构及该第二像素结构在该第一方向上排列，该第二像素结构及该第三像素结构在该第二方向上排列；该第二像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，该第二像素结构的该导电图案的该第一部与该修补线具有一连接点，该第三像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，且该第三像素结构的该导电图案的该第一部与该修补线具有一连接点。
8.如权利要求7所述的像素阵列基板，其特征在于，该些像素结构更包括一第四像素结构，该第一像素结构与该第四像素结构在该第二方向上排列，该第三像素结构及该第四像素结构在该第一方向上排列；该第四像素结构的该数据线具有一开口，该第四像素结构的该数据线被该开口分为一第一部分及一第二部分；该第一像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处；该第四像素结构的该数据线的该第一部分与该第一像素结构的该导电图案的该第一部具有一连接点；该第一像素结构的该导电图案的该第一部与该第二像素结构的该导电图案的该第一部电性连接；该第三像素结构的该导电图案的该第一部与该第四像素结构的该导电图案的该第一部电性连接；该第四像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，且该第四像素结构的该数据线的该第二部分与该第四像素结构的该导电图案的该第一部具有一连接点。
9.如权利要求7所述的像素阵列基板，其特征在于，该第三像素结构的该数据线具有一开口，该第三像素结构的该数据线被该开口分为一第一部分及一第二部分；该第三像素结构的该数据线的该第一部分与该第二像素结构的该导电图案的该第一部具有一连接点，且该第三像素结构的该数据线的该第二部分与该第三像素结构的该导电图案的该第一部具有一连接点。
10.如权利要求1所述的像素阵列基板，其特征在于，该些转接线包括在该第一方向上依序排列的一第一转接线、一第二转接线、一第三转接线及一第四转接线，且该像素阵列基板更包括：
一绝缘层，设置于该些转接线及该些栅极线之间，其中该第一转接线、该第二转接线、该第三转接线及该第四转接线分别通过该绝缘层的一第一接触窗、一第二接触窗、一第三接触窗及一第四接触窗电性连接至该些栅极线，且该第二接触窗与该第三接触窗分别位于该第一接触窗与该第四接触窗的连线的相对两侧。
11.如权利要求1所述的像素阵列基板，其特征在于，该些转接线包括在该第一方向上依序排列的一第一转接线、一第二转接线、一第三转接线及一第四转接线，该些栅极线包括在该第二方向上依序排列的一第一栅极线、一第二栅极线、一第三栅极线及一第四栅极线，且该像素阵列基板更包括：
一绝缘层，设置于该些转接线及该些栅极线之间，其中该第一转接线通过该绝缘层的一第一接触窗电性连接至该第一栅极线，该第二转接线通过该绝缘层的一第二接触窗电性连接至该第三栅极线，该第三转接线通过该绝缘层的一第三接触窗电性连接至该第二栅极线，且该第四转接线通过该绝缘层的一第四接触窗电性连接至该第四栅极线。
12.一种像素阵列基板，其特征在于，包括：
一基板；
多个像素结构，设置于该基板上，其中每一该像素结构包括一数据线、一栅极线、一主动元件、一像素电极及一导电图案，该主动元件电性连接至该数据线及该栅极线，该像素电极电性连接至该主动元件，该像素电极定义多个配向区，该些配向区具有不同的多个配向方向，该导电图案与该像素电极部分地重叠，且该导电图案的至少一部分为一共用电极；
多条转接线，其中该些转接线在一第一方向上排列，该些像素结构的多条栅极线在一第二方向上排列，该第一方向与该第二方向交错，且该些转接线电性连接至该些栅极线；以及
一修补线，设置于该基板上，且与该共用电极于结构上分离，其中该些像素结构包括一第一像素结构，且该修补线与该第一像素结构的该些配向区的交界重叠。
13.如权利要求12所述的像素阵列基板，其特征在于，每一该像素结构的该像素电极具有一第一主干部及多个分支部，该第一主干部在该第二方向上延伸；该些分支部分别位于该第一主干部的相对两侧且朝不同的方向延伸；该修补线与该第一像素结构的该像素电极的该第一主干部重叠。
14.如权利要求12所述的像素阵列基板，其特征在于，每一该像素结构的该导电图案具有在该第一方向上延伸的一第一部及在该第二方向上延伸的至少一第二部；该第一像素结构的该导电图案的该第一部与该修补线交错。
15.如权利要求14所述的像素阵列基板，其特征在于，每一该像素结构的该像素电极具有相交叉的一第一主干部及一第二主干部；该第一像素结构的该导电图案的该第一部与该修补线的交错处和该第一像素结构的该第一主干部与该第二主干部的交叉处重叠。
16.如权利要求14所述的像素阵列基板，其特征在于，该些像素结构包括一第二像素结构，该第一像素结构及该第二像素结构在该第二方向上排列；该第一像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，该第一像素结构的该导电图案的该第一部与该修补线具有一连接点；该第二像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，且该第二像素结构的该导电图案的该第一部与该修补线具有一连接点。
17.如权利要求16所述的像素阵列基板，其特征在于，该些像素结构更包括一第三像素结构及一第四像素结构，该第二像素结构与该第三像素结构在该第一方向上排列，该第三像素结构与该第四像素结构在该第二方向上排列，该第一像素结构与该第四像素结构在该第一方向上排列；该第三像素结构的该数据线具有一开口，该第三像素结构的该数据线被该开口分为一第一部分及一第二部分；该第四像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，该第三像素结构的该数据线的该第一部分与该第四像素结构的该导电图案的该第一部具有一连接点；该第四像素结构的该导电图案的该第一部与该第一像素结构的该导电图案的该第一部电性连接；该第二像素结构的该导电图案的该第一部与该第三像素结构的该导电图案的该第一部电性连接；该第三像素结构的该导电图案的该第一部与该至少一第二部具有至少一断开处，且该第三像素结构的该数据线的该第二部分与该第三像素结构的该导电图案的该第一部具有一连接点。
18.如权利要求16所述的像素阵列基板，其特征在于，该第二像素结构的该数据线具有一开口，该第二像素结构的该数据线被该开口分为一第一部分及一第二部分；该第二像素结构的该数据线的该第一部分与该第一像素结构的该导电图案的该第一部具有一连接点；该第二像素结构的该导电图案的该第一部与该第二像素结构的该数据线的该第二部具有一连接点。
19.如权利要求12所述的像素阵列基板，其特征在于，该些转接线包括在该第一方向上依序排列的一第一转接线、一第二转接线、一第三转接线及一第四转接线，且该像素阵列基板更包括：
一绝缘层，设置于该些转接线及该些栅极线之间，其中该第一转接线、该第二转接线、该第三转接线及该第四转接线分别通过该绝缘层的一第一接触窗、一第二接触窗、一第三接触窗及一第四接触窗电性连接至该些栅极线，且该第二接触窗与该第三接触窗分别位于该第一接触窗与该第四接触窗的连线的相对两侧。
20.如权利要求12所述的像素阵列基板，其特征在于，该些转接线包括在该第一方向上依序排列的一第一转接线、一第二转接线、一第三转接线及一第四转接线，该些栅极线包括在该第二方向上依序排列的一第一栅极线、一第二栅极线、一第三栅极线及一第四栅极线，且该像素阵列基板更包括：
一绝缘层，设置于该些转接线及该些栅极线之间，其中该第一转接线通过该绝缘层的一第一接触窗电性连接至该第一栅极线，该第二转接线通过该绝缘层的一第二接触窗电性连接至该第三栅极线，该第三转接线通过该绝缘层的一第三接触窗电性连接至该第二栅极线，该第四转接线通过该绝缘层的一第四接触窗电性连接至该第四栅极线。
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